DE60315985T2 - Löschbare und programmierbare nichtflüchtige zelle - Google Patents

Löschbare und programmierbare nichtflüchtige zelle Download PDF

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Description

  • Die Erfindung betrifft eine löschbare und programmierbare nichtflüchtige Speicherzelle, umfassend einen ersten Transistor mit einer Anode (Source), einer Kathode (Drain) und einem Gate, einem Floating-Kondensator mit einem Floating-Gate und einem Steuer-Gate, wobei das Floating-Gate mit dem Gate des ersten Transistors verbunden ist und Mittel zum Erfassen des Zustands der Speicherzelle, ob gelöscht oder programmiert, umfasst.
  • Nichtflüchtige Speicherung ist für einen breiten Bereich elektronischer Anwendungen erforderlich, beispielsweise um Mikroprozessoren oder Controller zu betreiben. Alle Floating-Gatestrukturen nutzen das gleiche grundlegende Funktionskonzept, das auf dem Floating-Gate gespeicherte Ladung den Speichertransistor auf eine logische „1" oder „0" setzt. Abhängig davon, ob die Speicherstruktur ein Anreichungs- oder Verarmungstransistor ist, wird die Speicherzelle, wenn das Floating-Gate neutral ist oder Elektronen als negative Ladung enthält, während des Lesens leiten oder nicht leiten. Wenn das Floating-Gate neutral ist oder eine Abwesenheit negativer Ladung aufweist, wird die Speicherzelle während des Lesens leiten. Der Zustand des Leitens oder Nichtleitens wird als der geeignete logische Level ausgegeben. „Löschen" bedeutet einen Transfer von Elektronen weg vom Floating-Gate, „programmieren" bedeutet einen Transfer von Elektronen auf das Floating-Gate.
  • Verschiedene löschbare oder programmierbare nichtflüchtige Speicherzellen sind im Stand der Technik bekannt, unter ihnen sog. Flash-Speicher, EPROMs, oder byteveränderbare E2PROMs, die alle auf Zellstrukturen basieren, wie die gestapelte Gate-Speicherzelle, wo Programmierung üblicherweise durch eine drainseitige oder sourceseitige Injektion von heißen Kanalelektronen durch eine Oxidschicht unter dem Floating-Gate durchgeführt wird.
  • Die Injektion von Elektronen in das Floating-Gate erzeugt eine Verschiebung in der Schwellenspannung des Transistors, die proportional zur in das Floating-Gate injizierten Ladung ist. Diese Veränderung der Schwellenspannung wird als Kriterium für die Definition genutzt, ob die Speicherzellen programmiert oder gelöscht ist.
  • Die kontinuierliche Reduzierung der Versorgungsspannung, die notwendig ist, um einen niedrigen Leistungsverbrauch in batteriegetriebenen Geräten zu erreichen, erfordert ein Design von Speicherzellen, die bei sehr niedrigen Versorgungsspannungen gelesen werden können.
  • In einer EPROM-Speicherzelle, die im wesentlichen aus einem n-Kanal MOS-Transistor besteht, ist die Schwellenspannung im gelöschten Zustand, d.h. vor der Programmierung, normaler Weise im Bereich von 1,7 bis 2,0 V, wohingegen die Schwellenspannung nach der Programmierung auf 3 bis 6 V ansteigt.
  • Die Spanne der Schwellenspannung im gelöschten Zustand kann jedoch sehr groß werden, insbesondere wenn die Zelle nur durch Bestrahlung mit ultravioletter Strahlung gelöscht werden kann. Diese Strahlung erzeugt Loch-Elektronenpaare im Floating-Gate, die während der Programmierung die injizierten Elektronen neutralisieren. Die Effizienz dieses Prozesses hat von sich aus eine große Spanne, die dann eine entsprechende Spanne in der Schwellenspannung im gelöschten Zustand produziert. Dies bedeutet, dass eine bestimmte Anzahl von Speicherzellen in einem Speicherfeld eine relativ hohe Schwellenspannung aufweisen wird, und ein Speicherzellenbetrieb bei einer geringen Spannung von 1,0 bis 1,5 V nicht möglich sein wird. In diesem Fall wird sogar die Erfassung des Zustands der Speicherzelle schwierig.
  • US 5,646,901 offenbart eine CMOS EEPROM-Speicherzelle, die Elektronen-Tunnelung durch NMOS- und PMOS-Transistoren während des Löschens und Programmierens der Speicherzelle verwendet.
  • EP 1 306 584 offenbart eine programmierbare Floating-Gatezelle, in der zwei komplementäre Transistoren zu positiven und negativen Ladungsinjektion zum Floating-Gate verwendet werden. Einer von ihnen wird als Speicherzellenauslesegerät verwendet.
  • US 5,282,161 offenbart eine EEPROM-Speicherzelle mit einer Ein-Ebenen-Gatestruktur. Eine Anordnung hat zwei komplementäre Lesetransistoren zusätzlich zu einem Auswahltransistor.
  • Es ist das Ziel der Erfindung, eine löschbare und programmierte nichtflüchtige Speicherzelle vorzuschlagen, die es erlaubt, den Zustand der Speicherzelle zuverlässig zu ermitteln.
  • Dieses Ziel wird durch einen löschbaren und programmierbaren nichtflüchtigen Speicher wie in Anspruch 1 definiert, erreicht. Bevorzugte Ausführungsformen sind Gegenstand der Unteransprüche. Spezifische Anwendungen der erfindungsgemäßen löschbaren und programmierbaren nichtflüchtigen Speicherzelle sind in Ansprüchen 6 bis 8 gegeben.
  • „Komplementär" bedeutet, dass der zweite Transistor mit einem anderen Kanaltyp als der erste Transistor mit Bezug auf das Floating-Gate betrieben wird.
  • In einer bevorzugten Ausführungsform ist der erste Transistor, der als Programmiergerät verwendet wird, ein n-Kanal-Transistor, wohingegen der zweite Transistor, der zum Lesen des Zustands der Speicherzelle verwendet wird, ein p-Kanal-Transistor ist. In diesem Fall verschieben die in das Floating-Gate injizierten Elektronen die Schwellenspannung der Speicherzelle zu positiveren Werten, nämlich 3 bis 6 V für die n-Kanal-Transistoren und 1 bis 3 V für den p-Kanal-Transistor.
  • Weil zum Lesen ein p-Kanal-Transistor verwendet wird, spielt die natürliche minimale Schwellenspannung des n-Kanal-Transistors keine Rolle. Die Lesespannung kann auf die Substratspannung des p-Kanal-Transistors gesetzt werden.
  • Weiter bevorzugt ist die löschbare und programmierbare nichtflüchtige Speicherzelle aus MOS-Transistoren aufgebaut.
  • Weiterhin wird vorgeschlagen, die Polymer-Silizium-Schicht auf dem MOS-Transistor auch als Floating-Gate zu verwenden.
  • Vorteilhafterweise wird das n-Wannendiffusionsgebiet als das Steuer-Gate des Floating-Kondensators verwendet.
  • Diese Lösung ermöglicht es, EPROM-Speicherzellen in Standard CMOS-Prozessen für sehr niedrige Lesespannungen zu verwenden. Die bevorzugte Ausführungsform bezieht sich auf die Speicherzellenkonstruktion mit nur einer Polymerschicht. Das Steuer-Gate der Speicherzelle ist weder eine zweite Polymerschicht noch ein Metall, sondern die n-Wannendiffusion. Dieses Merkmal ist von sich aus in jedem CMOS-Prozess verfügbar.
  • Die Erfindung kann vorteilhafter Weise in Treibern für Flüssigkristallanzeigen verwendet werden, die sehr spezielle integrierte Schaltkreise mit einem großen Ausmaß von analogem Design sind. In der Erzeugung verschiedener mit der Flüssigkristallanzeige interagierender Spannungslevel ist eine hohe Genauigkeit erforderlich. Auch die Oszillatorfrequenz muss in einem Bereich so eng wie möglich kalibriert werden.
  • Die nichtflüchtige Speicherzelle gemäß der Erfindung kann weiterhin in Anwendungen verwendet werden, die mit niedrigen Versorgungsspannungen von etwa 1,0 V bis 2,5 V betrieben werden, die für tragbare batteriegetriebene Ausstattung wie Mobiltelefone, Taschenrechner, Pager, etc. benötigt werden.
  • Speicherzellen gemäß der Erfindung können auch zur Kalibrierung von elektrischen Parametern in einem integrierten Schaltkreis verwendet werden.
  • Die Erfindung wird im folgenden mit Bezug zu den beigefügten Zeichnungen beschrieben, wobei
  • 1 den Einfluss der Spanne in der Schwellenspannung beim Ermitteln des Zustands der Speicherzelle illustriert;
  • 2 eine nichtflüchtige Speicherzelle mit komplementären Transistoren schematisch zeigt;
  • 3 das Layout einer Speicherzelle in einer ersten Ausführungsform der Erfindung zeigt;
  • 4 ein Querschnitt entlang A-A' in 3 ist;
  • 5 ein Querschnitt entlang B-B' in 3 ist;
  • 6 das Layout einer Speicherzelle in einer zweiten Ausführungsform der Erfindung zeigt;
  • 7 ein Querschnitt entlang A-A' in 6 ist;
  • 8 ein Querschnitt entlang B-B' in 6 ist; und
  • 9 die Prozessschritte zum Aufbau einer Speicherzelle gemäß der ersten Ausführungsform zeigt.
  • In 1 ist der Drain-Strom Id einer einzelnen n-Kanal-Transistorspeicherzelle als Ordinate aufgetragen, wohingegen die Spannung am Steuer-Gate als Abszisse aufgetragen ist. Es sind die Eigenschaften verschiedener Zellen A, B und C gezeigt, die eine Spanne in ihrer Schwellenspannung haben. Bei Vcg = 1,5 V wird die Speicherzelle A als „gelöscht" gelesen, Speicherzellen B und C werden als „programmiert" erkannt. Dieser fundamentale Nachteil ist diesen Zellen innewohnend und wird von der Erfindung überwunden.
  • 2 zeigt schematisch eine Speicherzelle gemäß der Erfindung bestehend aus einem n-Kanal-Transistor 10 und einem p-Kanal-Transistor 20 mit einem gemeinsamen Floating-Gate 30 und einem Steuer-Gate 40. Der n-Kanal-Transistor 10 wird als Programmiergerät verwendet. Der Programmiermechanismus basiert auf dem Heiß-Elektronenphänomen, das auftritt, wenn der Transistor in seinem Sättigungsbereich betrieben wird. Der p-Kanal-Transistor 20 wird verwendet, um den Zustand der Speicherzelle zu lesen. In das Floating-Gate 30 injizierte Elektronen verschieben die Schwellenspannungen der Speicherzelle zu positiveren Werten, nämlich 3 bis 6 V für den n-Kanal-Transistor 10 und zu 1 bis 3 V für den p-Kanal-Transistor 20. Beide Transistoren sind vorzugsweise MOS- FETs. Mit dieser Konfiguration sind die Drain-Ströme von jedem Transistor im gelöschten und programmierten Zustand getrennt, um eindeutig voneinander differenziert zu sein.
  • Das Layout der Speicherzelle gemäß einer ersten Ausführungsform der Erfindung ist in 3 dargestellt. Querschnitte entlang A-A' und B-B' in 3 sind in 4 bzw. 5 gezeigt. N-Kanal-Transistor 10 und p-Kanal-Transistor 20 teilen einen gemeinsamen Floating-Kondensator FT. Das Floating-Gate 30 und die Gates des n-Kanal- und p-Kanal-Transistors 10, 20 sind mehrschichtig ausgebildet. Der Floating-Kondensator FT wird von einem das Floating-Gate 30 überdeckenden und durch eine Oxid- oder Oxid/Nitridschicht 50 getrennten Steuer-Gate 40 vervollständigt.
  • 6 zeigt das Layout einer Speicherzelle gemäß einer zweiten Ausführungsform der Erfindung. In 7 bzw. 8 sind Querschnitte entlang A-A' und B-B' dargestellt. Im Vergleich zu der Ausführungsform der 3 bis 5 ist das n-Wannendiffusionsgebiet erweitert, um als das vom Floating-Gate 30 durch eine Oxidschicht 50 getrennten Control-Gate 40 verwendet zu werden.
  • Folglich ist die Implementation dieser Speicherzelle nicht auf CMOS-Prozesse mit Floating-Kondensatoren beschränkt, sondern ist auch für einzelne Mehrschicht-MOS-Prozesse geeignet. Im Prozessablauf sind keine Veränderungen notwendig. EPROM-Speicherzellen für sehr niedrige Lesespannungen können in jedem CMOS-Prozess implementiert werden.
  • Die nichtflüchtige Speicherzelle gemäß der Erfindung kann auch zum Design von Speicherfeldern verwendet werden. In diesem Fall muss ein mit dem p-Kanal-Transistor in Serie geschalteter Auswahltransistor enthalten sein.
  • 9 zeigt ein Beispiel eines Prozessablaufs um eine Speicherzelle gemäß der ersten Ausführungsform der Erfindung aufzubauen. Mit einer leichten Modifikation ist es auch möglich, den Prozessablauf zum Aufbau einer Speicherzelle gemäß der zweiten Ausführungsform der Erfindung zu verwenden.
  • In Schritt (a) wird ein Substrat aus p-dotiertem Silizium (p-Si) vorbereitet und einer thermalen Feldoxidation ausgesetzt, um eine Oxidschicht auf dem Substrat aufzubauen. Darin sind aktive Gebiete definiert, die Gates für die n- und p-Transistoren bilden werden.
  • In Schritt (b) wird die N-Wanne unter die Gateoxidschicht implantiert, die später für den p-Kanal-Transistor verwendet wird, und bei einer Temperatur von ca. 1150°C eingetrieben.
  • In Schritt (c) wird n+ Polysilizium auf bestimmten Gebieten der Oxidschicht abgelagert, um Gategebiete des p-Kanal (p-ch) Transistors und des n-Kanal (n-ch) Transistors und des Steuer-Gates zu definieren.
  • Anschließend werden in Schritt (d) Source und Drain für die n- und p-Kanal-Transistoren geformt.
  • In Schritt (e) wird auf der exponierten Oberfläche der Struktur eine dielektrische Schicht bestehend aus SiO2 in einer Dicke von 20 nm, die durch Polyoxidation erhalten wird, und aus SiO3N4 mit einer Dicke von 300 nm, erhalten durch Niedrigdruck CVD Ablagerung, aufgebaut.
  • In Schritt (f) wird über die dielelektrischen Schicht Oxid in einer Dicke von 1000 nm abgelagert, anschließend wird die Zelle durch CMP Technologie geebnet.
  • In Schritt (g) wird die Öffnung für das Kondensatoranschlussgebiet durch Photolithographie definiert und dann durch Ätzen des Oxids über dem gewünschten Gebiet realisiert.
  • In einem ähnlichen Prozess, in Schritt (h) gezeigt, werden die Kontaktlöcher für Sources und Drains der beiden Transistoren bereitgestellt. Wieder können Photolithographietechniken und Oxidätzen eingesetzt werden.
  • In Schritt (i) werden die Kontaktlöcher mit leitendem Material gefüllt.
  • In Schritt (j) wird die Verbindung hergestellt durch Sputtern von Aluminium/Kupfer (Al/Cu) auf die gesamte Oberfläche, Definieren von Kontaktgebieten durch Photolithographie und Realisieren der gewünschten Verbindung durch Wegätzen unnötiger Metallanteile.
  • In ähnlicher Weise kann die Speicherzelle der zweiten Ausführungsform realisiert werden, indem das N-Wannengebiet in einer geeigneten Weise bereitgestellt wird und die Verbindungen rearrangiert werden.
  • Im folgenden wird der Betrieb einer komplementären EPROM-Zelle gemäß der Erfindung kurz erklärt. Ein n-Kanal MOS-Transistor wird zur Programmierung verwendet, und ein p-Kanal-Transistor MOS wird zum Lesen verwendet. Die Programmierung wird durchgeführt durch Heiß-Elektronen-Kanal-Injektion. Um das zu erreichen, muss der n-Kanal MOS-Transistor in Sättigung getrieben werden, was eine Drain-Spannung Vd in einem Bereich von 7,0 bis 10,0 V und eine Steuer-Gate-Spannung Vcg in einem Bereich von 7,0 bis 9,0 V bedeutet. Die optimale Bedingung für die Programmierung ist für Vd und Vcg gegeben, die ein Maximum an Substratstrom produzieren. Typische Leseanspannungen von Vd für Niedrigspannungsanwendungen sind im Bereich von 1,5 bis 2,5 V.
    Vd(n-ch) Vcg Vd(p-ch)
    Programmieren 7,0 8,0 floating
    Lesen floating Vdd 1 bis 2,5 V

Claims (9)

  1. Löschbarer und programmierbarer nichtflüchtiger Speicher, umfassend: – einen ersten Transistor (10) mit einer Anode (Source), einer Kathode (Drain) und einem Gate; – einen Floating-Kondensator (FT) mit einem Floating-Gate (30) und einem Steuer-Gate (40), wobei das Floating-Gate mit dem Gate des ersten Transistors verbunden ist; und – einen zweiten Transistor (20) mit einer Anode (Source), einer Kathode (Drain) und einem Gate, wobei der zweite Transistor (20) zum ersten Transistor (10) komplementär ist und das Gate des zweiten Transistors mit dem Floating-Gate (30) verbunden ist; wobei – der zweite Transistor ein Mittel zum Erfassen des Zustands der Speicherzelle, ob gelöscht oder programmiert, umfasst, dadurch gekennzeichnet, dass die Speicherzelle weiterhin Programmiermittel umfasst, die eine Kathoden-Spannung an den ersten Transistor (10), eine Steuer-Spannung an das Steuer-Gate (40), eine erste vorbestimmte Spannung (Vss) an die Anode des ersten Transistors und eine zweite vorbestimmte Spannung (Vdd) an die Anode des zweiten Transistors aufbringen und die Kathoden-Spannung des zweiten Transistors eine Floating-Spannung ist; und Auslesemittel, die eine Kathoden-Spannung an den zweiten Transistor (20), eine Steuer-Spannung an das Steuer-Gate (40), die erste vorbestimmte Spannung (Vss) an die Anode des ersten Transistors und die zweite vorbestimmte Spannung (Vdd) an die Anode des zweiten Transistors aufbringen und die Kathoden-Spannung des ersten Transistors eine Floating-Spannung ist.
  2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der erste Transistor (10) ein n-Kanal-Transistor und der zweite Transistor (20) ein p-Kanal-Transistor ist.
  3. Speicher nach Anspruch 2, dadurch gekennzeichnet, dass der erste und der zweite Transistor (10, 20) MOSFET-Transistoren sind.
  4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das n-Wannen-Diffusions-Gebiet des p-Kanal-Transistors (20) das Steuer-Gate (40) des Floating-Kondensators ist.
  5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Floating-Gate (30) und die Gates des ersten (10) und zweiten (20) Transistors als einzelne Polymerlage ausgebildet sind.
  6. Treiber für Flüssigkristallanzeige, umfassend einen löschbaren und programmierbaren nichtflüchtigen Speicher nach einem der Ansprüche 1 bis 5.
  7. Tragbare batteriebetriebene Ausrüstung, wie z.B. Mobiltelefone, Taschenrechner, Funkrufempfänger (Pager), umfassend einen löschbaren und programmierbaren nichtflüchtigen Speicher nach einem der Ansprüche 1 bis 5.
  8. Verwendung nichtflüchtiger Speicher nach einem der Ansprüche 1 bis 5 zur Kalibrierung von elektrischen Parametern in einem integrierten Schaltkreis (IC).
  9. Verfahren zum Betrieb einer löschbaren und programmierbaren nichtflüchtigen Speicherzelle, wobei die Speicherzelle einen ersten Transistor (10) mit einer Anode (Source), einer Kathode (Drain) und einem Gate; einen Floating-Kondensator (FT) mit einem Floating-Gate (30) und einem Steuer-Gate (40), wobei das Floating-Gate mit dem Gate des ersten Transistors verbunden ist; und einen zweiten Transistor (20) mit einer Anode (Source), einer Kathode (Drain) und einem Gate umfasst, wobei der zweite Transistor (20) zum ersten Transistor (10) komplementär ist und das Gate des zweiten Transistors mit dem Floating-Gate (30) verbunden ist; das Verfahren umfassend – eine Programmierung der Speicherzelle durch Anlegen einer Kathoden-Spannung an den ersten Transistor (10), einer Steuer-Spannung an das Steuer-Gate (40), einer ersten vorbestimmten Spannung (Vss) an die Anode des ersten Transistors und einer zweiten vorbestimmten Spannung (Vdd) an die Anode des zweiten Transistors wobei die Kathoden-Spannung des zweiten Transistors schwebend ist; und – ein Auslesen der Speicherzelle, durch Anlegen einer Kathoden-Spannung an den zweiten Transistor (20), einer Steuer-Spannung an das Steuer-Gate (40), der ersten vorbestimmte Spannung (Vss) an die Anode des ersten Transistors und der zweiten vorbestimmte Spannung (Vdd) an die Anode des zweiten Transistors wobei die Kathoden-Spannung des ersten Transistors schwebend ist.
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