DE60202119T2 - Anordnung und Verfahren zur Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem - Google Patents

Anordnung und Verfahren zur Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem Download PDF

Info

Publication number
DE60202119T2
DE60202119T2 DE60202119T DE60202119T DE60202119T2 DE 60202119 T2 DE60202119 T2 DE 60202119T2 DE 60202119 T DE60202119 T DE 60202119T DE 60202119 T DE60202119 T DE 60202119T DE 60202119 T2 DE60202119 T2 DE 60202119T2
Authority
DE
Germany
Prior art keywords
sequence
data
control information
information sequence
error detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60202119T
Other languages
English (en)
Other versions
DE60202119D1 (de
Inventor
Dong Hee Suwon-city Kim
Ho-Kyu Suwon-city Choi
Youn-Sun Suwon-city Kim
Hwan-Joon Suwon-city Kwon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE60202119D1 publication Critical patent/DE60202119D1/de
Application granted granted Critical
Publication of DE60202119T2 publication Critical patent/DE60202119T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0046—Code rate detection or code type detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0059—Convolutional codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0072—Error control for data other than payload data, e.g. control data
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf ein Kommunikationssystem für eine Paket-Datenübertragung und, insbesondere, auf eine Vorrichtung und ein Verfahren zum Anhängen von Fehler-Erfassungs-Informationen an Sende-Informationen vor einem Senden und Empfangen der Sende-Informationen.
  • Ein IS-2000 CDMA (Code Division Multiple Access) mobiles Kommunikationssystem, ein typisches mobiles Kommunikationssystem, unterstützt nur einen Sprachservice. Allerdings wird, mit der Entwicklung der Kommunikationstechnologie und unter der Forderung von Benutzern, ein zukünftiges mobiles Kommunikationssystem einen Daten-Dienst, ebenso wie einen Sprach-Dienst, unterstützen.
  • Ein mobiles Kommunikationssystem, das einen Multimedia-Dienst, umfassend Sprach- und Daten-Dienste, unterstützt, sieht einen Sprach-Dienst zu einer Mehrzahl von Benutzern, unter Verwendung desselben Frequenzbands, vor. Weiterhin unterstützt das mobile Kommunikationssystem den Daten-Dienst durch TDM (Time Division Multiplexing) oder TDM/CDM (Time Division Multiplexing/Code Division Multiplexing). Das TDM ist eine Technik, um einen Code innerhalb eines Zeitschlitzes, zugeordnet zu einem spezifischen Benutzer, zuzuordnen. Das TDM/CDM ist eine Technik, bei der eine Mehrzahl von Benutzern gleichzeitig einen Zeitschlitz benutzt. Die Benutzer werden über eindeutige Code (z. B. orthogonale Code, wie beispielsweise Walsh Code), zugeordnet zu den Benutzern, identifiziert.
  • Das mobile Kommunikationssystem umfasst einen Paket-Daten-Kanal (Packet Data Channel – PDCH) für eine Paket-Daten-Übertragung und einen Paket-Daten-Steuer-Kanal (Packet Data Control Channel – PDCCH), z. B. einen sekundären Paket-Daten-Steuer-Kanal (SPDCCH), für eine effiziente Übertragung von Paket-Daten. Paket-Daten werden über den Paket-Daten-Kanal übertragen. Eine Übertragung von Paket-Daten drahtlos wird in einer Bit-Übertragungs-Schicht-Paket-(PLP)-Einheit durchgeführt und eine Länge des Bit-Übertragungs-Schicht-Pakets wird bei jeder Übertragung variiert. Der Paket-Daten-Steuer-Kanal sendet eine Kontroll-Informations-Sequenz, die benötigt wird, um einem Empfänger zu ermöglichen, effektiv die Paket-Daten zu empfangen. Eine Länge der Steuer-Informations-Sequenz wird entsprechend einer Länge der Paket-Daten geändert. Deshalb kann der Empfänger eine variierende Länge der Paket-Daten durch Abschätzen einer Länge der Steuer-Informations-Sequenz bestimmen. Die Länge der Steuer-Informations-Sequenz wird über eine Blind-Schlitz-Erfassung (Blind Slot Detection – BSD) abgeschätzt.
  • 1 stellt eine Struktur eines Paket-Daten-Steuer-Kanal-Senders in einem mobilen Kommunikationssystem dar, bei dem die vorliegende Erfindung angewandt wird. Unter Bezugnahme auf 1 wird eine Paket-Daten-Steuer-Kanal-Eingangssequenz oder eine Steuer-Informations-Sequenz, gesendet über einen Paket-Daten-Steuer-Kanal, dahingehend angenommen, dass sie 13 Bits pro N-Schlitze besitzt (wobei gilt N = 1, 2 oder 4). Es sollte angemerkt werden, dass die Zahl von Bits, umfasst in der Steuer-Informations-Sequenz, nicht zu einer Länge der Steuer-Informations-Sequenz in Bezug gesetzt ist, und nicht auf 13 beschränkt ist. Eine Länge der Steuer-Informations-Sequenz, übertragen über den Paket-Daten-Steuer-Kanal, hängt von einer Länge der Paket-Daten ab. Zum Beispiel besitzt, falls die Paket-Daten entweder von einer 1-Schlitz-Länge, einer 2-Schlitz-Länge, einer 4-Schlitz-Länge und, oder einer 8-Schlitz-Länge sind, dann die Steuer-Informations-Sequenz eine ausgewählte eine der 1-Schlitz-Länge, der 2-Schlitz-Länge und der 4-Schlitz-Länge. Für die Paket-Daten, die eine 1-Schlitz-Länge haben, wird eine Steuer-Informations-Sequenz, die eine 1-Schlitz-Länge besitzt, gesendet. Für die Paket-Daten, die eine 2-Schlitz-Länge haben, wird eine Steuer-Informations-Sequenz, die eine 2-Schlitz-Länge besitzt, gesendet. Für die Paket-Daten, die eine 4-Schlitz-Länge haben, wird eine Steuer-Informations-Sequenz, die eine 4-Schlitz-Länge besitzt, gesendet. Für die Paket-Daten, die eine 8-Schlitz-Länge haben, wird eine Steuer-Informations-Sequenz, die eine 4-Schlitz-Länge besitzt, gesendet. Der Grund, warum eine Steuer-Informations-Sequenz gesendet wird, die eine 4-Schlitz-Länge besitzt, sogar für die Paket-Daten, die eine 8-Schlitz-Länge haben, ist derjenige, zu verhindern, dass eine Präambel-Länge übermäßig erhöht wird.
  • Fehler-Erfassungs-Bits werden durch eine Fehler-Erfassungs-Bit-Anhängungseinrichtung 110 an die Steuer-Informations-Sequenz, gesendet über den Paket-Daten-Steuer-Kanal, angehängt. Die Fehler-Erfassungs-Bit-Anhängungseinrichtung 110 hängt die Fehler-Erfassungs-Bits an die Steuer-Informations-Sequenz so an, dass ein Empfänger einen Sendefehler an der Steuer-Informations-Sequenz erfassen kann. Zum Beispiel hängt eine Fehler-Erfassungs-Bit-Anhängungseinrichtung 110 8 Fehler-Erfassungs-Bits an die 13-Bit-Steuer-Informations-Sequenz an und erzeugt eine 21-Bit-Steuer-Daten-Sequenz. Ein CRC-(Cyclic Redundancy Code)-Generator ist ein typisches Beispiel der Fehler-Erfassungs-Bit-Anhängungseinrichtung 110. Der CRC-Generator erzeugt eine Steuer-Daten-Sequenz, oder eine an CRC-Informationen angehängte Steuer-Informations-Sequenz, durch Codieren einer Eingangs-Steuer-Informations-Sequenz mit CRC. Falls die Anzahl von Redundanz-Bits, erzeugt durch den CRC-Generator, erhöht wird, wird die Fähigkeit einer Erfassung eines Sendefehlers erhöht. Allerdings wird die Erhöhung in der Anzahl von Redundanz-Bits für die Steuer-Informations-Sequenz die Energie-Effektivität verringern. Deshalb werden 8 CRC-Bits allgemein für die Fehler-Erfassungs-Bits verwendet.
  • Eine Nachlauf-Bit-Anhängungs-Einrichtung 120 hängt Nachlauf-Bits an die Steuer-Daten-Sequenz, ausgegeben von der Fehler-Erfassungs-Bit-Anhängungseinrichtung 110, an. Ein konvolutionaler Codierer 130 codiert den Ausgang der Nachlauf-Bit-Anhängungs-Einrichtung 120 mit einem konvolutionalen Code und gibt codierte Symbole aus. Zum Beispiel hängt die Nachlauf-Bit-Anhängungs-Einrichtung 120 8 Nachlauf-Bits, die alle 0'en haben, für eine konvolutionale Codierung durch den konvolutionalen Codierer 130 an, und gibt 29-Bit-Informationen aus. Der konvolutionale Codierer 130 codiert konvolutional eine Steuer-Informations-Sequenz mit einer 1-Schlitz-Länge unter einer Codierrate von 1/2 und eine Steuer-Informations-Sequenz mit einer 2-Schlitz-Länge und eine Steuer-Informations-Sequenz mit einer 4-Schlitz-Länge unter einer Codierrate von 1/4. Die Anzahl von Symbolen in der Steuer-Informations-Sequenz, die konvolutional unter einer Codierrate von 1/4 codiert ist, ist zweimal größer als die Anzahl von Symbolen in der Steuer-Informations-Sequenz, die konvolutional codiert ist, und zwar unter der Codierrate von 1/2. Eine Symbol-Wiederholungs-Einrichtung 140 gibt wiederholt die Symbole, erhalten durch konvolutionales Codieren der Steuer-Informations-Sequenz, mit der 4-Schlitz-Länge aus, so dass die Anzahl von Symbolen, erhalten durch konvolutionales Codieren der Steuer-Informations-Sequenz mit einer 4-Schlitz-Länge, zweimal größer als die Zahl von Symbolen, erhalten durch konvolutionales Codieren der Steuer-Informations-Sequenz mit einer 2-Schlitz-Länge, ist. Als ein Ergebnis gibt die Symbol-Wiederholungs-Einrichtung 140 58N (wobei N = 1, 2 oder 4) Symbole aus.
  • Ein Punktuierer 150 punktuiert 10N Symbole unter den Ausgangs-Symbolen der Symbol-Wiederholungs-Einrichtung 140, um eine Funktions-Verschlechterung zu minimieren und eine geeignete Raten-Anpassung zu erreichen. Deshalb gibt der Punktuierer 150 48N Symbole aus. Eine Verschachtelungs-Einrichtung 160 verschachtelt die Ausgangs-Symbole des Punktuierers 150. Der Grund für die Verwendung der Verschachtelungs-Einrichtung 160 ist derjenige, eine Burst-Fehler-Wahrscheinlichkeit durch Verschechtelung (oder Permutierung) der Reihenfolge von Symbolen zu verringern, um das Burst-Fehler-Problem, verursacht durch konvolutionales Codieren, zu lösen. Eine Bit-Umkehr-Verschachtelungs-Einrichtung (Bit Reverse Interleaver – BRI), eine Art einer Block-Verschachtelungs-Einrichtung, kann für die Verschachtelungs-Einrichtung 160 verwendet werden. Die BRI erhöht ein Intervall zwischen angrenzenden Symbolen, so dass die erste Hälfte der verschachtelten Symbol-Sequenz aus gradzahligen Symbolen aufgebaut ist und die zweite Hälfte der verschachtelten Symbol-Sequenz aus ungradzahligen Symbolen aufgebaut ist. Ein Modulator 170 moduliert die Symbole, verschachtelt durch die Verschachtelungs-Einrichtung 160, durch eine QPSK (Quadrature Phase Shift Keying) Modulation und erzeugt modulierte Symbole für die Übertragung.
  • 2 stellt eine Struktur der Fehler-Erfassungs-Bit-Anhängeeinrichtung 110, gezeigt in 1, gemäß dem Stand der Technik dar. Dargestellt in 2 ist ein Beispiel eines CRC-Generators, um 8 CRC-Bits an eine Eingangs-Steuer-Informations-Sequenz anzuhängen.
  • Wie 2 zeigt, umfasst die Fehler-Erfassungs-Bit-Anhängungseinrichtung 110 eine Mehrzahl von Registern 211~218, eine Mehrzahl von Addierern 221~224, Schalter SW1~SW3, einen Ausgangs-Addierer 225 und eine Anfangs-Wert-Steuereinheit 230. Die Anfangs-Wert-Steuereinheit 230 initialisiert Werte der Register 211~218 auf "1 ", wenn Paket-Daten mit einer Länge von 1, 2 und 4 Schlitzen übertragen werden. Im Gegensatz dazu initialisiert die Anfangs-Wert-Steuereinheit 230 Werte der Register 211~218 auf "0", wenn Paket-Daten mit einer Länge von 8 Schlitzen übertragen werden. Da sowohl eine Länge der Steuer-Informations-Sequenz, entsprechend zu den Paket-Daten mit einer 4-Schlitz-Länge, als auch einer Länge der Steuer-Informations-Sequenz entsprechend zu den Paket-Daten mit einer 8-Schlitz-Länge, gleich zu 4 Schlitzen sind, kann der Empfänger nicht eine Länge der Paket-Daten von der Länge der Steuer-Informations-Sequenz erkennen, obwohl er eine Länge der Steuer-Informations-Sequenz abschätzt. Deshalb stellt, wenn die Fehler-Bit-Erfassungs-Anhängungseinrichtung 210 redundante Bits (oder Fehler-Erfassungs-Bits) für eine Steuer-Informations-Sequenz entsprechend zu den Paket-Daten mit einer 4-Schlitz-Länge und für eine Steuer-Informations-Sequenz entsprechend zu den Paket-Daten mit einer 8-Schlitz-Länge erzeugt, die Anfangs-Wert-Steuereinheit 230 Anfangswerte der Register 211~218 auf unterschiedliche Werte ein, wie dies vorstehend angegeben ist, so dass der Empfänger über eine Decodierung erkennen kann, ob die Paket-Daten mit einer 4-Schlitz-Länge und die Paket-Daten mit einer 8-Schlitz-Länge gesendet worden sind. Nachdem die Werte der Register 211~218 initialisiert sind, wird eine binäre Operation durch den Ausgangs-Addierer 225 zwischen jedem Bit der Eingangs-Steuer-Informations-Sequenz und einem Wert, erhalten durch Rechtsverschiebung der Werte der Register 211~218, durchgeführt, und der Operations-Ergebnis-Wert wird als eine Ausgangs-Steuer-Daten-Sequenz geliefert. Während dieser Operation werden die Schalter SW1~SW3 alle auf deren obere Anschlussstellen umgeschaltet. Nachdem die vorstehende Operation in Bezug auf alle Bits der 13-Bit-Steuer-Informations-Sequenz durchgeführt ist, werden die Schalter SW1~SW3 auf deren untere Anschlussstellen umgeschaltet, so dass die Schalter SW1 und SW2 mit einem Wert "0" versehen sind. Danach werden 8 redundante Bits durch Verschieben von Register-Werten so viele Male wie die Zahl, 8, des redundanten Bits angehängt.
  • 3 stellt eine Struktur eines Paket-Daten-Steuer-Kanal-Emfängers gemäß dem Stand der Technik dar und 4 stellt Längen und Positionen von Schlitzen, verwendet dann, wenn eine Steuer-Informations-Sequenz durch den Empfänger der 3 erfasst wird, dar. Insbesondere stellt 3 eine Struktur eines Empfängers zum Erfassen einer Länge von Paket-Daten durch Erfassen einer Steuer-Informations-Sequenz, gesendet über einen Paket-Daten-Steuer-Kanal durch BSD (Blind Slot Detection), dar. Der Empfänger entspricht dem Paket-Daten-Steuer-Kanal-Sender, bei dem ein CRC-Generator als eine Fehler-Erfassungs-Bit-Anhängungseinrichtung verwendet wird. Der Empfänger umfasst CRC-Prüfeinrichtungen entsprechend zu dem CRC-Generator in dem Sender.
  • Wie die 3 zeigt, umfasst der Empfänger 4 Empfangs-Verarbeitungs-Blöcke 310~340 zum Erfassen einer Länge von Paket-Daten. Der Empfangs-Verarbeitungs-Block 310 ist ein Block zum Verarbeiten einer Steuer-Informations-Sequenz mit einer 1-Schlitz-Länge entsprechend zu Paket-Daten mit einer 1-Schlitz-Länge, der Empfangs-Verarbeitungs-Block 320 ist ein Block zum Verarbeiten einer Steuer-Informations-Sequenz mit einer 2-Schlitz-Länge entsprechend zu Paket-Daten mit einer 2-Schlitz-Länge, der Empfangs-Verarbeitungs-Block 330 ist ein Block zum Verarbeiten einer Steuer-Informations-Sequenz mit einer 4-Schlitz-Länge entsprechend zu Paket-Daten mit einer 4-Schlitz-Länge, und der Empfangs-Verarbeitungs-Block 340 ist ein Block zum Verarbeiten einer Steuer-Informations-Sequenz mit einer 4-Schlitz-Länge entsprechend zu Paket-Daten mit einer 8-Schlitz-Länge.
  • In den Empfangs-Verarbeitungs-Blöcken 310~340 führen Entschachtelungs-Einrichtungen 312, 322, 332 und 342 eine Entschachtelung so oft wie die entsprechenden Schlitz-Längen durch, und die Entpunktuierer 314, 324, 334 und 344 führen eine Entpunktuierung gemäß den entsprechenden Schlitz-Längen durch. In den Empfangs-Verarbeitungs-Blöcken 330 und 340 für die Steuer-Informations-Sequenz mit der 4-Schlitz-Länge führen Symbol-Kombinierer 335 und 345 eine Symbol-Kombinierung an 2 angrenzenden Symbolen durch, was eine Umkehr der Operation der Symbol-Wiederholung ist, durchgeführt durch die Symbol-Wiederholungs-Einrichtung 140 der 1. Nachdem die Entpunktuierung in den Empfangs-Verarbeitungs-Blöcken 310 und 320 durchgeführt ist und die Symbol-Kombinierung in den Empfangs-Verarbeitungs-Blöcken 330 und 340 durchgeführt ist, führen konvolutionale Decodierer 316, 326, 336 und 346 in den Empfangs-Verarbeitungs-Blöcken 310~340 eine konvolutionale Decodierung durch. Der konvolutionale Decodierer 316 für die Steuer-Informations-Sequenz mit der 1-Schlitz-Länge decodiert konvolutional einen Ausgang des Entpunktuierers 314 unter einer Codierrate von 1/2. Der konvolutionale Decodierer 326 für die Steuer-Informations-Sequenz mit der 2-Schlitz-Länge decodiert konvolutional einen Ausgang des Entpunktuierers 324 unter einer Codierrate von 1/4. In ähnlicher Weise geben die konvolutionalen Decodierer 336 und 346 für die Steuer-Informations-Sequenz mit der 4-Schlitz-Länge Konvolutional-Decodierausgänge der Symbol-Kombinierer 335 und 345 unter einer Codierrate von 1/4, jeweils, aus. In Endstufen der Empfangs-Verarbeitungs-Blöcke 310~340 sind CRC-Prüfeinrichtungen 318, 328, 338 und 348 angeordnet. Die CRC-Prüfeinrichtungen 318, 328, 338 und 348 führen eine CRC-Prüfung in Bezug auf die Symbole, konvolutional decodiert durch die konvolutionalen Decodierer 316, 326, 336 und 346, jeweils, durch. Durch die CRC-Prüfung, durch die CRC-Prüfeinrichtungen 318, 328, 338 und 348, wird bestimmt, ob ein CRC-Fehler in der Steuer-Informations-Sequenz, übertragen von dem Sender, existiert. Während der CRC-Prüfung verwenden die CRC-Prüfeinrichtungen 318, 328, 338 und 348 den Anfangs-Wert "1" oder "0", zuvor bestimmt so, wie dies in Verbindung mit 2 beschrieben ist. Das bedeutet, dass die CRC-Prüfeinrichtung 318 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf "1" erfasst, die CRC-Prüfeinrichtung 328 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf "1" erfasst, die CRC-Prüfeinrichtung 338 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf "1" erfasst, und die CRC-Prüfeinrichtung 348 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf "0" erfasst. Ein Paket-Längen-Detektor 350 erfasst eine Länge von Paket-Daten, basierend auf den Empfangs-Verarbeitungs-Ergebnissen, durch die Empfangs-Verarbeitungs-Blöcke 310~340. Hierbei können 4 Empfangs-Verarbeitungs-Blöcke 310~340 mit entweder physikalisch separierten Empfangs-Verarbeitungs-Blöcken oder einem einzelnen Empfangs-Verarbeitungs-Block unter Verwendung von unterschiedlichen Empfangs-Parametern realisiert werden.
  • In dem Empfänger der 3 wird, als ein Ergebnis einer CRC-Decodierung, falls drei Empfangs-Verarbeitungs-Blöcke Fehler haben und ein Empfangs-Verarbeitungs-Block keinen Fehler hat, beurteilt, dass so viele Paket-Daten wie eine Länge entsprechend zu dem fehlerfreien Empfangs-Verarbeitungs-Block gesendet wurden. Allerdings ist es, wenn nicht berichtet wird, dass zwei oder mehr Empfangs-Verarbeitungs-Blöcke keinen Fehler haben oder alle Empfangs-Verarbeitungs-Blöcke keinen Fehler haben, nicht möglich, zu bestimmen, welche Steuer-Informations-Sequenz übertragen wurde, was zu einem Fehler führt, um Paket-Daten zu empfangen.
  • Der Empfänger, der eine Steuer-Informations-Sequenz durch die BSD erfasst, besitzt die folgenden Probleme in einem Prozess einer Erfassung einer 2-Schlitz-Steuer-Informations-Sequenz und einer 4-Schlitz-Steuer-Informations-Sequenz entsprechend zu 4-Schlitz-Paket-Daten.
  • Wie 1 zeigt, besitzen eine 2-Schlitz-Steuer-Informations-Sequenz und eine 4-Schlitz-Steuer-Informations-Sequenz entsprechend zu 4-Schlitz-Paket-Daten denselben Register-Anfangs-Wert des CRC-Registers und werden durch einen konvolutionalen Code mit einer Codierrate von 1/4 codiert. Als Nächstes unterliegt die 4-Schlitz-Steuer-Informations-Sequenz einer Symbol-Wiederholung, was demzufolge die Anzahl von Symbolen verdoppelt, wogegen die 2-Schlitz-Steuer-Informations-Sequenz keiner Symbol-Wiederholung unterliegt. Danach werden eine codierte Symbol-Sequenz der 2-Schlitz- Steuer-Informations-Sequenz und eine codierte Symbol-Sequenz der 4-Schlitz-Steuer-Informations-Sequenz einer Punktuierung und Verschachtelung unterworfen.
  • Wenn die 4-Schlitz-Steuer-Informations-Sequenz einer BRI-Verschachtelung unterliegt, wird, obwohl die 2-Schlitz-Steuer-Informations-Sequenz und die 4-Schlitz-Steuer-Informations-Sequenz unterschiedliche Punktuierungsmuster haben, ein beträchtlicher Teil der symbol-wiederholten Informationen separat in die ersten zwei Schlitze und in die letzten zwei Schlitze eingesetzt. Deshalb wird, falls der Empfangs-Verarbeitungsblock 320 für die 2-Schlitz-Steuer-Informations-Sequenz, dargestellt in 3, die 4-Schlitz-Steuer-Informations-Sequenz, die gesendet ist, empfängt, beurteilt, dass die 4-Schlitz-Steuer-Informations-Sequenz korrekt ohne einen CRC-Fehler empfangen wurde. Zum Beispiel erzeugen, wenn die 4-Schlitz-Steuer-Informations-Sequenz übertragen wird, der konvolutionale Decodierer 326 in dem Empfangs-Verarbeitungsblock 320 für die 2-Schlitz-Steuer-Informations-Sequenz und der konvolutionale Decodierer 336 in dem EmpfangsVerarbeitungsblock 330 für die 4-Schlitz-Steuer-Informations-Sequenz dieselbe Zahl, 10000, von decodierten Symbolen. Mit anderen Worten sind dieselben CRC-Decodier-Ergebnisse, bei 2 (1) und 4 (1) eines CRC-Erfolgs, in einer Reihe 4 (1) SPDCCH (CRC) in Tabelle 1, erhalten durch ein Experiment, dargestellt. Dementsprechend wird während einer CRC-Decodierung beurteilt, dass dort kein Fehler vorhanden ist. Als Folge ist es nicht möglich, eine Länge der Paket-Daten zu bestimmen.
  • Dasselbe Problem tritt gerade dann auf, wenn die 2-Schlitz-Steuer-Informations-Sequenz übertragen wird. Wenn die 2-Schlitz-Steuer-Informations-Sequenz übertragen wird, empfängt der Empfangs-Verarbeitungsblock 330 für die 4-Schlitz-Steuer-Informations-Sequenz Informationen über die 2-Schlitz-Steuer-Informations-Sequenz, kombiniert mit Informationen an zwei vorherigen Schlitzen oder Rauschen. Da ein Verschachtelungsmuster und ein Punktuierungsmuster für die 2-Schlitz-Steuer-Informations-Sequenz ähnlich zu einem Verschachtelungsmuster und ein Punktuierungsmuster für die 4-Schlitz-Steuer-Informations-Sequenz ist, wird beurteilt, dass dort kein Fehler vorhanden ist, sogar dann, wenn eine CRC-Decodierung an der 2-Schlitz-Steuer-Informations-Sequenz durch den Empfangs-Verarbeitungsblock 330 für die 4-Schlitz-Steuer-Informations-Sequenz durchgeführt wird. Zum Beispiel erzeugen, wenn die 2-Schlitz-Steuer-Informations-Sequenz gesendet wird, der konvolutionale Decodierer 336 in dem Empfangs-Verarbeitungsblock 320 für die 2-Schlitz-Steuer-informations-Sequenz und der konvolutionale Decodierer 336 in dem Empfangs-Verarbeitungsblock 330 für die 4-Schlitz-Steuer-Informations-Sequenz die nahezu selbe Zahl, 10000 und 7902, von decodierten Symbolen. Das bedeutet, dass nahezu dieselben CRC-Decodier-Ergebnisse, bei 2 (1) und 4 (1) eines CRC-Erfolgs in einer Reihe 2 (1) von SPDCCH (CRC), in Tabelle 1 dargestellt sind. Dementsprechend wird während einer CRC-Decodierung beurteilt, dass dort kein Fehler vorhanden ist. Als eine Folge ist es nicht möglich, eine Länge der Paket-Daten zu bestimmen.
  • Zusätzlich werden, da die Ausgänge der konvolutionalen Decodierer 396 und 336 identisch (oder nahezu identisch) zueinander sind, Informations-Bits der empfangenen Steuer-Informations-Sequenz, zum Beispiel, Informations-Bits, die einem Benutzer anzeigen, zu wem die Steuer-Informations-Sequenz gesendet wurde, oder Rücksende-Beziehungs-Informations-Bits, auch ebenso an dem Empfangs-Verarbeitungsblock 320 für die 2-Schlitz-Steuer-Informations-Sequenz und an dem Empfangs-Verarbeitungsblock 330 für die 4-Schlitz-Steuer-Informations-Sequenz empfangen. Deshalb ist es, obwohl die Informations-Bits in der Steuer-Informations-Sequenz verwendet werden, nicht möglich, eine Schlitz-Länge der Steuer-Informations-Sequenz zu unterscheiden. Als Folge ist es nicht möglich, eine Länge der Paket-Daten zu bestimmen.
  • Ein solches Problem ist in Tabelle 1 dargestellt. Tabelle 1 stellt Simulations-Ergebnisse, erhalten durch Übertragen jeder der Steuer-Informations-Sequenzen mit einer Schlitzlänge von 1 (1), 2 (1), 4 (1) und 4 (0), 10000-mal in einem rauschfreien Zustand, dar. Hierbei zeigen "1" und "0" in der Klammer Anfangs-Werte an, auf die alle Register in dem CRC-Generator initialisiert werden. Die Ergebnis-Werte, erhalten über die Computersimulation, umfassen eine erfolgreiche Erfassungs-Wahrscheinlichkeit Pd, eine falsche Wahrscheinlichkeit Pfa einer Erkennung einer nicht korrekten Schlitz-Länge als eine korrekte Schlitz-Länge, eine fehlerhafte Wahrscheinlichkeit Pm einer fehlerhaften Heranziehung einer korrekten Schlitz-Länge für eine nicht korrekte Schlitz-Länge und eine Fehler-Wahrscheinlichkeit Pe, die Summe der falschen Wahrscheinlichkeit Pfa und der Fehl-Wahrscheinlichkeit Pm. Es ist in Tabelle 1 angemerkt, dass die Fehler-Wahrscheinlichkeit Pe beim Erfassen eines Steuer-Informations-Frames, aufgebaut aus 2 (1) Schlitzen und 4 (1) Schlitzen, abnormal hoch ist.
  • Tabelle 1
    Figure 00100001
  • Die WO 01/03356 A beschreibt ein flexibles Verfahren für einen Fehlerschutz in einem Kommunikationssystem. Das beschriebene, flexible Verfahren einer Fehlercodierung verwendet ein Erzeugen von Polynomen, um unterschiedliche Grade eines Fehlerschutzes zu erhalten und um optional einen Phantom-Kanal auf einen primären Kanal zu überlegen.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zum Anhängen von Fehler-Erfassungs-Informationen an Sende-Informationen in einem Kommunikationssystem zu schaffen. Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • Es ist ein Aspekt der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zum Anhängen entsprechender Fehler-Erfassungs-Informationen an Sende-Informations-Blöcke, die unterschiedliche Längen in einem Kommunikationssystem haben, zu schaffen.
  • Es ist ein anderer Aspekt der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zum Anhängen von Fehler-Erfassungs-Informationen zu schaffen, um Informationen von Paket-Daten in einem Kommunikationssystem zum Senden der Paket-Daten zu steuern.
  • Es ist ein noch anderer Aspekt der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zum Empfangen von Steuer-Informationen von Paket-Daten und zum Analysieren der empfangenen Steuer-Informationen in einem Kommunikationssystem zum Senden der Paket-Daten, zu schaffen.
  • Es ist ein noch anderer Aspekt der vorliegenden Erfindung, eine Steuer-Informations-Frame-Sendeempfänger-Vorrichtung und ein Verfahren zum effizienten Abschätzen einer Länge eines Steuer-Informations-Frame, gesendet über einen Paket-Daten-Steuerkanal durch BSD (Blind Slot Detection) in einem Kommunikationssystem zum Senden von Paket-Daten zu schaffen.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Erzeugen einer Fehler-Erfassungs-Informations-Bit-Sequenz zum Bestimmen einer Länge einer Daten-Sequenz, die gesendet ist, geschaffen. Die Vorrichtung wird in einem Kommunikationssystem angewandt, das mindestens zwei Daten-Sequenzen mit unterschiedlichen Längen über einen Daten-Kanal senden kann und über einen Daten-Steuer-Kanal eine Steuer-Daten-Sequenz mit derselben Länge wie die Daten-Sequenzen senden kann. Die Steuer-Daten-Sequenz umfasst eine Steuer-Informations-Sequenz, die Informationen in Bezug auf jede Daten-Sequenz anzeigt, und eine Fehler-Erfassungs-Informations-Bit-Sequenz zum Erfassen eines Fehlers der Steuer-Informations-Sequenz. Die Vorrichtung weist weiterhin eine Mehrzahl von kaskadierten Registern auf, wobei die Anzahl der Register identisch zu der Anzahl der Bits in der Fehler-Erfassungs-Informations-Bit-Sequenz ist. Eine Mehrzahl von Addierern ist auf einem Pfad, bestimmt durch ein vorbestimmtes Generator-Polynom, unter Pfaden zwischen den Registern angeordnet. Jeder der Addierer addiert eine Bit-Sequenz, empfangen über einen Eingangs-Pfad, zu einer Feedback-Bit-Sequenz, und gibt das Additionsergebnis über einen Ausgangspfad aus. Ein Operator ist zum Erzeugen, während eines Empfangs der Steuer-Informations-Sequenz, der Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Steuer-Informations-Sequenz zu Ausgabe-Bits eines End-Registers unter den Registern vorgesehen und liefer'. die erzeugte Feedback-Bit-Sequenz zu den Addierern. Nach Abschluss eines Empfangs der Steuer-Informations-Sequenz addiert der Operator sequenziell ein vorab eingestelltes Eingangs-Bit zu den Ausgangs-Bits des End-Registers und gibt das Additionsergebnis als die Fehler-Erfassungs-Informations-Bit-Sequenzen aus. Eine Anfangs-Wert-Steuereinheit versorgt die Register mit einem ausgewählten einen von zwei Anfangs-Werten, separat bestimmt für die zwei Daten-Sequenzen.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Erzeugen einer Sende-Informations-Sequenz durch Anhängen einer Fehler-Erfassungs-Informations-Bit-Sequenz an eine Eingangs-Informations-Sequenz einer ersten Informations-Sequenz oder einer zweiten Informations-Sequenz geschaffen. Die Vorrichtung wird in einem Kommunikationssystem angewandt, das eine erste Informations-Sequenz mit einer ersten Länge unter einer vorbestimmten Codierrate vor einem Senden codiert, oder eine zweite Informations-Sequenz mit einer zweiten Länge, die F-mal (wobei F ein Vielfaches von 2 ist) der ersten Länge unter der vorbestimmten Codierrate vor einer F-maligen, wiederholten Übertragung ist, codiert. Die Vorrichtung weist eine Mehrzahl von kaskadierten Registern auf, wobei die Zahl der Register identisch zu der Zahl von Bits in der Fehler-Erfassungs-Informations-Bit-Sequenz ist. Eine Mehrzahl von Addierern ist an Pfaden, bestimmt durch ein vorbestimmtes Generator-Polynom, unter Pfaden zwischen den Registern angeordnet. Jeder der Addierer addiert eine Bit-Sequenz, empfangen über einen Eingangspfad, zu einer Feedback-Bit-Sequenz, und gibt das Additionsergebnis über einen Ausgangspfad aus. Ein Operator ist zum Erzeugen, während eines Empfangs der Eingangs-Informations-Sequenz, der Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Eingangs-Informations-Sequenz zu Ausgangs-Bits eines End-Registers unter den Registern vorgesehen, was die erzeugte Feedback-Bit-Sequenz zu den Addierern zuführt, und wobei die Eingangs-Informations-Sequenz als die Sende-Informations-Sequenz ausgegeben wird. Nach Abschluss eines Empfangs der Eingangs-Informations-Sequenz führt der Operator ein vorab eingestelltes Eingangs-Bit zu den Addierern zu, addiert sequenziell das vorab eingestellte Eingangs-Bit zu Ausgangs-Bits des End-Registers, um so eine Fehler-Erfassungs-Informations-Bit-Sequenz zu erzeugen, und gibt die Fehler-Erfassungs-Informations-Bit-Sequenz als die Sende-Informations-Sequenz aus. Eine Anfangs-Wert-Steuereinheit versorgt die Register mit einem ausgewählten einen von zwei Anfangs-Werten, separat bestimmt für die erste Informations-Sequenz und die zweite Informations-Sequenz.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Prüfen eines Fehlers einer empfangenen Steuer-Daten-Sequenz geschaffen, um eine Länge von Daten-Sequenzen, gesendet über einen Daten-Kanal, zu erfassen. Die Vor richtung wird bei einem Kommunikationssystem angewandt, das einen Sender umfasst, der mindestens zwei Daten-Sequenzen mit unterschiedlichen Längen über den Daten-Kanal senden kann und über einen Daten-Steuer-Kanal eine Steuer-Daten-Sequenz mit derselben Länge wie die Daten-Sequenzen senden kann. Die Steuer-Daten-Sequenz besitzt eine Steuer-Informations-Sequenz, die Informationen in Bezug auf jede Daten-Sequenz anzeigt, und eine Fehler-Erfassungs-Informations-Bit-Sequenz zum Erfassen eines Fehlers in der Steuer-Informations-Sequenz. Das Kommunikationssystem umfasst auch einen Empfänger, der Daten-Sequenzen, gesendet über den Daten-Kanal von dem Sender, empfängt, und eine Steuer-Daten-Sequenz, gesendet über den Daten-Steuer-Kanal von dem Sender, empfängt. Die Vorrichtung weist eine Mehrzahl von kaskadierten Registern auf, wobei die Zahl der Register identisch zu der Zahl von Bits in der Fehler-Erfassungs-Informations-Bit-Sequenz ist. Eine Mehrzahl von Addierern ist an Pfaden, bestimmt durch ein vorbestimmtes Generator-Polynom, unter Pfaden zwischen den Registern angeordnet. Jeder der Addierer addiert eine Bit-Sequenz, empfangen über einen Eingangspfad, zu einer Feedback-Bit-Sequenz und gibt das Additionsergebnis über einen Ausgangspfad aus. Ein Operator ist zum Erzeugen während eines Empfangs der Steuer-Informations-Sequenz, der Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Steuer-Informations-Sequenz zu Ausgangs-Bits eines End-Registers unter den Registern und zum Zuführen der erzeugten Feedback-Bit-Sequenz zu den Addierern vorgesehen. Nach Abschluss eines Empfangs der Steuer-Informations-Sequenz addiert der Operator sequenziell ein vorab eingestelltes Eingangs-Bit zu Ausgangs-Bits des End-Registers, und gibt das Additionsergebnis als eine empfangene Fehler-Erfassungs-Informations-Bit-Sequenz aus. Eine Anfangs-Wert-Steuereinheit versorgt die Register mit einem ausgewählten einen von zwei Anfangs-Werten, separat bestimmt für die zwei Daten-Sequenzen. Ein Fehler-Entscheidungs-Block vergleicht die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz mit einer Fehler-Erfassungs-Informations-Bit-Sequenz, entsprechend dem ausgewählten Anfangs-Wert, um so eine Existenz eines Fehlers zu bestimmen.
  • Gemäß einem vierten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Prüfen eines Fehlers einer empfangenen Informations-Sequenz in einem Kommunikationssystem, umfassend einen Sender, der eine erste Informations-Sequenz mit einer ersten Länge unter einer vorbestimmten Codierrate vor einem Senden codiert, oder eine zweite Informations-Sequenz mit einer zweiten Länge, die F-mal (wobei F ein Vielfaches von 2 ist) der ersten Länge ist, unter der vorbestimmten Codierrate vor einem F-mal wiederholten Senden, geschaffen. Der Sender hängt weiterhin eine Fehler-Erfassungs-Informations-Bit-Sequenz an die erste Informations-Sequenz oder die zweite Informations-Sequenz an und sendet das Ergebnis als eine Sende-Informations-Sequenz. Das Kommunikationssystem umfasst auch einen Empfänger, der eine Informations-Sequenz von dem Sender empfängt. Die Vorrichtung weist eine Mehrzahl von kaskadierten Registern auf, wobei die Anzahl der Register identisch zu der Anzahl von Bits in der Fehlerfassungs-Informations-Bit-Sequenz ist. Eine Mehrzahl von Addierern ist auf Pfaden, bestimmt durch ein vorbestimmtes Generator-Polynom, unter Pfaden zwischen den Registern angeordnet. Jeder der Addierer addiert eine Bit-Sequenz, empfangen über einen Eingangspfad, zu einer Feedback-Bit-Sequenz und gibt das Ergebnis über einen Ausgangspfad aus. Ein Operator ist zum Erzeugen während eines Empfangs der empfangenen Informations-Sequenz der Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der empfangenen Informations-Sequenz zu Ausgangs-Bits eines End-Registers unter den Registern und zum Zuführen der erzeugten Feedback-Bit-Sequenz zu den Addierern vorgesehen. Nach einem Abschluss eines Empfangs der empfangenen Informations-Sequenz führt der Operator ein vorab eingestelltes Eingangs-Bit zu den Addierern zu, addiert sequenziell das vorab eingestellte Eingangs-Bit zu Ausgangs-Bits des End-Registers und gibt das Additionsergebnis als eine empfangene Fehler-Erfassungs-Informations-Bit-Sequenz aus. Eine Anfangs-Wert-Steuereinheit versorgt die Register mit einem ausgewählten einen von zwei Anfangs-Werten, separat bestimmt für die erste Informations-Sequenz und die zweite Informations-Sequenz. Ein Fehler-Entscheidungs-Block vergleicht die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz mit einer Fehler-Erfassungs-Informations-Bit-Sequenz entsprechend zu dem ausgewählten Anfangs-Wert, um so eine Existenz eines Fehlers zu bestimmen.
  • Die vorstehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden deutlicher anhand der nachfolgenden, detaillierten Beschreibung, wenn sie in Verbindung mit den beigefügten Zeichnungen vorgenommen wird, ersichtlich werden, in denen:
  • 1 stellt eine Struktur eines Paket-Daten-Steuer-Kanal-Senders in einem mobilen Kommunikationssystem dar, bei dem die vorliegende Erfindung angewandt wird;
  • 2 stellt eine Struktur der Fehler-Erfassungs-Bit-Anhängungseinrichtung, dargestellt in 1, gemäß dem Stand der Technik dar;
  • 3 stellt eine Struktur eines Paket-Daten-Steuer-Kanal-Empfängers gemäß dem Stand der Technik dar;
  • 4 stellt Längen und Positionen von Schlitzen dar, verwendet dann, wenn eine Steuer-Informations-Sequenz durch den Empfänger der 3 erfasst wird;
  • 5 stellt eine Struktur einer Fehler-Erfassungs-Informations-Anhängungseinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar;
  • 6 stellt eine Struktur eines Paket-Daten-Steuer-Kanal-Empfängers gemäß einer Ausführungsform der vorliegenden Erfindung dar; und
  • 7 stellt eine Struktur einer Vorrichtung zum Erfassen eines Fehlers in empfangenen Bits gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In der nachfolgenden Beschreibung werden ausreichend bekannte Funktionen oder Aufbauten nicht im Detail beschrieben, da sie die Erfindung in unnötigem Detail verdecken würden.
  • In der nachfolgenden Beschreibung schafft die vorliegende Erfindung einen Paket-Daten-Steuer-Kanal-Sende-Empfänger zum Senden und Empfangen von Steuerdaten zum Steuern von Paket-Daten-Sequenzen in einem mobilen Kommunikationssystem zum Senden von mindestens 2 Paket-Daten-Sequenzen, die unterschiedliche Längen haben. Es wird hier angenommen werden, dass die Steuerdaten eine Steuer-Informations-Sequenz umfassen (z. B. eine Präambel), die eine Datenrate von Sende-Paket-Daten und ein Daten-Sende-Format (z. B. Länge von Paket-Daten) anzeigen, und der Paket-Daten-Steuer-Kanal ist ein sekundärer Paket-Daten-Steuer-Kanal (SPDCCH). Ein Sende-Empfänger gemäß einer Ausführungsform der vorliegenden Erfindung umfasst eine Fehler-Erfassungs-Informations-Anhängungseinrichtung, um eine Informations-Bit-Sequenz für eine Fehler-Erfassung an die Steuer-Informations-Sequenz vor einem Senden anzuhängen, so dass ein Empfänger bestimmen kann, ob die gesendeten Steuer-Daten korrekt empfangen sind. In der Ausführungsform der vorliegenden Erfindung wird ein CRC (Cyclic Redundancy Code) Generator typischerweise als die Fehler-Erfassungs-Informations-Anhängungseinrichtung verwendet. Ein Empfänger gemäß einer Ausführungsform der vorliegenden Erfindung ist ein BSD (Blind Slot Detection) Empfänger zum Empfangen von Steuerdaten, gesendet von dem Sender, und zum Bestimmen einer Länge von Paket-Daten, basierend auf den empfangenen Steuerdaten. Der Sender und der Empfänger gemäß einer Ausführungsform der vorliegenden Erfindung können nicht nur bei dem mobilen Kommunikationssystem, sondern auch bei einem Kommunikationssystem zum Senden einer Daten-Sequenz angewandt werden, umfassend (i) eine Steuer-Informations-Sequenz, die eine Datenrate von Daten, gesendet für ein effizientes Senden der Daten-Sequenz, und ein Daten-Sende-Format anzeigen, und (ii) eine Fehler-Erfassungs-Informations-Bit-Sequenz zum Erfassen eines Fehlers der Steuer-Informations-Sequenz.
  • Um Steuer-Informations-Sequenzen (oder Steuer-Informations-Frames) mit unterschiedlichen Längen, verursacht durch das strukturelle Problem des herkömmlichen Paket-Daten-Steuer-Kanals, zu unterscheiden, sieht eine bevorzugte Ausführungsform der vorliegenden Erfindung einen verbesserten CRC-Generator und einen BSD-Empfänger zum Korrigieren eines Fehlers, erzeugt in einem Steuer-Informations-Frame, empfangen durch BSD, vor. Die Ausführungsform der vorliegenden Erfindung stellt unterschiedliche Register-Anfangs-Werte des CRC-Generators nicht nur in Steuer-Informations-Frames mit derselben Länge, sondern auch in den Steuer-Informations-Frames mit unterschiedlichen Längen, ein, um so einen Fehler, erzeugt in einem Steuer-Informations-Frame, empfangen durch BSD, zu korrigieren. Das bedeutet, dass, im Gegensatz dem Stand der Technik, wo die Ausgänge der herkömmlichen Decodierer identisch zueinander in den Empfangs-Verarbeitungs-Blöcken für die Steuer-Informations-Frames mit unterschiedlichen Längen, wie dies dargestellt ist, zum Beispiel in 3, werden, die vorliegende Erfindung unterschiedliche Anfangs-Werte der Register des CRC-Generators so einstellt, dass nur ein Empfangs-Verarbeitungs-Block beurteilen kann, dass der CRC-Decodierer keinen Fehler besitzt, was es dadurch möglich macht, eine Länge eines Steuer-Informations-Frame zu bestimmen.
  • Die Ausdrücke "Steuer-Informations-Frame", "Fehler-Erfassungs-Bit", "Steuer-Informationen" und "Paket-Daten", verwendet in der Beschreibung, entsprechen "Steuer-Informations-Sequenz", "Fehler-Erfassungs-Informations-Sequenz", "Steuer-Daten-Sequenz" und "Daten-Sequenz" jeweils, wie sie, zum Beispiel, in den Ansprüchen verwendet sind.
  • 5 stellt eine Struktur einer Fehler-Erfassungs-Informations-Anhängungseinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Die Fehler-Erfassungs-Informations-Anhängungseinrichtung bildet die Fehler-Erfassungs-Bit-Anhängungseinrichtung 110 der 1 und ersetzt den CRC-Generator, dargestellt in 2. Der CRC-Generator der 2 stellt unterschiedliche Anfangs-Werte der Register davon nur dann ein, wenn Steuer-Informations-Frames dieselbe Länge haben, d. h. wenn ein Steuer-Informations-Frame für 4-Schlitz-Paket-Daten und ein Steuer-Informations-Frame für 8-Schlitz-Paket-Daten beide eine Länge von 4 Schlitzen haben. Allerdings stellt der CRC-Generator gemäß der vorliegenden Erfindung, wie er in 5 dargestellt ist, unterschiedliche Anfangs-Werte der Register für Steuer-Informations-Frames des Steuer-Kanals, der Paket-Daten mit unterschiedlichen Längen, ungeachtet einer Länge eines Steuer-Informations-Frames, unterstützt, dar. Zum Beispiel werden, wenn 8 Fehler-Erfassungs-Bits an einen Steuer-Informations-Frame angehängt werden, 8 Register, die den CRC-Generator bilden, wahlweise auf "1" oder "0" eingestellt. Wenn die Anfangs-Werte in einer Dezimalzahl ausgedrückt werden, werden die 8 Register auf einen dezimalen Anfangs-Wert zwischen 0 und 255 (28 – 1) eingestellt. Das bedeutet, dass, falls die Anzahl von Registern, die den CRC-Generator bilden (oder die Anzahl von redundanten Informations-Bits für eine Fehler-Erfassung), als "m" definiert ist, dann Anfangs-Werte der Register in dem CRC-Generator auf einen dezimalen Wert zwischen 0 und 2m – 1 eingestellt werden können. Zum Beispiel können Anfangs-Werte N1, N2, N3 und N4 von Registern in dem CRC-Generator, um dann verwendet zu werden, wenn ein 1-Schlitz-Steuer-Informations-Frame für 1-Schlitz-Paket-Daten, ein 2-Schlitz-Steuer-Informations-Frame für 2-Schlitz-Paket-Daten, ein 4-Schlitz-Steuer-Informations-Frame für 4-Schlitz-Paket-Daten und ein 4-Schlitz-Steuer-Informations-Frame für 8 Schlitz-Paket-Daten, jeweils, gesendet werden, auf einen Wert zwischen 0 und 255 eingestellt werden. N1, N2, N3 und N4 können auf unterschiedliche Werte eingestellt werden. Alternativ kann N1 auf denselben Wert wie N2, N3 oder N4 eingestellt werden. Dies kommt daher, dass es zulässig ist, nur N2 und N3, die in dem herkömmlichen CRC-Generator ausgegeben werden würden, auf unterschiedliche Werte einzustellen. Natürlich können die N1~N4 Werte auf einen festgelegten Wert gesetzt werden.
  • Wie 5 zeigt, umfasst die Fehler-Erfassungs-Informations-Anhängungseinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung eine Mehrzahl von Registern 211~218, eine Mehrzahl von Addierern 221~224, Schalter SW1~SW3, einen Ausgangs-Addierer 225 und eine Anfangs-Wert-Steuereinheit 400. Die Anfangs-Wert-Steuereinheit 400 initialisiert Werte der Register 211~218 auf N1, wenn Paket-Daten mit einer 1-Schlitz-Länge gesendet werden. Die Anfangs-Wert-Steuereinheit 400 initialisiert Werte der Register 211~218 auf N2, wenn Paket-Daten mit einer 2-Schlitz-Länge gesendet werden. Die Anfangs-Wert-Steuereinheit 400 initialisiert Werte der Register 211~218 auf N3, wenn Paket-Daten mit einer 4-Schlitz-Länge gesendet werden. Die Anfangs-Wert-Steuereinheit 400 initialisiert Werte der Register 211~218 auf N4, wenn Paket-Daten mit einer 8-Schlitz-Länge gesendet werden.
  • Nachdem die Werte der Register 211~218 initialisiert sind, wird eine binäre Operation (oder eine Exclusiv-ODER-Operation oder eine Modulo-2 Operation) durch den Ausgangs-Addierer 225 zwischen jedem Bit der Eingangs-Steuer-Informations-Sequenz und einem Wert, abschließend erhalten von dem Register 218 durch eine Rechts-Verschiebung der Werte der Register 211~218, durchgeführt, und der Operations-Ergebniswert wird als eine Feedback-Bit-Sequenz erzeugt. Die erzeugte Feedback-Bit-Sequenz wird als ein Eingang des Anfangs-Registers 211 unter den Registern 211~218 und ein Eingang der Addierer 221~224 zugeführt. Während dieser Operation werden die Schalter SW1~SW3 alle auf deren obere Terminals bzw. Anschlussstellen umgeschaltet. Nachdem die vorstehende Operation in Bezug auf alle Bits der 13-Bit-Steuer-Informations-Sequenz durchgeführt ist, werden die Schalter SW1~SW3 auf deren untere Anschlussstellen umgeschaltet, so dass die Schalter SW1 und SW2 mit einem Wert "0" versehen werden. Danach werden 8 redundante Bits durch Verschieben von Register-Werten so viele Male wie die Zahl, 8, der redundanten Bits angehängt.
  • Die Fehler-Erfassungs-Informations-Anhängungseinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ist so ausgelegt, um die Probleme des herkömmlichen CRC-Generators zu lösen. Das bedeutet, dass, gerade dann, wenn ein Steuer-Informations-Frame mit einer 2-Schlitz-Länge, ein Senden von Paket-Daten mit einer 2-Schlitz-Länge anzeigend, gesendet wird und ein Steuer-Informations-Frame mit einer 4-Schlitz-Länge, ein Senden von Paket-Daten mit einer 4-Schlitz-Länge anzeigend, gesendet wird, der Empfänger eine Länge eines Steuer-Informations-Frame und eine Länge der gesendeten Paket-Daten über eine normale Fehler-Erfassung erfassen kann. Deshalb wird die Fehler-Erfassungs-Informations-Anhängungseinrichtung unter Bezugnahme auf die 1 und 5 beschrieben.
  • In einem Kommunikationssystem, das erste Informationen mit einer ersten Länge (z. B. Paket-Daten mit einer 2-Schlitz-Länge) unter einer vorbestimmten Codierrate (z. B. einer Codierrate von 1/4) vor einem Senden codiert (oder konvolutional codiert), oder zweite Informationen mit einer zweiten Länge, die F-mal der ersten Länge entspricht (z. B. Paket-Daten mit einer 4-Schlitz-Länge), unter der vorbestimmten Codierrate vor einer F-maligen wiederholten Übertragung codiert, hängt die Fehler-Erfassungs-Informations-Anhängungseinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung Fehler-Erfassungs-Informationen an die ersten Informationen oder an die zweiten Informationen an. Die Fehler-Erfassungs-Informations-Anhängungseinrichtung umfasst eine Anfangs-Wert-Steuereinheit 400 und einen Fehler-Erfassungs-Informations-Generator. Der Fehler-Erfassungs-Informations-Generator ist aus einer Mehrzahl von Registern 211~218, einer Mehrzahl von Addierern 221~224, einem ersten Schalter SW1, einem zweiten Schalter SW2, einem dritten Schalter SW3 und einem Ausgangs-Addierer 225 aufgebaut.
  • Die Anfangs-Wert-Steuereinheit 400 empfängt Informationen über eine Länge (N-Schlitze) von Sende-Paket-Daten und versorgt die Register 211~218 mit geeigneten Anfangs-Werten, entsprechend den Informationen über eine Länge der Sende-Paket-Daten. Zum Beispiel liefert die Anfangs-Wert-Steuereinheit 400 einen ersten Anfangs-Wert während eines Sendens der ersten Informationen und liefert einen zweiten Anfangs-Wert während eines Sendens der zweiten Informationen. Der erste Anfangs-Wert und der zweite Anfangs-Wert werden innerhalb eines Bereichs eines Werts entsprechend zu der Zahl der Fehler-Erfassungs-Informations-Bits bestimmt. Falls die Zahl von Fehler-Erfassungs-Informations-Bits als m definiert ist, sind der erste Anfangs-Wert und der zweite Anfangs-Wert unterschiedliche Werte, bestimmt innerhalb eines Bereichs von 2m – 1.
  • Der Fehler-Erfassungs-Informations-Generator umfasst eine Mehrzahl von kaskadierten Registern 211~218, wobei die Anzahl davon identisch zu der Anzahl der Fehler-Erfassungs-Informations-Bits ist. Der Fehler-Erfassungs-Informations-Generator initialisiert die Register 211~218 auf die entsprechenden Anfangs-Werte, geliefert von der Anfangs-Wert-Steuereinheit 400, vor einem Senden von Sende-Informationen der ersten Informationen und der zweiten Informationen. Zusätzlich verschiebt der Fehler-Erfassungs-Informations-Generator sequenziell die Register 211~218 während eines Sendens der Sende-Informationen. Die sequenziell verschobenen Bits, ausgegeben von dem End-Register 218 unter den Registern 211~218, werden durch den Ausgangs-Addierer 225 zu Bits der Sende-Informationen addiert. Die Ausgangs-Bits des Ausgangs-Addierers 225 werden zu dem Anfangs-Register 211 und den Addierern 221~224 als eine Feedback-Bit-Sequenz über den zweiten Schalter SW2 zugeführt. Zusätzlich verschiebt der Fehler-Erfassungs-Informations-Generator sequenziell die Register 211~218 nach Abschluss eines Sendens der Sende-Informationen. An diesem Punkt wird ein Ausgangs-Wert des End-Registers 218 als die Fehler-Erfassungs-Informationen erzeugt, um an die Sende-Informationen angehängt zu werden, und zwar über den dritten Schalter SW3.
  • Die Register 211~218 umfassen das Anfangs-Register 211, Zwischen-Register 212~217 und das End-Register 218, wobei jedes davon eine Signal-Eingangs-Anschlussstelle, eine Signal-Ausgangs-Anschlussstelle und eine Anfangs-Wert-Eingangs-Anschlussstelle, verbunden so, um einen Anfangs-Wert von der Anfangs-Wert-Steuereinheit 400 aufzunehmen, besitzt. Das Anfangs-Register 211, die Zwischen-Register 212~218 und das End-Register 218 sind über deren Eingangspfade und Ausgangspfade hinweg kaskadiert. Ausgangs-Werte der Register 211, 213, 214 und 217, die vorbestimmten Pfaden und den Pfaden der Register 211~218 entsprechen, werden zu einem Ausgangs-Wert des Ausgangs-Addierers 225 oder einem vorab eingestellten Wert (z. B. "0") durch die Addierer 221~224, jeweils, addiert und werden dann zu deren darauf folgenden Registern 212, 214, 215 und 218 zugeführt. Positionen der Addierer 221~224 sind so bestimmt, um ein vordefiniertes Generator-Polynom zum Erzeugen von CRC (Cyclic Redundancy Check) Informationen zu erfüllen. Hier besitzen die CRC-Informationen 8 Bits und das Generator-Polynom ist G(x) = x8 + x7 + x4 + x3 + x + 1.
  • Wenn die Sende-Informationen gesendet sind, addiert der Ausgangs-Addierer 225 in dem Fehler-Erfassungs-Informations-Generator jedes Bit der Sende-Informationen zu dem Ausgangs-Wert des End-Registers 218 und führt seinen Ausgang zu den Signal-Eingangs-Anschlussstellen des Anfangs-Registers 211 und den Addierern 221~224 als eine Feedback-Bit-Sequenz zu. Wenn ein Senden der Sende-Informationen abgeschlossen ist, addiert der Ausgangs-Addierer 225 den Ausgangs-Wert des End-Registers 218 zu dem vorab eingestellten Wert "0" und liefert seinen Ausgang als die Fehler-Erfassungs-Informationen. Für diese Operation sind die Schalter SW1~SW3 vorgesehen.
  • Der erste Schalter SW1 besitzt eine erste Eingangs-Anschlussstelle zum Aufnehmen der Sende-Informationen, eine zweite Eingangs-Anschlussstelle zum Aufnehmen des vorab eingestellten Werts "0" und eine Ausgangs-Anschlussstelle, verbunden mit einer ersten Eingangs-Anschlussstelle des Ausgangs-Addierers 225. Der erste Schalter SW1 wählt die Sende-Informationen, empfangen über den ersten Eingangs-Anschluss, oder den vorab eingestellten Wert "0", empfangen über die zweite Eingangs-Anschlussstelle, aus, und gibt den ausgewählten Wert über die Ausgangs-Anschlussstelle aus. Der zweite Schalter SW2 besitzt eine erste Eingangs-Anschlussstelle, verbunden mit einer Ausgangs-Anschlussstelle des Ausgangs-Addierers 225, eine zweite Eingangs-Anschlussstelle zum Aufnehmen des vorab eingestellten Werts "0" und eine Ausgangs-Anschlussstelle, verbunden mit einer Eingangs-Anschlussstelle des Anfangs-Registers 211 und Addierern 221~224. Der zweite Schalter SW2 wählt den Ausgang des Ausgangs-Addierers 225, empfangen über die erste Eingangs-Anschlussstelle, oder den vorab eingestellten Wert "0", empfangen über die zweite Eingangs-Anschlussstelle, aus und gibt den ausgewählten Wert über die Ausgangs-Anschlussstelle aus. Der dritte Schalter SW3 besitzt eine erste Eingangs-Anschlussstelle, verbunden mit der Ausgangs-Anschlussstelle des ersten Schalters, eine zweite Eingangs-Anschlussstelle, verbunden mit der Ausgangs-Anschlussstelle des Ausgangs-Addierers 225, und eine Ausgangs-Anschlussstelle zum Ausgeben der Sende-Informationen und der Fehler-Erfassungs-Informationen. Der dritte Schalter SW3 wählt die Sende-Informationen oder den vorab eingestellten Wert "0", empfangen über die erste Eingangs-Anschlussstelle, oder den Ausgang des Ausgangs-Addierers 225, empfangen über die zweite Eingangs-Anschlussstelle, aus und gibt den ausgewählten Wert über die Ausgangs-Anschlussstelle aus. Allerdings wird ein Aufbau eines Registers auch in einem Verfahren ausgeführt, das sich gegenüber dem Verfahren wie es in 5 dargestellt ist, unterscheidet, und das Register und der Addierer können ausgeführt werden, ohne sie physikalisch auszuführen, was für einen Fachmann auf dem betreffenden Fachgebiet offensichtlich ist.
  • Der Ausgangs-Addierer 225 und die Schalter SW1~SW3 bilden einen Operator, um die folgende Operation durchzuführen. Der Operator erzeugt, während er eine Eingangs-Informations-Sequenz empfängt, die Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Eingangs-Informations-Sequenz zu Ausgangs-Bits des End-Registers 218 durch den Ausgangs-Addierer 225, führt die erzeugte Feedback-Bit-Sequenz zu den Addierern 221~224 zu und gibt die Eingangs-Informations-Sequenz als eine Sende-Informations-Sequenz über den dritten Schalter SW3 aus. Weiterhin addiert der Operator, nach einem Abschluss eines Empfangs der Eingangs-Informations-Sequenz, sequenziell den vorab eingestellten Wert "0" zu den Ausgangs-Bits des End-Registers 218 durch den Ausgangs-Addierer 225 und gibt das Additions-Ergebnis durch den Ausgangs-Addierer 225 als eine Fehler-Erfassungs-Informations-Bit-Sequenz über den dritten Schalter SW3 aus.
  • 6 stellt eine Struktur eines Paket-Daten-Steuer-Kanal-Empfängers gemäß einer Ausführungsform der vorliegenden Erfindung dar. Dieser Empfänger ist identisch in der Struktur zu dem BSD-Empfänger, dargestellt in 3, ist allerdings unterschiedlich gegenüber dem BSD-Empfänger dahingehend, dass Register-Anfangs-Werte des CRC-Generators durch CRC-Prüfeinrichtungen gemäß der vorliegenden Erfindung eingestellt sind. Das bedeutet, dass der Empfänger gemäß einer Ausführungsform der vorliegenden Erfindung dadurch gekennzeichnet ist, dass 4 Empfangs-Verarbeitungs-Blöcke unterschiedliche CRC-Generator-Register-Anfangs-Werte verwenden, wenn eine CRC-Prüfung durchgeführt wird. Der Empfänger basiert auf BSD. Hierbei bezieht sich "BSD" auf eine Technik zum Erfassen einer Länge von gesendeten Paket-Daten durch Abschätzen in einer Schlitz-Einheit eines empfangenen Steuer-Informations-Frame für die Paket-Daten, gesendet von einem Sender aus. Zum Beispiel wird, wie in 4 dargestellt ist, in einem (k + 3)ten Schlitz bestimmt, ob ein 1-Schlitz-Steuer-Informations-Frame empfangen worden ist, und es wird in einem (k + 2)ten Schlitz bestimmt, ob ein 2-Schlitz-Steuer-Informations-Frame erfolgreich von dem vorherigen (k + 3)ten Schlitz empfangen worden ist. Es wird in einem kten Schlitz bestimmt, ob ein 4-Schlitz-Steuer-Informations-Frame für 4-Schlitz-Paket-Daten oder ein 4-Schlitz-Steuer-Informations-Frame für 8-Schlitz-Paket-Daten erfolgreich von dem vorherigen (k + 3)ten Schlitz, dem (k + 2)ten Schlitz und dem (k + 1)ten Schlitz empfangen worden sind. Während der Operation einer Erfassung der Steuer-Informations-Frames werden Fehler-Erfassungs-Informationen (CRC-Informationen) geprüft, und Anfangs-Werte, verwendet für die CRC-Prüfung an jedem Steuer-Informations-Frame, werden auf N1, N2, N3 und N4, wie dies in Verbindung mit 5 beschrieben ist, gesetzt.
  • Wie 6 zeigt, umfasst der Empfänger 4 Empfangs-Verarbeitungs-Blöcke 510~540, um eine Länge von Paket-Daten, gesendet von dem Empfänger, zu erfassen. Die Empfangs-Verarbeitungs-Blöcke 510~540 bestimmen, nach einem Empfangen eines Eingangs-Signals, ob ein CRC-Fehler in dem empfangenen Eingangs-Signal besteht, um dadurch eine Länge von Paket-Daten zu bestimmen. Hierbei ist das empfangene Eingangs-Signal, aufgebaut aus demodulierten Soft-Entscheidungs-Werten, ein Steuer- Informations-Frame, der eine Länge, bestimmt entsprechend der Anzahl von Informations-Bits von Paket-Daten, die durch den Sender gesendet werden können, besitzt. Hierbei sind ein typisches Beispiel der Informations-Bits 13-Bit-Informationen auf SPDCCH, und die 13-Bit-Informationen umfassen eine 6-Bit-MAC-(Medium Access Control) ID (Identifizierer), eine 2-Bit-ARQ (Automatic Response Request)-Kanal-ID, eine 3-Bit-Codierer-Paket-Größe und einen 2-Bit-Unterpaket-ID. Der Empfangs-Verarbeitungs-Block 510 ist ein Block zum Verarbeiten eines Steuer-Informations-Frame mit einer 1-Schlitz-Länge, entsprechend zu Paket-Daten mit einer 1-Schlitz-Länge, der Empfangs-Verarbeitungs-Block 520 ist ein Block zum Verarbeiten eines Steuer-Informations-Frame mit einer 2-Schlitz-Länge entsprechend zu Paket-Daten mit einer 2-Schlitz-Länge, der Empfangs-Verarbeitungs-Block 530 ist ein Block zum Verarbeiten eines Steuer-Informations-Frames mit einer 4-Schlitz-Länge entsprechend zu Paket-Daten mit einer 4-Schlitz-Länge, und der Empfangs-Verarbeitungs-Block 540 ist ein Block zum Verarbeiten eines Steuer-Informations-Frames mit einer 4-Schlitz-Länge entsprechend zu Paket-Daten mit einer 8-Schlitz-Länge.
  • In den Empfangs-Verarbeitungs-Blöcken 510~540 führen Entschachtelungs-Einrichtungen 312, 322, 332 und 342 eine Entschachtelung so oft wie die entsprechenden Schlitz-Längen durch, und die Entpunktuierer 314, 324, 334 und 344 führen eine Entpunktuierung gemäß den entsprechenden Schlitz-Längen durch. In den Empfangs-Verarbeitungs-Blöcken 530 und 540 für den Steuer-Informations-Frame mit der 4-Schlitz-Länge führen Symbol-Kombinierer 335 und 345 ein Symbol-Kombinieren an 2 angrenzenden Symbolen durch, was eine Umkehroperation der Symbol-Wiederholung, durchgeführt durch die Symbol-Wiederholungs-Einrichtung 140 der 1, ist. Nachdem die Entpunktuierung in den Empfangs-Verarbeitungs-Blöcken 510 und 520 durchgeführt ist, und die Symbol-Kombinierung in den Empfangs-Verarbeitungs-Blöcken 530 und 540 durchgeführt ist, führen die konvolutionalen Decodierer 316, 326 und 346 in den Empfangs-Verarbeitungs-Blöcken 510~540 eine konvolutionale Decodierung durch. Der konvolutionale Decodierer 316 für den Steuer-Informations-Frame mit der 1-Schlitz-Länge decodiert konvolutional einen Ausgang des Entpunktuierers 314 unter einer Codierrate von 1/2. Der konvolutionale Decodierer 326 für den Steuer-Informations-Frame mit der 2-Schlitz-Länge decodiert konvolutional einen Ausgang des Entpunktuierers 324 unter einer Codierrate von 1/4. In ähnlicher Weise decodieren die konvolutionalen Decodierer 336 und 346 für den Steuer-Informations-Frame mit der 4-Schlitz-Länge konvolutional Ausgänge der Symbol-Kombinierer 335 und 345 unter einer Codierrate von 1/4 jeweils.
  • In Endstufen der Empfangs-Verarbeitungs-Blöcke 510~540 sind CRC-Prüfeinrichtungen 518, 528, 538 und 548 angeordnet. Die CRC-Prüfeinrichtungen 518, 528, 538 und 548 führen eine CRC-Prüfung in Bezug auf die Symbole, konvolutional decodiert durch die konvolutionalen Decodierer 316, 326, 336 und 346, jeweils, durch. Durch die CRC-Prüfung, durch die CRC-Prüfeinrichtungen 318, 328, 338 und 348, wird bestimmt, ob ein CRC-Fehler in dem Steuer-Informations-Frame, gesendet von dem Sender aus, existiert. Obwohl separate CRC-Prüfeinrichtungen separat in den Wiederholungs-Verarbeitungs-Blöcken in 6 vorhanden sind, wird für Fachleute auf dem betreffenden Fachgebiet ersichtlich werden, dass die Empfangs-Verarbeitungsblöcke gemeinsam eine einzelne CRC-Prüfeinrichtung teilen können, und zwar unter Verwendung von unterschiedlichen Register-Anfangs-Werten, wie dies in 7 dargestellt ist. Während der CRC-Prüfung verwenden die CRC-Prüfeinrichtungen 518, 528, 538 und 548 vorbestimmte Anfangs-Werte, geliefert durch die Anfangs-Wert-Steuereinheit 400, wie dies in Verbindung mit 5 beschrieben ist. Das bedeutet, dass die CRC-Prüfeinrichtung 518 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf N1 erfasst, die CRC-Prüfeinrichtung 528 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf N2 erfasst, die CRC-Prüfeinrichtung 538 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf N3 erfasst, und die CRC-Prüfeinrichtung 548 einen CRC-Fehler durch Einstellen eines Anfangs-Werts eines Decodierer-Registers auf N4 erfasst. Ein Paket-Längen-Detektor 350 erfasst eine Länge von Paket-Daten, basierend auf den Empfangs-Verarbeitungs-Ergebnissen durch die Empfangs-Verarbeitungs-Blöcke 510~540. Hierbei können die vier Empfangs-Verarbeitungs-Blöcke 510~540 mit entweder physikalisch getrennten Empfangs-Verarbeitungs-Blöcken oder einem einzelnen Empfangs-Verarbeitungs-Block unter Verwendung von unterschiedlichen Empfangs-Parametern realisiert werden.
  • 7 stellt eine Struktur einer Vorrichtung zum Erfassen eines Fehlers in empfangenen Bits gemäß einer Ausführungsform der vorliegenden Erfindung dar. Die Fehler-Erfassungs-Vorrichtung entspricht dem Fehler-Erfassungs-Bit-Generator, dargestellt in 5, und besitzt dieselbe Operation wie der Fehler-Erfassungs-Bit-Generator, mit der Ausnahme, dass empfangene Bits zu einem Eingangsanschluss des ersten Schalters SW1 zugeführt werden. Die Fehler-Erfassungs-Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ist so ausgelegt, um die Probleme des herkömmlichen Empfängers zu lösen. Das bedeutet, dass gerade dann, wenn ein Steuer-Informations-Frame mit einer 2-Schlitz-Länge, ein Senden von Paket-Daten mit einer 2-Schlitz-Länge anzeigend, empfangen ist und ein Steuer-Informations-Frame mit einer 4-Schlitz-Länge, ein Senden von Paket-Daten mit einer 4-Schlitz-Länge anzeigend, empfangen ist, der Empfänger akkurat eine Länge eines Steuer-Informations-Frame und eine Länge der gesendeten Paket-Daten über eine normale Fehler-Erfassung erfassen kann.
  • Wie 7 zeigt, ist die Fehler-Erfassungs-Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung so ausgelegt, um einen Fehler in den empfangenen Bits in dem Empfänger, der Informationen empfängt, gesendet von einem Sender, der, vor einem Senden, Fehler-Erfassungs-Informationen an Sende-Informationen anhängt (z. B. einen Steuer-Informations-Frame von Paket-Daten) einer ersten Information mit einer ersten Länge (z. B. ein Steuer-Informations-Frame mit einer 2-Schlitz-Länge) oder zweite Informationen mit einer zweiten Länge, die F-mal (z. B. 2-mal) der ersten Länge (z. B. ein Steuer-Informations-Frame mit einer 4-Schlitz-Länge) ist, zu erfassen. Die Fehler-Erfassungs-Vorrichtung umfasst eine Mehrzahl von Registern 561~568, eine Mehrzahl von Addierern 571~574, einen Ausgangs-Addierer 575, Schalter SW1~SW3, eine Anfangs-Wert-Steuereinheit 550 und einen Fehler-Entscheidungs-Block 580.
  • Die Anfangs-Wert-Steuereinheit 550 liefert einen ersten Anfangs-Wert für die ersten Informationen und liefert einen zweiten Anfangs-Wert für die zweiten Informationen, um die Register zu initialisieren. Die gelieferten Anfangs-Werte werden entsprechend den verschiedenen Längen (N-Schlitze) der Paket-Daten bestimmt. Vorzugsweise werden der erste Anfangs-Wert und zweite Anfangs-Wert innerhalb eines Bereichs eines Werts entsprechend zu der Anzahl der angehängten Fehler-Erfassung-Informations-Bits bestimmt.
  • Die Register 561~568, wobei die Zahl davon identisch zu der Zahl der angehängten Fehler-Erfassungs-Informations-Bits ist, werden kaskadiert und zu entsprechenden Anfangs-Werten, geliefert von der Anfangs-Wert-Steuereinheit 550, initialisiert. Die Addierer 571~574 sind auf Pfaden angeordnet, die durch ein vorbestimmtes Generator-Polynom bestimmt sind, unter den Pfaden zwischen den Registern 561~568. Jeder der Addierer 571~574 addiert eine Eingangs-Bit-Sequenz, empfangen über einen Eingangspfad, zu einer Feedback-Bit-Sequenz und liefert seinen Ausgang über einen Ausgangspfad. Die Feedback-Bit-Sequenz bezieht sich auf eine Bit-Sequenz, ausgegeben von dem Ausgangs-Addierer 575.
  • Der Ausgangs-Addierer 575 und die Schalter SW1~SW3 bilden einen Operator zum Durchführen der nachfolgenden Operation. Der Operator erzeugt, während eine empfangene Informations-Sequenz (die ersten Informationen oder die zweiten Informationen) empfangen wird, die Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der empfangenen Informations-Sequenz, um Bits des End-Registers 568 auszugeben, und führt die erzeugte Feedback-Bit-Sequenz zu den Addieren 571~574 und dem Anfangs-Register 561 über den zweiten Schalter SW2 zu. Weiterhin führt der Operator, nach Abschluss eines Empfangs der empfangenen Informations-Sequenz, das vorab eingestellte Eingangs-Bit "0" zu den Addierern 571~574 und dem Anfangs-Register 561 über den ersten Schalter SW1 zu, addiert sequenziell das vorab eingestellte Eingangs-Bit "0" zu Ausgangs-Bits des End-Registers 568 durch den Ausgangs-Addierer 575, und gibt das Additionsergebnis als eine empfangene Fehler-Erfassungs-Informations-Bit-Sequenz aus.
  • Der erste Schalter SW1 wählt die empfangene Informations-Sequenz oder das vorab eingestellte Eingangs-Bit "0" aus. Der erste Schalter SW1 gibt die empfangene Informations-Sequenz aus, während die empfangene Informations-Sequenz empfangen wird, und gibt das vorab eingestellte Eingangs-Bit "0" nach Abschluss eines Empfangs der empfangenen Informations-Sequenz aus. Der Ausgangs-Addierer 575 addiert einen Ausgang des ersten Schalters SW1 zu Ausgangs-Bits des End-Registers 568. Der zweite Schalter SW2 wählt den Ausgang des Ausgangs-Addierers 575 oder das vorab eingestellte Eingangs-Bit "0" aus, und führt den ausgewählten Wert zu den Addierern 571~574 und dem Anfangs-Register 571, als eine Feedback-Bit-Sequenz, zu. Der zweite Schalter SW2 führt den Ausgang des Ausgangs-Addierers 575 zu den Addierern 571~574 und dem Anfangs-Register 561 während eines Empfangs der empfangenen Informations-Sequenz zu, und führt das vorab eingestellte Eingangs-Bit "0" zu den Addierern 571~574 und dem Anfangs-Register 561 nach Abschluss eines Empfangs der empfangenen Informations-Sequenz zu. Der dritte Schalter SW3 wählt die empfangene Informations-Sequenz oder die Ausgangs-Bit-Sequenz, d. h. die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz, des Ausgangs-Addierers 575 aus. Der dritte Schalter SW3 gibt die empfangene Informations-Sequenz während eines Empfangs der empfangenen Informations-Sequenz aus und gibt die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz, geliefert von dem Ausgangs-Addierer 575, nach Abschluss eines Empfangs der empfangenen Informations-Sequenz aus.
  • Der Fehler-Entscheidungs-Block 580 vergleicht die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz mit einer Fehler-Erfassungs-Informations-Bit-Sequenz entsprechend zu dem ausgewählten Anfangs-Wert, um so zu bestimmen, ob ein Fehler in den empfangenen Bits existiert. Das bedeutet, dass der Fehler-Entscheidungs-Block 580 entscheidet, dass kein Fehler in den empfangenen Bits existiert, falls die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz identisch zu der Fehler-Erfassungs-Informations-Bit-Sequenz entsprechend zu dem ausgewähltem Anfangs-Wert ist. Ansonsten entscheidet, falls die empfangene Fehler-Erfassungs-Informations-Bit-Sequenz nicht identisch zu der Fehler-Erfassungs-Informations-Bit-Sequenz entsprechend zu dem ausgewählten Anfangs-Wert ist, der Fehler-Entscheidungs-Block 580, dass ein Fehler in den empfangenen Bits existiert. Basierend auf dem Entscheidungsergebnis durch den Fehler-Entscheidungs-Block 580 kann der Paket-Längen-Detektor 350 der 6 eine Länge der empfangenen Bits erfassen.
  • Wie vorstehend beschrieben ist, arbeitet, in der Fehler-Erfassungs-Vorrichtung in der 7, die Anfangs-Wert-Steuereinheit 550 entsprechend einer Länge der Paket-Daten. Wenn erste 13 Bits der empfangenen Bits, gesendet von dem Sender aus, vollständig empfangen sind, werden die Schalter SW1~SW3 zu deren unteren Anschlussstellen umgeschaltet, so dass die Schalter SW1 und SW2 mit dem vorab eingestellten Eingangs-Bit "0" versorgt werden. Danach werden 8 Fehler-Erfassungs-Bits (oder redundante-Bits) durch Verschieben von Register-Werten, soviel Male wie die Zahl 8, der Fehler-Erfassungs-Bits erzeugt. Der Fehler-Erfassungs-Block 580 vergleicht Fehler-Erfassungs-Bits (angehängt durch den Sender), umfasst in den empfangenen Bits, mit neu erzeugten Fehler-Erfassungs-Bits. Der Fehler-Erfassungs-Block 580 entscheidet, dass kein Fehler in den empfangenen Bits existiert, falls die Fehler-Erfassungs-Bits, umfasst in den empfangenen Bits, identisch zu den neu erzeugten Fehler-Erfassungs-Bits sind. Allerdings entscheidet, falls die Fehler-Erfassungs-Bits, umfasst in den empfangenen Bits, nicht identisch zu den neu erzeugten Fehler-Erfassungs-Bits sind, der Fehler-Erfasssungs-Block 580, dass ein Fehler in den empfangenden Bits existiert. Obwohl die Anfangs-Wert-Steuereinheit 550 und der Fehler-Erfassungs-Block 580 separat in dieser Ausführungs form aufgebaut sind, können die Elemente mit einer einzelnen Steuereinheit realisiert werden.
  • Tabelle 2 stellt simultane Ergebnisse, erhalten durch Senden jedes der Steuer-Informations-Frames mit einer Schlitz-Länge von 1 (2), 2 (4), 4 (255) und 4 (0), 10.000-mal in einem rauschfreien Zustand, dar. Hierbei stellen die Zahlen in den Klammern Anfangs-Werte des CRC-Generators in einer dezimalen Angabe dar. Bei der Simulation wird der Register-Anfangs-Wert auf N1 = 2, für ein Steuer-Informations-Frame mit einer 1-Schlitz-Länge, gesetzt. Der Register-Anfangs-Wert wird auf N2 = 4 für ein Steuer-Informations-Frame mit einer 2-Schlitz-Länge gesetzt. Der Register-Anfangs-Wert wird auf N3 = 255 für ein Steuer-Informations-Frame mit einer 4-Schlitz-Länge, entsprechend zu Paket-Daten mit einer 4-Schlitz-Länge, gesetzt. Der Register-Anfangs-Wert wird auf N4 = 0 für ein Steuer-Informations-Frame mit einer 4-Schlitz-Länge, entsprechend zu Paket-Daten mit einer 8-Schlitz-Länge, gesetzt. Die Ergebniswerte, erhalten durch die Computersimulation, umfassen eine erfolgreiche Erfassungswahrscheinlichkeit Pd, eine falsche Wahrscheinlichkeit Pfa, eine Fehl-Wahrscheinlichkeit Pm und eine Fehler-Wahrscheinlichkeit Pe, die Summe der falschen Wahrscheinlichkeit Pfa und der Fehl-Wahrscheinlichkeit Pm. Es ist anzumerken, dass in Tabelle 2 die Fehler-Wahrscheinlichkeit Pe beim Erfassen eines Steuer-Informations-Frame der 2 (4) Schlitze und 4 (255) Schlitze aufweist, extrem niedrig ist, wenn dies mit den entsprechenden Fehlern verglichen wird, wie in Tabelle 1 dargestellt sind.
  • Tabelle 2
    Figure 00290001
  • Wie vorstehend beschrieben ist, stellt das mobile Kommunikationssystem zum Senden von Paket-Daten unterschiedliche CRC-Generator-Register-Anfangs-Werte nicht nur in Steuer-Informations-Frames mit derselben Länge ein, sondern auch in Steuer-Informations-Frames mit unterschiedlichen Längen, beim Senden und Empfangen von Signalen auf dem Paket-Daten-Steuer-Kanal, was es möglich macht, ein Problem zu lösen, dass ein Fehler während eines Empfangs eines Steuer-Informations-Frames durch BSD erzeugt wird.
  • Während die Erfindung unter Bezugnahme auf eine bestimmte, bevorzugte Ausführungsform davon dargestellt und beschrieben worden ist, wird für Fachleute auf dem betreffenden Fachgebiet ersichtlich werden, dass verschiedene Änderungen in der Form und in Details vorgenommen werden können, ohne den Schutzumfang der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, zu verlassen. Zum Beispiel ist die vorliegende Erfindung unter Bezugnahme auf einen Fall beschrieben worden, bei dem der Paket-Daten-Steuer-Kanal-Sender der 1 eine 2-Schlitz-Steuer-Informations-Sequenz zum Steuern von 2-Schlitz-Paket-Daten unter einer Codierrate R = 1/4 vor einem Senden codiert, und ein anderer Fall, bei dem der Paket-Daten-Steuer-Kanal-Sender eine 4-Schlitz- Steuer-Informations-Sequenz zum Steuern von 4-Schlitz-Paket-Daten unter einer Codierrate R = 1/4 codiert und eine Symbol-Wiederholung der codierten Steuer-Informations-Sequenz vor einem Senden durchführt. Allerdings kann die vorliegende Erfindung auch bei einem Paket-Daten-Kanal-Sender ebenso wie bei dem Paket-Daten-Steuer-Kanal-Sender angewandt werden. Das bedeutet, dass die vorliegende Erfindung bei einem Kommunikationssystem angewandt werden kann, das erste Informationen mit einer ersten Länge unter einer vorbestimmten Codierrate vor einem Senden codiert oder zweite Informationen mit einer zweiten Länge, die F-mal (wobei F ein Vielfaches von 2 ist) der ersten Länge ist, unter der vorbestimmten Codierrate vor einem F-maligen wiederholten Senden codiert.

Claims (17)

  1. Vorrichtung zum Erzeugen einer Fehler-Erfassungs-Informations-Sequenz zum Bestimmen einer Länge einer gesendeten Daten-Sequenz, wobei die Vorrichtung angepasst ist, um in einem Kommunikationssystem betrieben zu werden, das unter mindestens zwei Daten-Sequenzen mit unterschiedlichen Längen über einen Datenkanal senden kann und über einen Daten-Steuer-Kanal einer Steuer-Daten-Sequenz mit derselben Länge wie die Daten-Sequenzen senden kann, wobei die Steuer-Daten-Sequenz eine Steuer-Informations-Sequenz, die Informationen in Bezug auf jede Daten-Sequenz anzeigt, und eine Fehler-Erfassungs-Informations-Sequenz zum Erfassen eines Fehlers der Steuer-Informations-Sequenz umfasst, wobei die Vorrichtung aufweist: eine Vielzahl von kaskadierten Registern (211–218), wobei die Zahl der Register äquivalent zu der Zahl von Bits in der Fehler-Erfassungs-Informations-Sequenz ist; eine Vielzahl von Addierern (221–224), bestimmt durch ein vorbestimmtes Generator-Polynom, wobei die Addierer zwischen den Registern positioniert sind, wobei jeder der Addierer eine Bit-Sequenz, empfangen über einen Eingangs-Pfad, zu einer Feedback-Bit-Sequenz addiert und das Additionsergebnis über einen Ausgangspfad ausgibt; einen Operator (225 und SW1–SW3), der, während eines Empfangs der Steuer-Informations-Sequenz, die Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Steuer-Informations- Sequenz zu Ausgangs-Bits eines End-Registers unter den Registern erzeugt und die erzeugte Feedback-Bit-Sequenz den Addierern zuführt, und, nach Abschluss eines Empfangs der Steuer-Informations-Sequenz, sequenziell ein voreingestelltes Eingangs-Bit zu Ausgangs-Bits des End-Registers addiert, und das Additionsergebnis als die Fehler-Erfassungs-Informations-Sequenz ausgibt; und eine Anfangswert-Steuereinheit (400), um die Register mit einem ausgewählten einen der zwei Anfangswerte, separat bestimmt für die zwei Daten-Sequenzen, zu versorgen.
  2. Vorrichtung nach Anspruch 1, wobei der Operator aufweist: einen ersten Schalter zum selektiven Ausgeben der Steuer-Informations-Sequenz und des vorab eingestellten Eingangs-Bits; einen Ausgangs-Addierer zum Addieren eines Ausgangs des ersten Schalters zu Ausgangs-Bits des End-Registers; einen zweiten Schalter zum selektiven Zuführen eines Ausgangs des Ausgangs-Addierers und des vorab eingestellten Eingangs-Bits als die Feedback-Bit-Sequenz zu den Addierern; und einen dritten Schalter zum selektiven Ausgeben der Steuer-Informations-Sequenz und der Fehler-Erfassungs-Informations-Bit-Sequenz von dem Ausgangs-Addierer.
  3. Vorrichtung nach Anspruch 2, wobei der erste Schalter die Steuer-Informations-Sequenz während eines Empfangs der Steuer-Informations-Sequenz ausgibt und das vorab eingestellte Eingangs-Bit nach Abschluss eines Empfangs der Steuer-Informations-Sequenz ausgibt.
  4. Vorrichtung nach Anspruch 3, wobei der zweite Schalter einen Ausgang des Ausgangs-Addierers zu den Addierern während eines Empfangs der Steuer-Informations-Sequenz zuführt und das vorab eingestellte Eingangs-Bit zu den Addierern nach Abschluss eines Empfangs der Steuer-Informations-Sequenz zuführt.
  5. Vorrichtung nach Anspruch 4, wobei der dritte Schalter die Steuer-Informations-Sequenz während eines Empfangs der Steuer-Informations-Sequenz ausgibt und die Fehler-Erfassungs-Informations-Sequenz nach Abschluss eines Empfangs der Steuer-Informations-Sequenz ausgibt.
  6. Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die zwei Daten-Sequenzen unterschiedliche Zeitschlitzlängen haben.
  7. Vorrichtung nach Anspruch 6, wobei eine Daten-Sequenz unter den zwei Daten-Sequenzen zweimal länger in der Zeitschlitzlänge als die andere Daten-Sequenz ist.
  8. Vorrichtung zum Prüfen eines Fehlers einer empfangenen Steuer-Daten-Sequenz, um eine Länge von Daten-Sequenzen, gesendet über einen Datenkanal, zu erfassen, wobei die Vorrichtung so angepasst ist, um in einem Kommunikationssystem betrieben zu werden, das einen Sender, der mindestens zwei Daten-Sequenzen mit unterschiedlichen Längen über den Datenkanal senden kann und über einen Daten-Steuer-Kanal eine Steuer-Daten-Sequenz mit derselben Länge wie die Daten-Sequenzen senden kann, wobei die Steuer-Daten-Sequenz eine Steuer-Informations-Sequenz, die Informationen in Bezug auf jede Daten-Sequenz anzeigt, und eine Fehler-Erfassungs-Informations-Sequenz zum Erfassen eines Fehlers in der Steuer-Informations-Sequenz, besitzt, und einen Empfänger, der Daten-Sequenzen, gesendet über den Datenkanal von dem Sender, und eine Steuer-Daten-Sequenz, gesendet über den Daten-Steuer-Kanal von dem Sender, empfängt, umfasst, wobei die Vorrichtung aufweist: eine Vielzahl von kaskadierten Registern (561–568), wobei die Zahl der Register äquivalent zu der Zahl von Bits in der Fehler-Erfassungs-Informations-Sequenz ist; eine Vielzahl von Addierern (571–574), bestimmt durch ein vorbestimmtes Generator-Polynom, wobei die Addierer zwischen den Registern positioniert sind, wobei jeder der Addierer eine Bit-Sequenz, empfangen über einen Eingangs-Pfad, zu einer Feedback-Bit-Sequenz addiert und das Additionsergebnis über einen Ausgangspfad ausgibt; einen Operator (575 und SW1–SW3), der, während eines Empfangs der Steuer-Informations-Sequenz, die Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Steuer-Informations-Sequenz zu Ausgangs-Bits eines End-Registers unter den Registern erzeugt und die erzeugte Feedback-Bit-Sequenz zu den Addierern zuführt, und, nach Abschluss eines Empfangs der Steuer-Informations-Sequenz, sequenziell ein vorab eingestelltes Eingangs-Bit zu Ausgangs-Bits des End-Registers addiert und das Additionsergebnis als eine empfangene Fehler-Erfassungs-Informations-Sequenz ausgibt; eine Anfangswert-Steuereinheit (550) zum Versorgen der Register mit einem ausgewählten einen von zwei Anfangswerten, separat bestimmt für die zwei Daten-Sequenzen; und einen Fehler-Entscheidungs-Block (580) zum Vergleichen der empfangenen Fehler-Erfassungs-Informations-Bit-Sequenz mit einer Fehler-Erfassungs-Informations-Bit-Sequenz entsprechend zu dem ausgewählten Anfangswert, um so ein Vorhandensein eines Fehlers zu bestimmen.
  9. Vorrichtung nach Anspruch 8, wobei der Operator aufweist: einen ersten Schalter zum selektiven Ausgeben der Steuer-Informations-Sequenz und des vorab eingestellten Eingangs-Bits; einen Ausgangs-Addierer zum Addieren eines Ausgangs des ersten Schalters zu Ausgangs-Bits des End-Registers; einen zweiten Schalter zum selektiven Versorgen der Addierer mit einem Ausgang des Ausgangs-Addierers und des voreingestellten Eingangs-Bits als die Feedback-Bit-Sequenz; und einen dritten Schalter zum selektiven Ausgeben der empfangenen Steuer-Informations-Sequenz und der empfangenen Fehler-Erfassungs-Informations-Bit-Sequenz von dem Ausgangs-Addierer.
  10. Vorrichtung nach Anspruch 8 oder 9, wobei eine Daten-Sequenz unter den zwei Daten-Sequenzen zweimal länger in der Zeitschlitzlänge als eine andere Daten-Sequenz ist.
  11. Vorrichtung nach einem der Ansprüche 8 bis 10, wobei das vorab eingestellte Eingangs-Bit einen Wert von "0" besitzt.
  12. Verfahren zum Erzeugen einer Fehler-Erfassungs-Informations-Sequenz zum Bestimmen, ob mindestens zwei Daten-Sequenzen in unterschiedlichen Längen gesendet sind, in einem Kommunikationssystem, das mindestens zwei Daten-Sequenzen mit unterschiedlichen Längen über einen Datenkanal senden kann, und über einen Daten-Steuer-Kanal eine Steuer-Daten-Sequenz mit derselben Länge wie die Daten-Sequenzen senden kann, wobei die Steuer-Daten-Sequenz eine Steuer-Informations-Sequenz, die Informationen in Bezug auf jede Daten-Sequenz anzeigt, und eine Fehler-Erfassungs-Informations-Sequenz zum Erfassen eines Fehlers der Steuer-Informations-Sequenz umfasst, wobei das Verfahren die Schritte aufweist: Vorsehen einer Vielzahl von kaskadierten Registern, wobei die Zahl der Register äquivalent zu der Zahl von Bits in der Fehler-Erfassungs-Informations-Bit-Sequenz ist, und einer Vielzahl von Addierern, bestimmt durch ein vorbestimmtes Generator-Polynom, wobei die Addierer zwischen den Registern positioniert sind, wobei jeder der Addierer eine Bit-Sequenz, empfangen über einen Eingangspfad, zu einer Feedback-Bit-Sequenz addiert und das Additionsergebnis über einen Ausgangspfad ausgibt; Versorgen der Register mit einem ausgewählten einen von zwei Anfangswerten, separat bestimmt für die zwei Daten-Sequenzen; während eines Empfangs der Steuer-Informations-Sequenz, Erzeugen der Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Steuer-Informations-Sequenz, um Bits eines End-Registers unter den Registern auszugeben und die erzeugte Feedback-Bit-Sequenz zu den Addierern zuzuführen; nach Abschluss eines Empfangs der Steuer-Informations-Sequenz, sequenzielles Addieren eines voreingestellten Eingangs-Bits zu Ausgangs-Bits des End-Registers und Ausgeben des Additionsergebnisses als die Fehler-Erfassungs-Informations-Bit-Sequenz.
  13. Verfahren nach Anspruch 12, wobei eine Daten-Sequenz unter den zwei Daten-Sequenzen zweimal länger in der Zeitschlitzlänge als eine andere Daten-Sequenz ist.
  14. Verfahren nach Anspruch 12 oder 13, wobei das voreingestellte Eingangs-Bit einen Wert von "0" besitzt.
  15. Verfahren zum Prüfen eines Fehlers einer empfangenen Steuer-Daten-Sequenz, um eine Länge von Daten-Sequenzen, gesendet über einen Datenkanal, in einem Kommunikationssystem zu erfassen, das einen Sender, der mindestens zwei Daten-Sequenzen mit unterschiedlichen Längen über den Datenkanal senden kann und über einen Daten-Steuer-Kanal eine Steuer-Daten-Sequenz mit derselben Länge wie die Daten-Sequenzen senden kann, wobei die Steuer-Daten-Sequenz eine Steuer-Informations-Sequenz, die eine Datenrate und ein Sendeformat jeder Daten-Sequenz und eine Fehler-Erfassungs-Informations-Sequenz zum Erfassen eines Fehlers in der Steuer-Informations-Sequenz anzeigt, besitzt, und einen Empfänger, der Daten-Sequenzen, gesendet über den Datenkanal von dem Sender, und eine Steuer-Daten-Sequenz, gesendet über den Daten-Steuer-Kanal von dem Sender umfasst, wobei das Verfahren die Schritte aufweist: Vorsehen einer Vielzahl von kaskadierten Registern, wobei die Zahl der Register äquivalent zu der Zahl von Bits in der Fehler-Erfassungs-Informations-Sequenz ist, und einer Vielzahl von Addierern, bestimmt durch ein vorbestimmtes Generator-Polynom, wobei die Addierer zwischen den Registern positioniert sind, wobei jeder der Addierer eine Bit-Sequenz, empfangen über einen Eingangspfad, zu einer Feedback-Bit-Sequenz addiert und das Ergebnis über einen Ausgangspfad ausgibt; Versorgen der Register mit einem ausgewählten einen der zwei Anfangswerte, separat bestimmt für die zwei Daten-Sequenzen; während eines Empfangs der Steuer-Informations-Sequenz, die in die empfangenen Steuer-Daten-Sequenz einbezogen ist, Erzeugen der Feedback-Bit-Sequenz durch sequenzielles Addieren von Bits der Steuer-Informations-Sequenz zu Ausgangs-Bits eines End-Registers unter den Registern, und Zuführen der erzeugten Feedback-Bit-Sequenz zu den Addierern; nach Abschluss eines Empfangs der Steuer-Informations-Sequenz, sequenzielles Addieren eines vorab eingestellten Eingangs-Bits zu Ausgangs-Bits des End-Registers, und Ausgeben des Additions-Ergebnisses als eine empfangene Fehler-Erfassungs-Informations-Sequenz; und Vergleichen der empfangenen Fehler-Erfassungs-Informations-Sequenz mit einer Fehler-Erfassungs-Informations-Sequenz entsprechend zu dem ausgewählten Anfangswert, um so die Existenz eines Fehlers zu bestimmen.
  16. Verfahren nach Anspruch 15, wobei eine Daten-Sequenz unter den zwei Daten-Sequenzen zweimal länger in der Zeitschlitzlänge als eine andere Daten-Sequenz ist.
  17. Verfahren nach Anspruch 15 oder 16, wobei das voreingestellte Eingangs-Bit einen Wert von "0" besitzt.
DE60202119T 2001-10-29 2002-10-29 Anordnung und Verfahren zur Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem Expired - Lifetime DE60202119T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0066904A KR100433908B1 (ko) 2001-10-29 2001-10-29 통신시스템의 오류 검출 정보 송수신 장치 및 방법
KR2001066904 2001-10-29

Publications (2)

Publication Number Publication Date
DE60202119D1 DE60202119D1 (de) 2005-01-05
DE60202119T2 true DE60202119T2 (de) 2005-12-01

Family

ID=36129259

Family Applications (4)

Application Number Title Priority Date Filing Date
DE20216690U Expired - Lifetime DE20216690U1 (de) 2001-10-29 2002-10-29 Einrichtung zum Senden/Empfangen von Fehlerfeststellungsinformation in einem Kommunikationssystem
DE60202119T Expired - Lifetime DE60202119T2 (de) 2001-10-29 2002-10-29 Anordnung und Verfahren zur Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem
DE60215394T Expired - Lifetime DE60215394T2 (de) 2001-10-29 2002-10-29 Anordnung und Verfahren zum Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem
DE60209579T Expired - Lifetime DE60209579T2 (de) 2001-10-29 2002-10-29 Vorrichtung und Verfahren zum Übertragen/Empfangen von Fehlererkennungsinformation in einem Kommunikationssystem

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE20216690U Expired - Lifetime DE20216690U1 (de) 2001-10-29 2002-10-29 Einrichtung zum Senden/Empfangen von Fehlerfeststellungsinformation in einem Kommunikationssystem

Family Applications After (2)

Application Number Title Priority Date Filing Date
DE60215394T Expired - Lifetime DE60215394T2 (de) 2001-10-29 2002-10-29 Anordnung und Verfahren zum Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem
DE60209579T Expired - Lifetime DE60209579T2 (de) 2001-10-29 2002-10-29 Vorrichtung und Verfahren zum Übertragen/Empfangen von Fehlererkennungsinformation in einem Kommunikationssystem

Country Status (13)

Country Link
US (3) US7093181B2 (de)
EP (3) EP1306996B1 (de)
JP (3) JP3934608B2 (de)
KR (1) KR100433908B1 (de)
CN (3) CN100512084C (de)
AU (2) AU2002353562B2 (de)
BR (3) BRPI0206228B1 (de)
CA (2) CA2433013C (de)
DE (4) DE20216690U1 (de)
FR (1) FR2831736B1 (de)
GB (1) GB2382507B (de)
RU (3) RU2258314C2 (de)
WO (1) WO2003039056A1 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100433908B1 (ko) * 2001-10-29 2004-06-04 삼성전자주식회사 통신시스템의 오류 검출 정보 송수신 장치 및 방법
KR100830448B1 (ko) * 2001-11-08 2008-05-20 엘지전자 주식회사 통신 시스템에서 패킷 데이터 제어 정보의 전송 방법과전송 체인
JP4726494B2 (ja) * 2002-12-04 2011-07-20 インターデイジタル テクノロジー コーポレーション チャネル品質表示の検出
TWI221966B (en) * 2003-08-28 2004-10-11 Sunplus Technology Co Ltd Device for encrypting/protecting program with protection bit codes
JP4446338B2 (ja) * 2004-03-22 2010-04-07 ソニー・エリクソン・モバイルコミュニケーションズ株式会社 再送要求方法、無線通信システム、および受信機
KR100606370B1 (ko) * 2004-11-30 2006-07-31 엘지노텔 주식회사 3지피피 시스템에서의 스케줄링 정보의 오류검출 방법
US7219292B2 (en) * 2005-04-14 2007-05-15 Industrial Technology Research Institute Cyclic redundancy check modification for length detection of message with convolutional protection
US8374161B2 (en) 2006-07-07 2013-02-12 Qualcomm Incorporated Method and apparatus for sending data and control information in a wireless communication system
US9143288B2 (en) 2006-07-24 2015-09-22 Qualcomm Incorporated Variable control channel for a wireless communication system
US8208495B2 (en) 2006-07-26 2012-06-26 Qualcomm Incorporated Data transmission with supplemental resources
EP1944896A1 (de) * 2007-01-09 2008-07-16 Matsushita Electric Industrial Co., Ltd. Konfiguration von Steuerkanälen in einem mobilen Kommunikationssystem
JP5507813B2 (ja) * 2007-02-16 2014-05-28 パナソニック株式会社 送信装置及び受信装置
US8352843B2 (en) 2007-03-16 2013-01-08 Qualcomm Incorporated Method and apparatus for coding a communication signal
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
EP2677776B1 (de) * 2007-08-10 2022-08-03 Fujitsu Limited Funkbasisstation und Mobilstation
KR101387534B1 (ko) * 2008-01-03 2014-04-21 엘지전자 주식회사 반복 채널 코딩을 위한 심볼 매핑 방법
CN101227260B (zh) 2008-01-30 2015-06-03 中兴通讯股份有限公司 下行导频时隙中物理混合重传指示信道信号发送方法
KR101388794B1 (ko) * 2008-03-03 2014-04-23 삼성전자주식회사 무선 방송 시스템에서 인-밴드 시그널링 정보 송수신 방법 및 장치
US8683296B2 (en) 2011-12-30 2014-03-25 Streamscale, Inc. Accelerated erasure coding system and method
US8914706B2 (en) 2011-12-30 2014-12-16 Streamscale, Inc. Using parity data for concurrent data authentication, correction, compression, and encryption
RU2595491C2 (ru) * 2013-09-09 2016-08-27 Борис Иванович Крыжановский Способ передачи информации, недоступной для третьих лиц
KR20150084560A (ko) * 2014-01-14 2015-07-22 에스케이하이닉스 주식회사 인코딩 장치, 디코딩 장치 및 그 동작 방법
EP3166246B1 (de) * 2015-11-06 2018-06-20 Fts Computertechnik Gmbh Verfahren zum nachweisen und handhaben von fehlern bei der kommunikation in einem rechnernetzwerk
US10686469B2 (en) * 2017-05-15 2020-06-16 Qualcomm Incorporated Payload size ambiguity and false alarm rate reduction for polar codes
CN109474381B (zh) * 2017-09-08 2020-08-07 华为技术有限公司 一种时隙格式指示方法、设备及系统
EP3565186B1 (de) * 2018-05-02 2021-06-30 TTTech Computertechnik AG Vorrichtung und netzwerk zur zuverlässigen kommunikation in einem netzwerk
RU2745418C1 (ru) * 2020-09-04 2021-03-25 Федеральное государственное бюджетное образовательное учреждение высшего образования. "Юго-Западный государственный университет" (ЮЗГУ) Способ обнаружения ошибок при передаче информационных пакетов
RU2763290C1 (ru) * 2021-07-02 2021-12-28 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Способ определения корректности передачи информационных пакетов

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3402390A (en) * 1965-03-01 1968-09-17 Motorola Inc System for encoding and decoding information which provides correction of random double bit and triple bit errors
US4972436A (en) * 1988-10-14 1990-11-20 Hayes Microcomputer Products, Inc. High performance sigma delta based analog modem front end
JPH03226019A (ja) 1990-01-30 1991-10-07 Toshiba Corp Ｃｒｃ演算装置
US5511073A (en) * 1990-06-25 1996-04-23 Qualcomm Incorporated Method and apparatus for the formatting of data for transmission
JP2655547B2 (ja) * 1991-03-13 1997-09-24 富士通株式会社 Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置
KR100220570B1 (ko) * 1995-03-16 1999-09-15 김영환 패킷교환기의 에러검출장치
SG71709A1 (en) * 1996-05-08 2000-04-18 Matsushita Electric Ind Co Ltd Multiplex transmission method and system and audio jitter absorbing method used therein
US5862160A (en) * 1996-12-31 1999-01-19 Ericsson, Inc. Secondary channel for communication networks
CA2262894C (en) * 1997-06-19 2004-08-03 Kabushiki Kaisha Toshiba Information data multiplexing transmission system, multiplexer and demultiplexer used therefor, and error correcting encoder and decoder
KR100222408B1 (ko) * 1997-08-02 1999-10-01 윤종용 디지털 이동통신시스템에서의 정보 전송량 증가를 위한송신기 및 방법
JPH11127138A (ja) * 1997-10-24 1999-05-11 Sony Corp 誤り訂正符号化方法及びその装置並びにデータ伝送方法
JPH11136138A (ja) 1997-10-30 1999-05-21 Oki Electric Ind Co Ltd 冗長符号生成装置、誤り検出符号化装置、誤り検出装置、冗長符号生成方法および誤り検出方法ならびに情報記録媒体
JP3381794B2 (ja) 1998-02-14 2003-03-04 サムスン エレクトロニクス カンパニー リミテッド 専用制御チャネルを備える移動通信システムのデータ通信装置及び方法
JP3639455B2 (ja) * 1999-04-07 2005-04-20 富士重工業株式会社 多重通信装置
US6374383B1 (en) * 1999-06-07 2002-04-16 Maxtor Corporation Determining error locations using error correction codes
US6405340B1 (en) * 1999-07-02 2002-06-11 Ericsson Inc. Flexible method of error protection in communications systems
US6983414B1 (en) * 2001-03-30 2006-01-03 Cisco Technology, Inc. Error insertion circuit for SONET forward error correction
US6804220B2 (en) * 2001-05-07 2004-10-12 Qualcomm Incorporated Method and apparatus for generating control information for packet data
US7298718B2 (en) * 2001-05-07 2007-11-20 Qualcomm Incorporated Channel allocations in a communications system
US6987778B2 (en) * 2001-05-22 2006-01-17 Qualcomm Incorporated Enhanced channel interleaving for optimized data throughput
KR100433908B1 (ko) * 2001-10-29 2004-06-04 삼성전자주식회사 통신시스템의 오류 검출 정보 송수신 장치 및 방법

Also Published As

Publication number Publication date
RU2005104232A (ru) 2006-07-27
JP2005507607A (ja) 2005-03-17
RU2004113955A (ru) 2005-10-27
KR100433908B1 (ko) 2004-06-04
JP2005110319A (ja) 2005-04-21
JP2005110320A (ja) 2005-04-21
BRPI0206228B1 (pt) 2016-08-09
DE60215394T2 (de) 2007-02-01
AU2002353562A1 (en) 2003-05-12
GB2382507B (en) 2004-04-21
AU2004200264A1 (en) 2004-02-19
BRPI0215824B1 (pt) 2016-07-05
EP1418696A1 (de) 2004-05-12
BR0206228A (pt) 2004-12-28
CA2451619A1 (en) 2003-05-08
CN1625092A (zh) 2005-06-08
CN1491503A (zh) 2004-04-21
RU2258314C2 (ru) 2005-08-10
BR0216013A (pt) 2004-12-28
GB2382507A (en) 2003-05-28
CA2433013A1 (en) 2003-05-08
GB0224686D0 (en) 2002-12-04
JP4046732B2 (ja) 2008-02-13
JP3934608B2 (ja) 2007-06-20
AU2004200264B2 (en) 2005-07-14
EP1306996A2 (de) 2003-05-02
US7093181B2 (en) 2006-08-15
CA2451619C (en) 2009-09-15
US20050066252A1 (en) 2005-03-24
WO2003039056A1 (en) 2003-05-08
US7155661B2 (en) 2006-12-26
FR2831736B1 (fr) 2004-03-19
EP1306996A3 (de) 2003-05-14
DE60209579T2 (de) 2006-08-10
BRPI0216013B1 (pt) 2016-06-28
RU2341025C2 (ru) 2008-12-10
CN1516383A (zh) 2004-07-28
BR0215824A (pt) 2004-12-28
EP1306996B1 (de) 2004-12-01
FR2831736A1 (fr) 2003-05-02
AU2004200264B8 (en) 2005-08-11
CN1306743C (zh) 2007-03-21
DE60202119D1 (de) 2005-01-05
RU2375821C2 (ru) 2009-12-10
CA2433013C (en) 2008-12-23
EP1496637B1 (de) 2006-10-11
US20030093748A1 (en) 2003-05-15
DE60215394D1 (de) 2006-11-23
DE60209579D1 (de) 2006-04-27
JP3902628B2 (ja) 2007-04-11
AU2002353562B2 (en) 2004-07-29
DE20216690U1 (de) 2003-04-03
EP1496637A1 (de) 2005-01-12
US20040133840A1 (en) 2004-07-08
CN100505604C (zh) 2009-06-24
EP1418696B1 (de) 2006-03-01
CN100512084C (zh) 2009-07-08
US7275198B2 (en) 2007-09-25
KR20030035044A (ko) 2003-05-09

Similar Documents

Publication Publication Date Title
DE60202119T2 (de) Anordnung und Verfahren zur Senden/Empfangen von Fehlererkennungsinformationen in einem Kommunikationssystem
DE60203766T2 (de) Vorrichtung und Verfahren zur Fehlerkorrektur für Transportformatindikatoren (TFI) in einem W-CDMA Kommunikationssystem
DE69634770T2 (de) Verfahren und Gerät zur Fehlerverarbeitung für digitale Kommunikationen
DE69925173T2 (de) Kanalkodierungs-Verfahren und -Vorrichtung und Datenübertragungsvorrichtung in einem CDMA Nachrichtenübertragungssystem
DE69923898T2 (de) Vorrichtung und Verfahren zum Austauschen von Rahmen-Nachrichten unterschiedlicher Längen in einem CDMA-Kommunikationssystem
DE60221929T2 (de) Vorrichtung und Verfahren für Codegenerierung in einem Kommunikationssystem
DE60033327T2 (de) Gerät und Verfahren zur Kanalzuteilung für einen gemeinsamen Paketkanal in einem mobilen WCDMA Kommunikationssystem
DE60118254T2 (de) Verfahren zur Zuteilung eines gemeinsamen Paketkanals in einem CDMA-Kommunikationskanals
DE69434945T2 (de) Schnelle Leistungsregelung der Abwärtsrichtung in einem Kodemultiplexvielfachzugriffssystem
DE69928088T2 (de) Gerät und verfahren zur leistungssteuerung zur steuerung der zurückverbindung eines gemeinsamen kanals in einem cdma kommunikationssystem
DE10248446B4 (de) Sende/Empfangsvorrichtung und Verfahren für eine Paketwiederholungsübertragung in einem mobilen Kommunikationssystem
DE60037843T2 (de) Verschachtelungsverfahren, Sender und Sendesignal
DE60314030T2 (de) Verfahren und Vorrichtung zur Kodierung und Dekodierung von Kanalqualitätsindikator Information in einem Kommunikationssystem mit Hochgeschwindigkeits-Abwärtsrichtung-Paket-Zugriff
DE69835447T2 (de) Verfahren und vorrichtung zur effizienten wiederübertragung mittels symbolakkumulation
DE69735360T3 (de) Verfahren, system, sender und empfänger zur übertragung von daten
DE60112206T2 (de) ARQ aAutomatische Ssendewiederholung für Turbo codierte Daten
DE60035291T2 (de) Verfahren und vorrichtung zur nachrichtenübertragung mit mehrkanal stop-und-warten arq
DE60017351T2 (de) Verfahren zum identifizieren von an einen benutzer addresierten informationen i einem kommunikationssystem und kommunicationssystem
DE10229006B4 (de) Vorrichtung und Verfahren für das Übertragen von TFCI-Bits für eine Betriebsart mit fester Aufteilung in einem mobilen CDMA Kommunikationssystem
DE10129777A1 (de) Verfahren und Vorrichtung zur Datenübertragung gemäß einem ARQ-Verfahren
DE29924886U1 (de) Kanalcodiervorrichtung
EP1461888B1 (de) Verfahren und vorrichtung zur datenübertragung, wobei ein bitratenanpassungsmuster zwischen sender und empfänger signalisiert wird
DE69836097T2 (de) Verfahren und vorrichtung für sende-diversity durch umschaltbare antennen
DE60320209T2 (de) Vorrichtung und Verfahren zur Datenübertragung und zum Datenempfang in einem mobilen Kommunikationssystem mittels punktierten Raum-Zeit-Trellis-Kodes
WO2004107653A1 (de) Verfahren und testgerät zum ermitteln einer fehlerrate

Legal Events

Date Code Title Description
8364 No opposition during term of opposition