JPH11136138A - 冗長符号生成装置、誤り検出符号化装置、誤り検出装置、冗長符号生成方法および誤り検出方法ならびに情報記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 データの誤りを確実に検出する。 【解決手段】 分離回路104 でデータブロックの分離は
正しく行なわれ、出力先を誤って第１のデータ列41のデ
ータブロックが第２のデータ列の誤り検出回路105Bに出
力されると、まず誤り検出回路105BのCRC 冗長ビット計
算回路110 で冗長ビットが計算される。誤り検出回路10
5Bおよび誤り検出回路105AにおけるCRC 冗長ビット計算
回路110 は同じ構成であり、誤り検出回路105BのCRC 冗
長ビット計算回路110 で求められる冗長ビットは送信側
10A と同じように「01100101」となって、この値は誤り
検出回路105Bのシフト回路111A2 でビットシフトする際
に２ビットシフトされるのでシフトされた「10010101」
は比較回路112 へ与えられる。送信側10A で第１のデー
タ列41のデータブロックに付加されている冗長ビットは
「11001010」であるので比較結果は不一致と判定され、
このデータブロックは誤りと判定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの誤りを検
出するための冗長符号生成装置、誤り検出符号化装置、
誤り検出装置、冗長符号生成方法および誤り検出方法な
らびに情報記録媒体に関し、たとえば、伝送符号誤りが
起こり得る伝送路を使用して複数のデータ系列を多重お
よび多重分離して通信する通信システムに適用して、伝
送データの誤りを検出するための冗長符号生成装置、誤
り検出符号化装置、誤り検出装置、冗長符号生成方法お
よび誤り検出方法ならびに情報記録媒体に関するもので
ある。

【０００２】

【従来の技術】伝送誤りが起こり得る通信路で信頼性の
高いデジタルデータ伝送を行なうためには、伝送誤りを
補償するための伝送誤り制御を行なう必要がある。この
伝送誤り制御とは、送信側で予めデータに誤り制御用の
冗長ビットを付加し、受信側では付加されている冗長ビ
ットを利用して伝送路で生じた符号誤りを訂正したり、
誤りを検出しARQ （Automatic Repeat request）を行な
うことによって、受信データの信頼性を高める技術であ
る。符号誤り検出の技術としてCRC がある。これは、巡
回冗長検査（Cyclic Redundancy check ）である。CRC
とは、巡回符号と呼ばれる符号を誤り制御用の冗長ビッ
トとして用いて検出を行なう方式である。

【０００３】

【発明が解決しようとする課題】図２は、符号誤り検出
の方法を説明するための図である。送信側では、先ず、
送信データ列21が適当な大きさのデータブロック22に分
割される。各ブロックには、ブロックを識別するための
番号およびブロックの区切り目を示すフラグなどを示す
ヘッダ23が付加される。次にヘッダとデータとを合わせ
た情報ビット24に対してCRC の冗長ビット25を計算し、
ブロックに付加して送信する。冗長ビット25は、情報ビ
ットを係数とする（ブロック長１）次元の多項式を巡回
符号の構造を決定する生成多項式で割った余りの多項式
の係数列として求められる。

【０００４】受信側では、受信系列（伝送ビットストリ
ーム26）からヘッダを検出することによって各ブロック
を切り出す。ここで、ブロック長が固定の場合やブロッ
クの先頭を示すポインタを利用する場合などのように、
ヘッダ27を検出しなくてもブロックを切り出すことがで
きる場合は、ヘッダ27を省略した構成も可能である。切
り出されたブロックから冗長ビット28を除いた情報ビッ
ト29を取り出し、冗長ビットを計算する。冗長ビット
は、情報ビットに対して一意に定まるので、データブロ
ックに誤りが重畳されると、受信側で計算した冗長ビッ
ト30と送信側で計算した冗長ビット28が異なる。したが
って、受信側で計算した冗長ビット30とデータブロック
の後ろに付いている送信側で計算した冗長ビット28とを
比較し、同じ場合は誤りなし、異なっている場合は誤り
ありと判定することができる。

【０００５】文献：「ITU-T:"MULTIPLEXING PROTOCOL F
OR LOW BITRATE MULTIMEDIA COMMUNICATION",Recommend
ation H.223 」では、複数のデータ系列におけるデータ
列を多重して送信する方式で、多重するデータ列ごとに
冗長ビットを付加して誤りを検出し、ARQ を行なうこと
によって誤り制御を行なっている。

【０００６】図３は、前述の文献の方式によるデータ多
重・多重分離装置の構成を示す図である。本装置は、送
信側10のデータ多重装置と、受信側20のデータ多重分離
装置とに別れており、送信側10では並列に入力される複
数のデータ列を一つの系列に多重化して伝送し、受信側
20では受信したデータ列を複数のデータ列に分離する。

【０００７】また、送信側10で入力される複数のデータ
列ごとに冗長ビットを付加した後に多重化伝送し、受信
側20で受信データを複数のデータ列に分離した後に送信
側10で付加された冗長ビットを用いて誤り検出する機能
を有している。送信側10のデータ多重化装置は、多重伝
送するデータ列の数だけの誤り検出符号化回路102A〜10
2Nとデータ多重化回路103 とから構成されている。受信
側20のデータ多重分離装置は、データ多重分離回路104
と、多重伝送されるデータ系列の数だけの誤り検出回路
105A〜105Nとから構成されている。

【０００８】誤り検出符号化回路102A〜102Nは、それぞ
れ送信データに対して冗長ビットの計算を行なう冗長ビ
ット計算回路108 と、送信データまたは冗長ビットを選
択するスイッチ回路109 とから構成され、送信データに
冗長ビットを付加する機能を有している。また、誤り検
出回路105A〜105Nは、それぞれ受信データを冗長ビット
計算回路108 または比較回路112 に選択して与えるスイ
ッチ回路109 と、受信データの情報ビットから冗長ビッ
トを求める冗長ビット計算回路108 と、求めた冗長ビッ
トと受信データに付加されている冗長ビットとを比較す
る比較回路112とから構成され、受信データの情報ビッ
トから冗長ビットを計算し、受信データに付加されてい
る冗長ビットと比較することによって受信データの誤り
を検出する機能を有している。

【０００９】送信側10の冗長ビット計算回路108 と、受
信側20の冗長ビット計算回路108 とは同じ回路構成であ
る。冗長ビット計算回路108 は、レジスタと加算回路と
から構成することができる。レジスタの数は、出力する
冗長ビットのビット数に相当する。つまり、８ビットの
冗長ビットを計算する冗長ビット計算回路は、８個のレ
ジスタを持ち、16ビットの冗長ビットを計算する冗長ビ
ット計算回路は16個のレジスタを持っている。また、レ
ジスタの内容は、冗長ビットの計算を開始する前に０に
初期化する。

【００１０】入力端子101a〜101nからはそれぞれデータ
ブロック単位でデータが入力されており、入力されたデ
ータはそれぞれ対応する誤り検出符号化回路102A〜102N
に入力される。誤り検出符号化回路102A〜102Nの中のス
イッチ回路109 は、はじめ入力端子側に接続されてお
り、入力データである情報ビットがそのまま出力され
る。情報ビットは、CRC 冗長ビット計算回路108 へも入
力されており、冗長ビットが計算される。データブロッ
クの冗長ビットの計算が終わり情報ビットが全て出力さ
れると、スイッチ回路109 を冗長ビット計算回路108 側
に接続し冗長ビットを出力する。冗長ビットの出力が終
わると、再びスイッチ回路109 を入力端子側に接続し、
次のデータブロックの情報ビットの出力を開始する。そ
れと同時に冗長ビット計算回路108 は、レジスタをリセ
ットした後、次のデータブロックの冗長ビットの計算を
始める。

【００１１】データ多重化回路103 では、複数の誤り検
出符号化回路102A〜102Nの出力を一つの系列に多重化し
て伝送する。多重化するときは、受信側でデータ系列を
分離するために必要な多重化情報も多重化する。多重化
情報は、多重化フレームと呼ばれる多重化されたデータ
系列のデータブロックごとに付けられ、多重化フレーム
の区切りを示すためのフラグと複数のデータ系列のデー
タブロックを多重化するときの多重化パターンを示す多
重化コードなどが記述されている。

【００１２】データ多重分離回路104 では、受信したデ
ータ系列に含まれている多重化情報を元に多重化フレー
ムを複数のデータ系列のデータブロックに分離し、それ
ぞれ対応する誤り検出回路105A〜105Nに入力する。誤り
検出回路105A〜105Nの中のスイッチ回路109 は、初め出
力端子106a〜106n側に接続されており、データブロック
の中の情報ビットが出力される。それと同時に冗長ビッ
ト計算回路108 で、受信したデータブロックの情報ビッ
トから冗長ビットを計算する。データブロックの情報ビ
ットが終わり、冗長ビットが入力されると、スイッチ回
路109 を比較回路112 側に接続し、送信側で付加された
冗長ビットを比較回路112 に入力すると共に受信側20の
冗長ビット計算回路108 で計算した冗長ビットと比較す
る。送信側10で付加された冗長ビットと受信側20で計算
した冗長ビットの比較結果が異なっている場合にデータ
ブロックの中のデータに誤りがあったと判断し、誤り信
号出力端子107a〜107nから誤り検出信号を出力する。比
較結果が等しい場合は、誤りがなかったと判断して何も
出力しない。

【００１３】しかしながら、前述の文献で示しているIT
U-T 勧告H.223 のように複数のデータ系列のデータに冗
長ビットを付加した後、これらを多重・分離する場合
に、以下のような問題があった。

【００１４】送信側10で第１のデータ列と、第２のデー
タ列とを多重化して伝送する場合に、送信側10では、第
１のデータ列のデータブロックと、第２のデータ列のデ
ータブロックのそれぞれに対して別々に冗長ビットを計
算し、計算した冗長ビットを付加した後にデータ多重化
回路103 に入力される。データ多重化回路103 では、第
１のデータ列のデータブロックと第２のデータ列のデー
タブロックを多重化情報と共に多重化し送信する。ここ
では、多重化パターンの最も簡単な例として、一つの多
重化フレームに一つのデータブロックだけが多重化され
る場合を説明する。

【００１５】図４(a) は、第１のデータ列41または第２
のデータ列42だけを多重化フレームに多重化する多重化
コードをそれぞれMC1,MC2 としたときの、多重後のデー
タ系列を示している。受信側20（図３参照）では、受信
したデータに多重されている多重化情報を読み取り、多
重化コードがMC1 である多重化フレームのデータを第１
のデータ列41、多重化コードがMC2 である多重化フレー
ムのデータを第２のデータ列42のデータブロックとして
分離することができる。

【００１６】次に、図４(b) を用いて多重化コードに誤
りが生じた場合を説明する。多重化パターンが誤った場
合、受信側20では送信側10（図３参照）で第１のデータ
列41のデータブロックと、第２のデータ列42のデータブ
ロックを多重化したときの多重化パターンと異なるパタ
ーンで多重化フレームのデータを分離することとなり、
正しく分離することができない。その結果、第１のデー
タ列41および第２のデータ列42に対する誤り検出回路10
5 （図３参照）には、第１のデータ列41のデータと第２
のデータ列42のデータが混ざったデータがデータブロッ
クとして入力される。この場合は、渡されたデータブロ
ックの冗長ビットと受信側20（図３参照）で計算する冗
長ビットは明らかに異なる値になって誤りが検出され
る。

【００１７】ところが、図４(c) は多重化パターンが誤
った場合を示しており、一つ目の多重化フレームの多重
化コードMC1 をMC2 に誤ったり、二つ目の多重化フレー
ムの多重化コードMC2 をMC1 に誤った場合は、第１のデ
ータ列41のデータである一つ目の多重化フレームのデー
タを第２のデータ列に対する誤り検出回路105B（図３参
照）へ出力したり、第２のデータ列42のデータである二
つ目の多重化フレームのデータを第１のデータ列に対す
る誤り検出回路105A（図３参照）へ出力してしまうこと
が発生する。

【００１８】ここで、第１のデータ列41と第２のデータ
列42で同じCRC を用いていると、異なるデータ系列のデ
ータを受信しているにも拘わらず、データブロックに付
加されている冗長ビットと受信側20（図３参照）で計算
する冗長ビットが等しくなるので誤りを検出することが
できない。このように、データ多重分離回路104 （図３
参照）でデータブロックの分離は正しく行なわれたとし
ても、多重化情報の誤りによってデータブロックの出力
先を誤ってしまった場合、その誤りを検出することがで
きないという問題があった。

【００１９】本発明はこのような従来技術の欠点を解消
し、たとえば、複数のデータ列を多重化し多重分離する
システムなどにおいて、データ自体の誤りを検出するの
みならず、多重分離して得られるデータ列の分配が正確
に行なわれている否かなどのような、その到着先の整合
性をも簡単な構成で検出することができる冗長符号生成
装置、誤り検出符号化装置、誤り検出装置、冗長符号生
成方法および誤り検出方法ならびに情報記録媒体を提供
することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、上述の課題を
解決するために、複数のデータ系列の内、入力されるデ
ータ系列のデータに対し付加する冗長符号であって、デ
ータの誤りを検出するための冗長符号を生成する冗長符
号生成装置において、この装置は、データに基づいて冗
長符号を生成する生成手段を含み、入力されるデータ系
列に応じた値であって、他のデータ系列とは異なる値を
用いて冗長符号を生成し、出力することを特徴とする。

【００２１】この場合、生成手段は、データに基づいて
第１の冗長符号を生成し、この装置はさらに、第１の冗
長符号を、データ系列ごとの異なる値にてビットシフト
させる処理を行なって、処理結果を第２の冗長符号とし
て出力する第１のビットシフト手段を含むとよい。

【００２２】この場合、この装置は、第２の冗長符号に
データ系列ごとの異なる値を加算する演算処理を行なっ
て、処理結果を第３の冗長符号として出力する第１の加
算手段と、第１の加算手段に値を設定する第１の設定手
段とを含むとよい。

【００２３】また、この装置は、入力されるデータ系列
に応じて、他のデータ系列とは異なる初期値を生成手段
に設定する初期値設定手段を含み、生成手段は、生成す
る冗長符号を記憶するレジスタを含み、初期値設定手段
にてレジスタに設定される初期値に基づいて第４の冗長
符号を生成して出力するとよい。

【００２４】この場合、この装置は、第４の冗長符号
を、データ系列ごとの異なる値にてビットシフトさせる
処理を行なって、処理結果を第５の冗長符号として出力
する第２のビットシフト手段を含むとよい。

【００２５】この場合さらに、この装置は、第５の冗長
符号に、データ系列ごとの異なる値を加算する演算処理
を行なって、処理結果を第６の冗長符号として出力する
第２の加算手段と、第２の加算手段に値を設定する第２
の設定手段とを含むとよい。

【００２６】また、この装置は、第４の冗長符号に、デ
ータ系列ごとの異なる値を加算する演算処理を行なっ
て、処理結果を第７の冗長符号として出力する第３の加
算手段と、第３の加算手段に値を設定する第３の設定手
段とを含むとよい。

【００２７】この場合、この装置は、第７の冗長符号
を、データ系列ごとの異なる値にてビットシフトさせる
処理を行なって、処理結果を第８の冗長符号として出力
する第３のビットシフト手段を含むとよい。

【００２８】また、生成手段は、データに基づいて第１
の冗長符号を生成し、この装置はさらに、第１の冗長符
号に、データ系列ごとの異なる値を加算する演算処理を
行なって、処理結果を第９の冗長符号として出力する第
４の加算手段と、第４の加算手段に値を設定する第４の
設定手段とを含むとよい。

【００２９】この場合、この装置は、第９の冗長符号
を、データ系列ごとの異なる値にてビットシフトさせる
処理を行なって、処理結果を第１０の冗長符号として出
力する第４のビットシフト手段を含むとよい。

【００３０】また、上述の冗長符号生成装置を含む誤り
検出符号化装置は、冗長符号生成装置に与えられる入力
データに冗長符号生成装置から出力される冗長符号を付
加して出力する出力手段を有することを特徴とし、この
誤り検出符号化装置を複数含む送信装置は、複数の誤り
検出符号化装置からそれぞれ出力される出力データと冗
長符号データとをそれぞれ多重化するとともに、多重化
の多重化パターンを表す多重化情報を多重化して、多重
フレームを形成し出力する多重化手段を含むことを特徴
とする。

【００３１】また、本発明は、上述の課題を解決するた
めに、複数のデータ系列の内、入力されるデータ系列の
データに対し付加された冗長符号に基づいて、データの
整合性を判定する誤り検出装置において、この検出装置
は、データに基づいて冗長符号を生成する生成手段と、
第１の生成手段にて生成された冗長符号をデータ系列ご
との異なる値にてビットシフトさせる処理を行なって、
処理結果を冗長符号として出力する第１のビットシフト
手段と、データに付加された冗長符号と、第１のビット
シフト手段から出力される冗長符号とを比較し、比較結
果に応じてデータの内容または到着先の整合性を示す判
定結果を出力する判定手段を含むことを特徴とする。

【００３２】また、本発明は、上述の課題を解決するた
めに、複数のデータ系列の内、入力されるデータ系列の
データに対し付加された冗長符号に基づいて、データの
整合性を判定する誤り検出装置において、この検出装置
は、データに基づいて冗長符号を生成する生成手段と、
入力されるデータ系列に応じて、他のデータ系列とは異
なる初期値を生成手段に設定する初期値設定手段と、デ
ータに付加された冗長符号と、第２の生成手段にて生成
された冗長符号とを比較し、比較結果に応じてデータの
内容または到着先の整合性を示す判定結果を出力する判
定手段を含み、生成手段は、生成する冗長符号を記憶す
るレジスタを含み、初期値設定手段にてレジスタに設定
される初期値に基づいて冗長符号を生成することを特徴
とする。

【００３３】また、本発明は、上述の課題を解決するた
めに、複数のデータ系列の内、入力されるデータ系列の
データに対し付加された冗長符号に基づいて、データの
整合性を判定する誤り検出装置において、この検出装置
は、データに基づいて冗長符号を生成する生成手段と、
生成手段にて生成された冗長符号に、データ系列ごとの
異なる値を加算する第４の加算手段と、第４の加算手段
に値を設定する第４の設定手段とを含み、判定手段は、
データに付加された冗長符号と、第４の加算手段から出
力される冗長符号とを比較し、比較結果に応じた判定結
果を出力することを特徴とする。

【００３４】また、上述の誤り検出装置を複数含み、各
データ系列の各データを多重化した多重フレームを受信
する受信装置は、多重フレームの多重化パターンを表わ
す多重化情報に基づいて多重フレームを分離して、デー
タとこのデータに付加された冗長符号とを各データ系列
に対応する誤り検出装置に与える分離手段を含み、各誤
り検出装置は、それぞれデータ系列に応じた判定結果を
出力することを特徴とする。

【００３５】また、本発明は、上述の課題を解決するた
めに、複数のデータ系列の内、入力されるデータ系列の
データに対し付加する冗長符号であって、データの誤り
を検出するための冗長符号を生成する冗長符号生成方法
において、この方法は、データに基づいて第１の冗長符
号を生成する生成工程と、第１の冗長符号をデータ系列
に応じた値によって演算処理し、処理結果を第２の冗長
符号として出力する演算工程とを含むことを特徴とす
る。

【００３６】この場合、演算工程は、第１の冗長符号
を、データ系列ごとの異なる値にてビットシフトさせる
演算処理を行なって、処理結果を第２の冗長符号として
出力するとよい。

【００３７】また、演算工程は、第１の冗長ビットに、
データ系列ごとの異なる値を加算する演算処理を行なっ
て、処理結果を第２の冗長符号として出力するとよい。

【００３８】また、本発明は、上述の課題を解決するた
めに、複数のデータ系列の内、入力されるデータ系列の
データに対し付加する冗長符号であって、データの誤り
を検出するための冗長符号を生成する冗長符号生成方法
において、この方法は、データに基づいて冗長符号を生
成する生成工程と、生成工程にて生成された冗長符号を
出力する出力工程とを含み、生成工程は、データ系列に
応じて異なる初期値を初期値とする演算処理により冗長
符号を生成することを特徴とする。

【００３９】また、上述の冗長符号生成方法において、
この方法は、それぞれ複数のデータ系列に応じた複数の
データを入力して、生成工程にてデータ系列に応じて冗
長ビットを生成し、出力する冗長符号をそれぞれのデー
タ系列のデータに付加し、冗長符号が付加された各デー
タ系列のデータを多重化して送信する送信工程を含むと
よい。

【００４０】

【発明の実施の形態】次に本発明の好適な実施例を図面
を用いて説明する。本実施例では、CRC 冗長ビット計算
回路の後段にシフト回路を設け、データブロックに冗長
ビットを付加する前に冗長ビットをシフトし、多重化す
るデータ列ごとにシフト量を変えることによって、たと
えば映像や音声、さらにはコードデータなどのデータ系
列ごとの冗長ビットを識別するように構成する。このよ
うな構成により、たとえばデータ多重分離回路等にて発
生されるデータブロックの出力先の誤りも検出すること
ができる。

【００４１】図１を参照すると、CRC 冗長ビット計算回
路の後段にシフト回路を設けた場合のデータ多重化／分
離装置の構成図が第１の実施例として示されている。こ
の図において、データ多重化／分離装置の構成は、前述
の図３の構成とほぼ同じ構成でよく、同じ構成部分には
同じ符号を付与しており、送受信両側にある冗長ビット
計算回路108A1,108A2 が従来と異なる新しい構成であ
る。

【００４２】本実施例における冗長ビット計算回路108A
の構成図を図５に示すと、CRC 冗長ビット計算回路110
は、従来と同様の入力データに対するCRC によって誤り
検出符号化または誤り検出のための冗長ビットを求める
CRC 冗長ビット計算回路である。シフト回路111 は、CR
C 冗長ビット計算回路110 で得られた冗長ビットを所定
ビット数シフトさせて出力するシフト回路である。この
シフト回路111 は、具体的には、入力される冗長ビット
を予め決められたビット数だけシフトし、シフトによっ
てはみ出されたビットは、反対側へ挿入（巡回）するビ
ットシフト処理を行なう。たとえば、「01001001」を左
へ３ビットシフトさせると「01001010」となって、この
ようにしてシフトした値を出力する。

【００４３】図１において、冗長ビット計算回路108A1
、108A2 では、CRC 冗長ビット計算回路110 で計算し
た冗長ビットをデータブロックに付加する前に、シフト
回路111A1 、111A2 で、それぞれのデータ系列ごとに対
応する予め決められた量だけビットシフトしてからデー
タブロックへ付加する。このビットシフト量は、たとえ
ば、データ系列の番号などによって決めておくことで、
CRC 冗長ビット計算回路111 を変えることなく、冗長ビ
ットをデータ系列ごとに識別することが可能になる。た
とえば、一例として、第１のデータ列に対しては、１ビ
ットシフトを割り当て、第２のデータ列には、２ビット
シフトを割り当てることができる。

【００４４】第１のデータ列41と第２のデータ列42とを
多重化し、伝送する場合を例にして説明する。ここで、
シフト回路111A1 、111A2 のビットシフト量をデータ列
の番号とする。すなわち、第１のデータ列のデータブロ
ックの冗長ビットに対しては、１ビットシフトを行な
い、第２のデータ列のデータブロックの冗長ビットに対
しては、２ビットシフトを行うこととする。

【００４５】送信側10A で第１のデータ列41のデータブ
ロックの情報ビットが誤り検出符号化回路102AのCRC 冗
長ビット計算回路110 に入力されると冗長ビットを求
め、たとえば、「01100101」が出力されたとする。この
冗長ビットは、第１のデータ列41に付加される前にシフ
ト回路111A1 に入力され、データ列番号分のビット数だ
けシフトされる。この場合は、１ビットシフトされるの
で、「11001010」となり、この冗長ビットがスイッチ回
路109 による選択によって第１のデータ列41のデータブ
ロックに付加され、データ多重化回路103 に与えられ
る。その後、データ多重化回路103で第２のデータ列42
およびその冗長ビットからなるデータブロックと多重化
され伝送される。

【００４６】受信側20A で誤りなく多重データが受信さ
れ、データ多重分離回路104 で正しくデータブロックの
分離がされ出力された場合、受信側20A の誤り検出回路
105Aの冗長ビット計算回路108A1 でも送信側10A と同様
にCRC 冗長ビット計算回路110 で冗長ビットが「011001
01」と求められた後にシフト回路111A1 で１ビットシフ
トされ、「11001010」が出力され比較回路112 へ与えら
れる。この冗長ビットは、受信したデータブロックに付
加されている送信側10A で求めた冗長ビットと等しいた
め、比較回路112 では誤り無しとして判定される。

【００４７】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行われたが、出力先を誤って第１
のデータ列41のデータブロックを第２のデータ列の誤り
検出回路105Bに出力した場合を説明する。先ず、誤り検
出回路105BのCRC 冗長ビット計算回路110 で冗長ビット
が計算される。誤り検出回路105BのCRC 冗長ビット計算
回路110 と、誤り検出回路105AのCRC 冗長ビット計算回
路110 であるので、誤り検出回路105BのCRC 冗長ビット
計算回路110 で求められる冗長ビットは、送信側10A と
同じように「01100101」となる。

【００４８】次に、誤り検出回路105Bのシフト回路111A
2 でビットシフトされるが、第２のデータ列の誤り検出
回路105Bであるので、ここでは２ビットシフトされ、
「10010101」となり比較回路112 へ与えられる。送信側
10A でデータブロックに付加されている冗長ビットは、
「11001010」であるので比較結果は、不一致と判定さ
れ、このデータブロックは誤りと判定される。このよう
にして、本実施例では、データ多重分離回路104 におい
て、データブロックの出力先だけを誤った場合において
も正しく誤りを判定することができる。

【００４９】以上のように、CRC 冗長ビット計算回路11
0 の後段にシフト回路111A1 、111A2 を設け、データ多
重化伝送するデータ列ごとに冗長ビットを異なるビット
シフト量だけシフトさせることによって、冗長ビットを
データ列ごとに識別し、多重化情報の誤りによってデー
タ多重分離回路でデータブロックの分離は正しく行われ
たとしても、出力先を誤った場合においても誤りを検出
することができる。ビットシフト量によって冗長ビット
を識別しているため、ビットシフトしない場合を含め
て、識別できるデータ列数は冗長ビット数と等しくな
る。

【００５０】図５の冗長ビット計算回路108Aによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対してCRC 符号やBCH
符号などを用いて演算を行ない冗長ビットを生成し、さ
らに所定量ビットシフトして出力する冗長ビット生成プ
ログラムをコンピュータに与えることで、コンピュータ
に冗長ビットを生成させることができる。この冗長ビッ
ト生成プログラムはコンピュータの主記憶装置や補助記
憶装置に記憶され、具体的な記録媒体としては、たとえ
ば、ROM やフラッシュメモリや不揮発性RAM や磁気ディ
スク装置や光ディスク装置やICメモリカードや磁気テー
プ装置などが有利に適用される。

【００５１】次に、CRC 冗長ビット計算回路110 の中の
レジスタの初期値をデータ列ごとに予め決められた異な
る値とすることによってデータ列ごとの冗長ビットを識
別するように構成する例を説明する。このように構成す
ることによって、多重分離回路でのデータブロックの出
力先の誤りも検出することができる。

【００５２】本実施例のデータ多重化／分離装置の構成
は、図１に示した送信側10A および受信側20A の冗長ビ
ット計算回路108A1 、108A2 に代えて、図６に示す構成
の冗長ビット計算回路108Bを有する。図６を参照する
と、初期値設定回路502 を有する冗長ビット計算回路10
8Bを示す第２の実施例が示されている。この図におい
て、CRC 冗長ビット計算回路110 の初期値設定回路502
は、CRC 冗長ビット計算回路110 の中のレジスタの初期
値を設定する回路である。

【００５３】前述までのCRC 冗長ビット計算回路110 に
おいては、内部のレジスタの初期値を全て０として冗長
ビットの計算を行なうものであるが、本実施例の冗長ビ
ット計算回路108Bでは、CRC 冗長ビット計算回路110 内
のレジスタ110aの初期値を予め決められたデータ列ごと
に異なる値に設定することによって、冗長ビットをデー
タ列ごとに識別することができるようにする。初期値設
定回路502 で設定するCRC 冗長ビット計算回路110 内の
レジスタ110aの初期値は、たとえば、データ列の番号を
２進数で表した値とすることができる。たとえば、第１
のデータ列には、初期値として１（たとえば、「000000
01」）を割り当て、第２のデータ列には、初期値として
２（たとえば、「00000010」）を割り当てることができ
る。

【００５４】第１のデータ列と第２のデータ列とを多重
化して伝送する場合を例として図１および図６を参照し
て動作を説明する。ここで、初期値設定回路502 で設定
する初期値は、データ列の番号を２進数で表した値とす
る。すなわち、第１のデータ列および第２のデータ列の
CRC 冗長ビット計算回路110 内のレジスタ110aは、初期
値設定回路502 によってそれぞれ「00000001」、「0000
0010」に設定される。

【００５５】送信側10A では、第１のデータ列に対する
冗長ビットを計算する前に、誤り検出符号化回路102A内
のCRC 冗長ビット計算回路110 内のレジスタ110aの値が
初期値設定回路502 からの制御に基づき「00000001」に
設定される。ついで第１のデータ列がCRC 冗長ビット計
算回路110 に入力され、冗長ビットが計算される。この
結果、「01100101」が出力されるとする。

【００５６】この冗長ビットがデータブロックに付加さ
れた後にデータ多重化回路103 で他のデータ列のデータ
ブロックと多重化された後伝送される。受信側20A で誤
り検出回路105AのCRC 冗長ビット計算回路110 も送信側
10A と同様に、冗長ビットを計算する前に初期値設定回
路502 によってレジスタ110aの初期値が設定される。受
信側20A で誤り無く多重データが受信され、多重分離回
路104 で正しくデータブロックの分離が行われ出力され
た場合、このデータブロックは第１のデータ列の誤り検
出回路105Aに入力されるので、レジスタ110aの初期値は
送信側10A と同様に「00000001」に設定され、誤り検出
回路105AのCRC 冗長ビット計算回路110は、送信側10A
と同じ「01100101」を出力し比較回路112 へ与える。こ
の冗長ビット「01100101」は、受信したデータブロック
に付加されている送信側10A で求めた冗長ビットと等し
いため、比較回路112 では誤り無しと判定される。

【００５７】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行われたが、出力先を誤って第１
のデータ列のデータブロックを第２のデータ列の誤り検
出回路105Bに出力した場合を説明すると、まず、冗長ビ
ットを計算する前に第２のデータ列の誤り検出回路105B
のCRC 冗長ビット計算回路110 内のレジスタ110aの初期
値が初期値設定回路502 によって設定される。今の条件
の場合、データブロックは、第２のデータ列の誤り検出
回路105Bに入力されているので、設定される初期値は
「00000010」である。

【００５８】誤り検出回路105BのCRC 冗長ビット計算回
路110 は、レジスタ110aの初期値が一定である場合は、
入力される情報ビットに対して冗長ビットが一意に定ま
るが、同じ情報ビットを入力した場合でもレジスタ110a
の初期値が異なれば全く異なる値が出力される。したが
って、この例の場合は、送信側10A の誤り検出符号化回
路102Aと受信側20A の誤り検出回路105BとのCRC 冗長ビ
ット計算回路110 内のレジスタ110aの初期値が異なるの
で、入力される情報ビットは同じであるが、受信側20A
の誤り検出回路105BのCRC 冗長ビット計算回路110 から
出力される冗長ビットは、受信データブロックに付加さ
れている送信側10A で計算された冗長ビット「0110010
1」とは異なる値となる。このように比較回路112 にお
ける比較結果は不一致となり、受信したデータブロック
は誤りと判定される。

【００５９】このようにCRC 冗長ビット計算回路110 内
のレジスタ110aの初期値をデータ列ごとに異なる値に設
定することによって、冗長ビットをデータ列ごとに識別
し、多重化情報の誤りによってデータ多重分離回路104
でデータブロックの分離が正しく行われ、出力先を誤っ
た場合においても誤りを検出することができる。また、
CRC 冗長ビット計算回路110 は、レジスタ110aが出力す
る冗長ビットの数だけ備えることができ、それぞれが
０、１の２つの値を取ることができるので初期状態は２
の冗長ビット数乗通り存在する。したがって、２の冗長
ビット数乗のデータ列の冗長ビットを識別することがで
きるようになる。

【００６０】図６の冗長ビット計算回路108Bによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットを生成するために使
用するレジスタ110aに所定初期値を設定した後、CRC 符
号やBCH 符号などを用いて演算を行い冗長ビットを生成
し出力する冗長ビット生成プログラムを作成することで
コンピュータで生成することができる。この冗長ビット
生成プログラムはコンピュータの主記憶装置や補助記憶
装置に記憶され、具体的な記録媒体としては、前述のも
のを使用することができる。

【００６１】次の実施例は、CRC 冗長ビット計算回路11
0 の後段に加算回路を設け、データブロックに冗長ビッ
トを付加する前に冗長ビットに多重化するデータ列ごと
に異なる値を加算することによってデータ列ごとの冗長
ビットを識別するように構成する。このように構成する
ことによって、データ多重分離回路でのデータブロック
の出力先の誤りも検出することができるようになる。

【００６２】本実施例のデータ多重化／分離装置の構成
は、図１に示した送信側10A および受信側20A の冗長ビ
ット計算回路108A1 、108A2 に代えて、図７に示す構成
の冗長ビット計算回路108Cを有する。図７を参照する
と、加算回路602 および加算値設定回路603 を有する冗
長ビット計算回路108Cを示す第３の実施例が示されてい
る。この図において、CRC 冗長ビット計算回路110 は、
前述と同様であるが、加算回路602 は、CRC 冗長ビット
計算回路110 で求めた冗長ビットに対して加算値設定回
路603 から与えられる加算値をビット加算して出力する
回路である。

【００６３】本実施例の冗長ビット計算回路108Cでは、
CRC 冗長ビット計算回路110 で求めた冗長ビットをデー
タブロックに付加する前に加算回路602 で加算値設定回
路603 で設定された値をビット加算してからデータブロ
ックへ付加する。加算値設定回路603 で設定する加算値
は、たとえば、データ列の番号などに対応して決めてお
くことで、データ列ごとに冗長ビットを識別することが
できる。

【００６４】第１のデータ列と第２のデータ列を多重化
し伝送する場合を例にして、図１および図７を参照しな
がら説明する。ここで、先ず、加算値設定回路603 の設
定値はデータ列の番号として説明する。すなわち、第１
のデータ列および第２のデータ列に対する加算値は、そ
れぞれ「00000001」、「00000010」とする。

【００６５】送信側10A で第１のデータ列が誤り検出符
号化回路102AのCRC 冗長ビット計算回路110 に入力され
冗長ビットを計算し、「01100101」が出力されたとす
る。この冗長ビットは、データブロックに付加される前
に加算回路602 に与えられ、加算値設定回路603 で設定
された値「00000001」が加算され、「01100100」がデー
タブロックに付加される。その後、データ多重化回路10
3 で他のデータ列のデータブロックと多重化され伝送さ
れる。

【００６６】受信側20A で誤り無くデータが受信され、
データ多重分離回路104 で正しくデータブロックの分離
がされ出力された場合、受信側20A の冗長ビット計算回
路108Cでも送信側10A と同様にCRC 冗長ビット計算回路
110 で冗長ビットが「01100101」と計算された後に加算
回路602 で加算値設定回路603 で設定された値「000000
01」が加算され、「01100100」が出力され比較回路112
に与えられる。これは、受信したデータブロックに付加
されている送信側10A で求めた冗長ビット「01100100」
と等しいため、比較回路112 では誤り無しとして判定さ
れる。

【００６７】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行なわれたが、出力先を誤って第
１のデータ列のデータブロックを第２のデータ列の誤り
検出回路105Bに出力した場合について説明する。まず、
誤り検出回路105BのCRC 冗長ビット計算回路110 で冗長
ビットが計算される。このCRC 冗長ビット計算回路110
は、第１のデータ列の誤り検出回路105Aおよび第２のデ
ータ列の誤り検出回路105B共に同じ回路であるため、冗
長ビット計算結果は、送信側10A と同じ「01100101」と
なる。次に、加算回路602 でビット加算が行われるが、
第２のデータ列の誤り検出回路105Bであるので、加算値
設定回路603 で設定される加算値は「00000010」である
ので、その結果「01100111」が出力され、比較回路112
へ与えられる。受信データブロックに付加されている冗
長ビットは、「01100100」であるので比較結果は不一致
となり、このデータブロックは誤りと判定される。

【００６８】以上のように、本実施例の冗長ビット計算
回路108Cは、CRC 冗長ビット計算回路110 の後段に加算
回路602 を設け、冗長ビットにデータ列ごとに異なる値
をビット加算することによって冗長ビットをデータ列ご
とに識別し、多重化情報の誤りによってデータ多重分離
回路104 でデータブロックの分離が正しく行なわれて
も、出力先を誤った場合においても誤りを検出すること
ができる。加算回路602で冗長ビットに加算する値は、
冗長ビットと同じビット数の２進数であるので、加算で
きる値は２の冗長ビット数乗通り存在する。したがっ
て、２の冗長ビット数乗のデータ列の冗長ビットを識別
することができる。また、本実施例の冗長ビット計算回
路108Cは、従来のCRC 冗長ビット計算回路110 の後段に
簡単な回路を付加するだけで実現することができ、CRC
冗長ビット計算回路110 を変更することなく前述の効果
を得ることができる。

【００６９】図７の冗長ビット計算回路108Cによる冗長
ビットの生成をコンピュータプログラムで行うこともで
き、たとえば、入力データ列に対する誤り検出符号化ま
たは誤り検出のための冗長ビットをCRC 符号やBCH 符号
などを使用して生成し、この冗長ビットに所定加算値を
加算して出力する冗長ビット生成プログラムを作成する
ことでコンピュータを用いて生成することができる。こ
の冗長ビット生成プログラムはコンピュータの主記憶装
置や補助記憶装置に記憶され、具体的な記録媒体として
は、前述のものを使用することができる。

【００７０】次に、図８を参照すると、CRC 冗長ビット
計算回路の後段にシフト回路を備えさらに後段に加算回
路を備えた冗長ビット計算回路の第４の実施例が示され
ている。本実施例の冗長ビット計算回路108Dでは、CRC
冗長ビット計算回路110 で求められた冗長ビットがシフ
ト回路111 で所定ビット数だけビットシフトして出力さ
れ、さらに加算回路602 で、加算値設定回路603 から与
えられる所定加算値が加算されて出力される。シフト回
路111 では、たとえば、第１のデータ列に対しては、た
とえば、１ビットシフトさせ、第２のデータ列に対して
は、２ビットシフトさせる。また、加算値設定回路603
では、第１のデータに対しては、１を加算するように加
算回路602 に与え、第２のデータに対しては、２を加算
するように加算回路602 に与える。

【００７１】このように構成することで、ビットシフト
量と加算値との組み合わせで冗長ビットを生成すること
ができ、多くの種類の冗長ビットを生成することができ
るようになる。

【００７２】図１に示した冗長ビット計算回路108Aに代
えて図８に示す冗長ビット計算回路108Dを備える場合の
動作を説明する。まず、送信側10A で第１のデータ列41
のデータブロックの情報ビットが誤り検出符号化回路10
2AのCRC 冗長ビット計算回路110 に入力されると冗長ビ
ットを求め、たとえば、「01100101」が出力されたとす
る。この冗長ビットは、第１のデータ列41に付加される
前にシフト回路111A1に入力され、たとえば、１ビット
シフトさせ「11001010」となり、さらに加算回路602 で
例えば加算値１に対応する「00000001」を加算し、この
冗長ビット「11001011」がスイッチ回路109 による選択
によって第１のデータ列41のデータブロックに付加さ
れ、データ多重化回路103 に与えられる。その後データ
多重化回路103 で第２のデータ列42およびその冗長ビッ
トからなるデータブロックと多重化され伝送される。

【００７３】受信側20A で誤りなく多重データが受信さ
れ、データ多重分離回路104 で正しくデータブロックの
分離がされ出力された場合、受信側20A の誤り検出回路
105Aの冗長ビット計算回路108Dでも送信側10A と同様に
CRC 冗長ビット計算回路110で冗長ビットが「0110010
1」と求められた後にシフト回路111 で１ビットシフト
され、「11001010」が出力され、さらに加算回路602 で
加算値１に対応する「00000001」が加算され、冗長ビッ
ト「11001011」が出力され、比較回路112 へ与えられ
る。この冗長ビットは、受信したデータブロックに付加
されている送信側10A で求めた冗長ビットと等しいた
め、比較回路112 では誤り無しとして判定される。

【００７４】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行われたが、出力先を誤って第１
のデータ列41のデータブロックを第２のデータ列の誤り
検出回路105Bに出力した場合を説明する。先ず、誤り検
出回路105BのCRC 冗長ビット計算回路110 で冗長ビット
が計算される。誤り検出回路105BのCRC 冗長ビット計算
回路110 と、誤り検出回路105AのCRC 冗長ビット計算回
路110 とは同じであるので、誤り検出回路105BのCRC 冗
長ビット計算回路110 で求められる冗長ビットは、送信
側10A と同じように「01100101」となる。

【００７５】次に、誤り検出回路105Bのシフト回路111
でビットシフトされるが、第２のデータ列の誤り検出回
路105Bであるので、ここでは２ビットシフトされ「1001
0101」となり、加算回路602 では加算値「00000010」が
加算され、「10010111」となり比較回路112 へ与えられ
る。送信側10A でデータブロックに付加されている冗長
ビットは、「11001011」であるので比較結果は、不一致
と判定され、このデータブロックは誤りと判定される。
このようにして、本実施例では、データ多重分離回路10
4 においてデータブロックの出力先だけを誤った場合に
おいても正しく誤りを判定することができる。

【００７６】図８の冗長ビット計算回路108Dによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットをCRC 符号やBCH 符
号などを使用して生成し、この冗長ビットを所定ビット
数シフトさせた後、所定加算値を加算して出力する冗長
ビット生成プログラムを作成することでコンピュータを
用いて生成することができる。この冗長ビット生成プロ
グラムはコンピュータの主記憶装置や補助記憶装置に記
憶され、具体的な記録媒体としては、前述のものを使用
することができる。

【００７７】次に、図９には、CRC 冗長ビット計算回路
の後段に加算回路を備えさらに後段にシフト回路を備え
る冗長ビット計算回路の第５の実施例が示されている。
本実施例における冗長ビット計算回路108Eでは、CRC 冗
長ビット計算回路110 で求められた冗長ビットに対して
加算回路602 で、加算値設定回路603 から与えられる所
定加算値を加算して出力し、さらにシフト回路111 で所
定ビット数だけビットシフトさせて出力する。このよう
な構成により、ビットシフト量と加算値との組み合わせ
で冗長ビットを生成することができ、多くの種類の冗長
ビットを生成することができるようになる。

【００７８】次に、図１の冗長ビット計算回路108Aに代
えて図９に示す冗長ビット計算回路108Eを備える場合の
動作を説明する。まず、送信側10A で第１のデータ列が
誤り検出符号化回路102AのCRC 冗長ビット計算回路110
に入力され冗長ビットを計算し、「01100101」が出力さ
れたとする。この冗長ビットは、データブロックに付加
される前に加算回路602 に与えられ、加算値設定回路60
3 で設定された値「00000001」が加算され「01100110」
が得られ、さらにシフト回路111 で１ビットシフトさ
れ、「11001100」となり、データブロックに付加され
る。その後、データ多重化回路103 で他のデータ列のデ
ータブロックと多重化され伝送される。

【００７９】受信側20A で誤り無くデータが受信され、
データ多重分離回路104 で正しくデータブロックの分離
がされ出力された場合、受信側20A の冗長ビット計算回
路108Cでも送信側10A と同様にCRC 冗長ビット計算回路
110 で冗長ビットが「01100101」と計算された後に加算
回路602 で加算値設定回路603 で設定された値「000000
01」が加算され、「01100110」が出力され、さらにシフ
ト回路111 で１ビットシフトされ、「11001100」が比較
回路112 に与えられる。これは、受信したデータブロッ
クに付加されている送信側10A で求めた冗長ビット「11
001100」と等しいため、比較回路112 では誤り無しとし
て判定される。

【００８０】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行われたが、出力先を誤って第１
のデータ列のデータブロックを第２のデータ列の誤り検
出回路105Bに出力した場合について説明する。そこでま
ず、誤り検出回路105BのCRC冗長ビット計算回路110 で
冗長ビットが計算される。このCRC 冗長ビット計算回路
110 は、第１のデータ列の誤り検出回路105Aおよび第２
のデータ列の誤り検出回路105B共に同じ回路であるた
め、冗長ビット計算結果は、送信側10A と同じ「011001
01」となる。次に加算回路602 でビット加算が行われる
が、第２のデータ列の誤り検出回路105Bであるので、加
算値設定回路603 で設定される加算値２に対応する「00
000010」であるので、加算結果「01100111」が出力さ
れ、さらにシフト回路111 で２ビットシフトされ、「10
011101」が比較回路112 へ与えられる。データブロック
に付加されている冗長ビットは、「11001100」であるの
で比較結果は不一致となり、このデータブロックは誤り
と判定される。

【００８１】図９の冗長ビット計算回路108Eによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットをCRC 符号やBCH 符
号などを使用して生成し、この冗長ビットに対し所定加
算値を加算した後、所定ビット数シフトさせて出力する
冗長ビット生成プログラムを作成することでコンピュー
タを用いて生成することができる。この冗長ビット生成
プログラムはコンピュータの主記憶装置や補助記憶装置
に記憶され、具体的な記録媒体としては、前述のものを
使用することができる。

【００８２】次に、図10を参照すると、CRC 冗長ビット
計算回路の内部レジスタの初期値を設定すると共に後段
にシフト回路を備える冗長ビット計算回路の第６の実施
例が示されている。本実施例における冗長ビット計算回
路108Fでは、CRC 冗長ビット計算回路110 で冗長ビット
を計算する前に、レジスタ110aの値が初期値設定回路50
2 からの制御に基づきに設定される。ついで、データ列
がCRC 冗長ビット計算回路110 に入力され冗長ビットが
計算される。この冗長ビットは、シフト回路111 で所定
ビット数シフトさせて出力させる。このように構成する
ことで、初期値の設定とシフト量との組み合わせで冗長
ビットを生成することができ、多くの種類の冗長ビット
を生成することができるようになる。

【００８３】次に図１に示した冗長ビット計算回路108A
に代えて図10に示す冗長ビット計算回路108Fを備える場
合の動作を説明する。まず、送信側10A では、第１のデ
ータ列に対する冗長ビットを計算する前に、誤り検出符
号化回路102A内のCRC 冗長ビット計算回路110 内のレジ
スタ110aの値が初期値設定回路502 からの制御に基づき
初期値１に対応して「00000001」に設定される。つい
で、第１のデータ列がCRC 冗長ビット計算回路110 に入
力され冗長ビットが計算される。この結果、「0110010
1」が出力されるとする、そして、シフト回路111 で１
ビットシフトされ「11001010」がデータ多重化回路103
に与えられる。

【００８４】受信側20A で誤り検出回路105AのCRC 冗長
ビット計算回路110 も送信側10A と同様に、冗長ビット
を計算する前に初期値設定回路502 によってレジスタ11
0aの初期値が設定される。受信側20A で誤り無く多重デ
ータが受信され、多重分離回路104 で正しくデータブロ
ックの分離が行われ出力された場合、このデータブロッ
クは第１のデータ列の誤り検出回路105Aに入力されるの
で、レジスタ110aの初期値は送信側10A と同様に「0000
0001」に設定され、誤り検出回路105AのCRC 冗長ビット
計算回路110 は、送信側10A と同じ「01100101」を出力
し、さらにシフト回路111 に与えられ１ビットシフトさ
れ「11001010」が比較回路112 へ与えられる。この冗長
ビット「11001010」は、受信したデータブロックに付加
されている送信側10A で求めた冗長ビットと等しいた
め、比較回路112 では誤り無しと判定される。

【００８５】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行われたが、出力先を誤って第１
のデータ列のデータブロックを第２のデータ列の誤り検
出回路105Bに出力した場合を説明する。まず、冗長ビッ
トを計算する前に第２のデータ列の誤り検出回路105Bの
CRC 冗長ビット計算回路110 内のレジスタ110aの初期値
が初期値設定回路502 によって設定される。すなわち、
データブロックは、第２のデータ列の誤り検出回路105B
に入力されているので、設定される初期値は「0000001
0」である。

【００８６】誤り検出回路105BのCRC 冗長ビット計算回
路110 は、レジスタ110aの初期値が一定である場合は、
入力される情報ビットに対して冗長ビットが一意に定ま
るが、同じ情報ビットを入力した場合でもレジスタ110a
の初期値が異なれば全く異なる値を出力する。

【００８７】したがって、今の例の場合は、送信側10A
の誤り検出符号化回路102Aと受信側20A の誤り検出回路
105BとのCRC 冗長ビット計算回路110 内のレジスタ110a
の初期値が「00000001」と「00000010」とで異なるの
で、入力される情報ビットは同じであるが、受信側20A
の誤り検出回路105BのCRC 冗長ビット計算回路110 から
出力される冗長ビットは、受信データブロックに付加さ
れている送信側10A で計算された冗長ビット「1100101
0」とは異なる値となり、さらに、シフト回路111で２ビ
ットシフトされるので全く異なる冗長ビットを得ること
になり、比較回路112 に与えられる。このため比較回路
112 における比較結果は不一致となり、受信したデータ
ブロックは誤りと判定される。

【００８８】図10の冗長ビット計算回路108Fによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットをCRC 符号やBCH 符
号などを使用して生成するために使用するレジスタ110a
に所定初期値を設定した後、冗長ビットを生成し、この
冗長ビットを所定ビット数シフトさせて出力する冗長ビ
ット生成プログラムを作成することでコンピュータを用
いて生成することができる。この冗長ビット生成プログ
ラムはコンピュータの主記憶装置や補助記憶装置に記憶
され、具体的な記録媒体としては、前述のものを使用す
ることができる。

【００８９】次に、図11を参照すると、CRC 冗長ビット
計算回路の内部レジスタの初期値を設定するとともに、
その後段に加算回路を備える冗長ビット計算回路を示す
第７の実施例は示されている。本実施例における冗長ビ
ット計算回路108Gでは、CRC冗長ビット計算回路110 で
冗長ビットを計算する前に、レジスタ110aの値が初期値
設定回路502 からの制御に基づきに設定される。つい
で、データ列がCRC 冗長ビット計算回路110 に入力され
冗長ビットが計算される。さらに加算回路602 で、加算
値設定回路603 から与えられる所定加算値を加算して出
力する。このような構成により、初期値の設定と加算値
との組み合わせで冗長ビットを生成することができ、多
くの種類の冗長ビットを生成することができるようにな
る。

【００９０】次に図１に示した冗長ビット計算回路108A
に代えて図11に示す冗長ビット計算回路108Gを備える場
合の動作を説明する。まず、送信側10A では、第１のデ
ータ列に対する冗長ビットを計算する前に、誤り検出符
号化回路102A内のCRC 冗長ビット計算回路110 内のレジ
スタ110aの値が初期値設定回路502 からの制御に基づき
初期値１に対応して「00000001」に設定される。つい
で、第１のデータ列がCRC 冗長ビット計算回路110 に入
力され、冗長ビットが計算される。この結果「0110010
1」が出力されるとする、そして加算回路602 で「00000
001」が加算され「01100110」がデータ多重化回路103
に与えられる。

【００９１】受信側20A で誤り検出回路105AのCRC 冗長
ビット計算回路110 も送信側10A と同様に、冗長ビット
を計算する前に初期値設定回路502 によってレジスタ11
0aの初期値が設定される。受信側20A で誤り無く多重デ
ータが受信され、多重分離回路104 で正しくデータブロ
ックの分離が行われ出力された場合、このデータブロッ
クは第１のデータ列の誤り検出回路105Aに入力されるの
で、レジスタ110aの初期値は送信側10A と同様に「0000
0001」に設定され、誤り検出回路105AのCRC 冗長ビット
計算回路110 は、送信側10A と同じ「01100101」を出力
し、さらに加算回路602 に与えられ「00000001」が加算
され「01100110」が比較回路112 へ与えられる。この冗
長ビット「01100110」は、受信したデータブロックに付
加されている送信側10A で求めた冗長ビットと等しいた
め、比較回路112 では誤り無しと判定される。

【００９２】次に、データ多重分離回路104 でデータブ
ロックの分離が正しく行われ、出力先を誤って第１のデ
ータ列のデータブロックを第２のデータ列の誤り検出回
路105Bに出力した場合を説明する。まず、冗長ビットを
計算する前に第２のデータ列の誤り検出回路105BのCRC
冗長ビット計算回路110 内のレジスタ110aの初期値「00
000010」が初期値設定回路502 によって設定される。

【００９３】誤り検出回路105BのCRC 冗長ビット計算回
路110 は、レジスタ110aの初期値が一定である場合は、
入力される情報ビットに対して冗長ビットが一意に定ま
るが、同じ情報ビットを入力した場合でもレジスタ110a
の初期値が異なれば全く異なる系列を出力する。したが
って、今の例の場合は、送信側10A の誤り検出符号化回
路102Aと受信側20A の誤り検出回路105BとのCRC 冗長ビ
ット計算回路110 内のレジスタ110aの初期値が「000000
01」と「00000010」とで異なるので、入力される情報ビ
ットは同じであるが、受信側20A の誤り検出回路105Bの
CRC 冗長ビット計算回路110 から出力される冗長ビット
は、受信データブロックに付加されている送信側10A で
計算された冗長ビット「01100110」とは異なる値とな
り、さらに、加算回路602 で「00000010」が加算される
ので全く異なる冗長ビットを得ることになり比較回路11
2 に与えられる。このため比較回路112 における比較結
果は不一致となり、受信したデータブロックは誤りと判
定される。

【００９４】図11の冗長ビット計算回路108Gによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットをCRC 符号やBCH 符
号などを使用して生成するために使用するレジスタ110a
に所定初期値を設定した後、冗長ビットを生成し、この
冗長ビットに対して所定加算値を加算して出力する冗長
ビット生成プログラムを作成することでコンピュータを
用いて生成することができる。この冗長ビット生成プロ
グラムはコンピュータの主記憶装置や補助記憶装置に記
憶され、具体的な記録媒体としては、前述のものを使用
することができる。

【００９５】次に、図12を参照すると、CRC 冗長ビット
計算回路の内部レジスタの初期値を設定するとともに、
その後段にシフト回路を備え、そのさらに後段に加算回
路を備える冗長ビット計算回路を示す第８の実施例が示
されている。本実施例における冗長ビット計算回路108H
では、CRC 冗長ビット計算回路110 で冗長ビットを計算
する前に、レジスタ110aの値が初期値設定回路502 から
の制御に基づきに設定される。ついで、データ列がCRC
冗長ビット計算回路110 に入力され冗長ビットが計算さ
れる。さらにシフト回路111 で所定ビット数シフトさせ
て出力させ、さらに加算回路602 で加算値設定回路603
から与えられる所定加算値を加算して出力する。このよ
うな構成により、初期値の設定とビットシフト量と加算
値との組み合わせで冗長ビットを生成することができ、
さらに多くの種類の冗長ビットを生成することができる
ようになる。

【００９６】次に図１に示した冗長ビット計算回路108A
に代えて図12に示す冗長ビット計算回路108Hを備える場
合の動作を説明する。まず、送信側10A では、第１のデ
ータ列に対する冗長ビットを計算する前に、誤り検出符
号化回路102A内のCRC 冗長ビット計算回路110 内のレジ
スタ110aの値が初期値設定回路502 からの制御に基づき
初期値１に対応して「00000001」が設定される。つい
で、第１のデータ列がCRC 冗長ビット計算回路110 に入
力され冗長ビットが計算される。この結果「01100101」
が出力されるとする、そしてシフト回路111 で１ビット
シフトされ「11001010」が得られ、さらに加算回路602
で加算値「00000001」が加算され「11001011」が出力さ
れデータ多重化回路103 に与えられる。

【００９７】受信側20A で誤り検出回路105AのCRC 冗長
ビット計算回路110 も送信側10A と同様に、冗長ビット
を計算する前に初期値設定回路502 によってレジスタ11
0aの初期値が設定される。受信側20A で誤り無く多重デ
ータが受信され、多重分離回路104 で正しくデータブロ
ックの分離が行なわれ出力された場合、このデータブロ
ックは第１のデータ列の誤り検出回路105Aに入力される
ので、レジスタ110aの初期値は送信側10A と同様に「00
000001」に設定され、誤り検出回路105AのCRC冗長ビッ
ト計算回路110 は、送信側10A と同じ「01100101」を出
力し、さらにシフト回路111 に与えられ１ビットシフト
され「11001010」が得られ、さらに加算回路602 で加算
値「00000001」が加算され「11001011」が得られ比較回
路112 へ与えられる。この冗長ビット「11001011」は、
受信したデータブロックに付加されている送信側10A で
求めた冗長ビットと等しいため、比較回路112 では誤り
無しと判定される。

【００９８】次に、データ多重分離回路104 でデータブ
ロックの分離は正しく行われたが、出力先を誤って第１
のデータ列のデータブロックを第２のデータ列の誤り検
出回路105Bに出力した場合を説明する。まず、冗長ビッ
トを計算する前に第２のデータ列の誤り検出回路105Bの
CRC 冗長ビット計算回路110 内のレジスタ110aの初期値
「00000010」が初期値設定回路502 によって設定され
る。

【００９９】送信側10A の誤り検出符号化回路102Aと受
信側20A の誤り検出回路105BとのCRC 冗長ビット計算回
路110 内のレジスタ110aの初期値が「00000001」と「00
000010」とで異なるので、入力される情報ビットは同じ
であるが、受信側20A の誤り検出回路105BのCRC 冗長ビ
ット計算回路110 から出力される冗長ビットは、受信デ
ータブロックに付加されている送信側10A で計算された
冗長ビット「11001011」とは異なる値となり、さらに、
シフト回路111 で２ビットシフトされ、さらに加算回路
602 で加算値「00000010」が加算されるので全く異なる
冗長ビットを得ることになり、比較回路112 に与えられ
る。このため比較回路112 における比較結果は不一致と
なり、受信したデータブロックは誤りと判定される。

【０１００】図12の冗長ビット計算回路108Hによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットをCRC 符号やBCH 符
号などを使用して生成するために使用するレジスタ110a
に所定初期値を設定した後、冗長ビットを生成し、この
冗長ビットを所定ビット数シフトさせて出力し、その後
所定加算値を加算して出力する冗長ビット生成プログラ
ムを作成することでコンピュータを用いて生成すること
ができる。この冗長ビット生成プログラムはコンピュー
タの主記憶装置や補助記憶装置に記憶され、具体的な記
録媒体としては、前述のものを使用することができる。

【０１０１】次に、図13を参照すると、CRC 冗長ビット
計算回路の内部レジスタの初期値を設定するとともに、
その後段に加算回路を備え、さらにその後段にシフト回
路を備える冗長ビット計算回路を示す第９の実施例が示
されている。本実施例における冗長ビット計算回路108J
では、CRC 冗長ビット計算回路110 で冗長ビットを計算
する前に、レジスタ110aの値が初期値設定回路502 から
の制御に基づきに設定される。ついで、データ列がCRC
冗長ビット計算回路110 に入力され冗長ビットが計算さ
れる。さらに、加算回路602 で、加算値設定回路603 か
ら与えられる所定加算値を加算して出力し、さらにシフ
ト回路111 で所定ビット数シフトさせ出力させる。この
ような構成により、初期値の設定と加算値とビットシフ
ト量との組み合わせで冗長ビットを生成することがで
き、さらに多くの種類の冗長ビットを生成することがで
きるようになる。

【０１０２】次に図１に示した冗長ビット計算回路108A
に代えて図13に示す冗長ビット計算回路108Jを備えた場
合の動作を説明する。まず送信側10A では、第１のデー
タ列に対する冗長ビットを計算する前に、誤り検出符号
化回路102A内のCRC 冗長ビット計算回路110 内のレジス
タ110aの値が初期値設定回路502 からの制御に基づき初
期値１に対応して「00000001」に設定される。ついで、
第１のデータ列がCRC冗長ビット計算回路110 に入力さ
れ冗長ビットが計算される。この結果、「01100101」が
出力されるとする、そして加算回路602 で「00000001」
が加算され「01100110」が得られ、さらにシフト回路11
1 で１ビットシフトされ「11001100」がデータ多重化回
路103 に与えられる。

【０１０３】受信側20A で誤り検出回路105AのCRC 冗長
ビット計算回路110 も送信側10A と同様に、冗長ビット
を計算する前に初期値設定回路502 によってレジスタ11
0aの初期値が設定される。受信側20A で誤り無く多重デ
ータが受信され、多重分離回路104 で正しくデータブロ
ックの分離が行われ出力された場合、このデータブロッ
クは第１のデータ列の誤り検出回路105Aに入力されるの
で、レジスタ110aの初期値は送信側10A と同様に「0000
0001」に設定され、誤り検出回路105AのCRC 冗長ビット
計算回路110 は、送信側10A と同じ「01100101」を出力
し、さらに加算回路602 に与えられ「00000001」が加算
され「01100110」を得て、さらにシフト回路111 で１ビ
ットシフトされ「11001100」を比較回路112 へ与える。
この冗長ビット「11001100」は、受信したデータブロッ
クに付加されている送信側10A で求めた冗長ビットと等
しいため、比較回路112 では誤り無しと判定される。

【０１０４】次に、データ多重分離回路104 でデータブ
ロックの分離が正しく行われ、出力先を誤って第１のデ
ータ列のデータブロックを第２のデータ列の誤り検出回
路105Bに出力した場合を説明する。まず、冗長ビットを
計算する前に第２のデータ列の誤り検出回路105BのCRC
冗長ビット計算回路110 内のレジスタ110aの初期値「00
000010」が初期値設定回路502 によって設定される。

【０１０５】この場合は、送信側10A の誤り検出符号化
回路102Aと受信側20A の誤り検出回路105BとのCRC 冗長
ビット計算回路110 内のレジスタ110aの初期値が「0000
0001」と「00000010」とで異なるので、入力される情報
ビットは同じであるが、受信側20A の誤り検出回路105B
のCRC 冗長ビット計算回路110 から出力される冗長ビッ
トは、受信データブロックに付加されている送信側10A
で計算された冗長ビット「11001100」とは異なる値とな
り、さらに、加算回路602 で「00000010」が加算され、
さらにシフト回路111 で２ビットシフトされるので全く
異なる冗長ビットを得ることになり比較回路112 に与え
られる。このため比較回路112 における比較結果は不一
致となり、受信したデータブロックは誤りと判定され
る。以上のように、データ多重分離回路104 で受信デー
タの出力先を誤った場合も正確に誤りを検出することが
できる。

【０１０６】図13の冗長ビット計算回路108Jによる冗長
ビットの生成をコンピュータプログラムで行なうことも
でき、たとえば、入力データ列に対する誤り検出符号化
または誤り検出のための冗長ビットをCRC 符号やBCH 符
号などを使用して生成するために使用するレジスタ110a
に所定初期値を設定した後、冗長ビットを生成し、この
冗長ビットに対して所定加算値を加算し、その後所定ビ
ット数シフトして出力する冗長ビット生成プログラムを
作成することでコンピュータを用いて生成することがで
きる。この冗長ビット生成プログラムはコンピュータの
主記憶装置や補助記憶装置に記憶され、具体的な記録媒
体としては、前述のものを使用することができる。

【０１０７】

【発明の効果】以上述べたように本発明は、複数の誤り
検出符号化装置で、それぞれ、冗長ビットに対するビッ
トシフト、初期値設定、加算などのいずれかまたはこれ
らの組み合わせによって処理された冗長符号をデータと
ともに多重化し、受信側では、誤り検出符号化装置から
出力される入力データと、冗長ビットとを受信し、誤り
検出符号化装置に含む冗長ビット生成装置と同じ冗長符
号生成装置で入力データに対する冗長符号を求め、受信
した冗長符号とを比較して、受信データの整合性が検出
されるように構成したので、受信データの誤りのみなら
ず、簡単な構成で多重分離して得られるデータ列の分配
が正確に行われている否かを検出することができ、たと
えば多重分離システムの信頼性を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の実施例のCRC 冗長ビット計算回路の後
段にシフト回路を設けた場合のデータ多重化／分離装置
の構成図である。

【図２】従来例の符号誤り検出の方法を説明するための
図である。

【図３】従来例のデータ多重化／分離装置の構成図であ
る。

【図４】図３のデータ多重化／分離装置において伝送符
号誤りがある場合の多重化／分離の動作を説明する図で
ある。

【図５】CRC 冗長ビット計算回路の後段にシフト回路を
備えた冗長ビット計算回路の構成図である。

【図６】CRC 冗長ビット計算回路の内部レジスタの初期
値を設定する冗長ビット計算回路の構成図である。

【図７】CRC 冗長ビット計算回路の後段に加算回路を備
えた冗長ビット計算回路の構成図である。

【図８】CRC 冗長ビット計算回路の後段にシフト回路を
備えさらに後段に加算回路を備えた冗長ビット計算回路
の構成図である。

【図９】CRC 冗長ビット計算回路の後段に加算回路を備
えさらに後段にシフト回路を備える冗長ビット計算回路
の構成図である。

【図１０】CRC 冗長ビット計算回路の内部レジスタの初
期値を設定すると共に後段にシフト回路を備える冗長ビ
ット計算回路の構成図である。

【図１１】CRC 冗長ビット計算回路の内部レジスタの初
期値を設定すると共に後段に加算回路を備える冗長ビッ
ト計算回路の構成図である。

【図１２】CRC 冗長ビット計算回路の内部レジスタの初
期値を設定すると共に後段にシフト回路を備えさらに後
段に加算回路を備える冗長ビット計算回路の構成図であ
る。

【図１３】CRC 冗長ビット計算回路の内部レジスタの初
期値を設定すると共に後段に加算回路を備えさらに後段
にシフト回路を備える冗長ビット計算回路の構成図であ
る。

【符号の説明】 102A、102B 誤り検出符号化回路 103 データ多重化回路 104 データ多重分離回路 105A、105B 誤り検出回路 108A〜108J 冗長ビット計算回路 110 CRC 冗長ビット計算回路 111 シフト回路 502 初期値設定回路 602 加算回路 603 加算値設定回路

Claims (38)

【特許請求の範囲】
1. 【請求項１】 複数のデータ系列の内、入力されるデー
   タ系列のデータに対し付加する冗長符号であって、該デ
   ータの誤りを検出するための冗長符号を生成する冗長符
   号生成装置において、該装置は、前記データに基づいて
   冗長符号を生成する生成手段を含み、前記入力されるデ
   ータ系列に応じた値であって、他のデータ系列とは異な
   る値を用いて前記冗長符号を生成し、出力することを特
   徴とする冗長符号生成装置。
2. 【請求項２】 請求項１に記載の冗長符号生成装置にお
   いて、前記生成手段は、前記データに基づいて第１の冗
   長符号を生成し、該装置はさらに、 前記第１の冗長符号を、前記データ系列ごとの異なる値
   にてビットシフトさせる処理を行なって、該処理結果を
   第２の冗長符号として出力する第１のビットシフト手段
   を含むことを特徴とする冗長符号生成装置。
3. 【請求項３】 請求項２に記載の冗長符号生成装置にお
   いて、該装置は、 前記第２の冗長符号に前記データ系列ごとの異なる値を
   加算する演算処理を行なって、該処理結果を第３の冗長
   符号として出力する第１の加算手段と、 該第１の加算手段に前記値を設定する第１の設定手段と
   を含むことを特徴とする冗長符号生成装置。
4. 【請求項４】 請求項１に記載の冗長符号生成装置にお
   いて、該装置は、 前記入力されるデータ系列に応じて、他のデータ系列と
   は異なる初期値を前記生成手段に設定する初期値設定手
   段を含み、 前記生成手段は、前記生成する冗長符号を記憶するレジ
   スタを含み、前記初期値設定手段にて該レジスタに設定
   される初期値に基づいて第４の冗長符号を生成して出力
   することを特徴とする冗長符号生成装置。
5. 【請求項５】 請求項４に記載の冗長符号生成装置にお
   いて、該装置は、前記第４の冗長符号を、前記データ系
   列ごとの異なる値にてビットシフトさせる処理を行なっ
   て、該処理結果を第５の冗長符号として出力する第２の
   ビットシフト手段を含むことを特徴とする冗長符号生成
   装置。
6. 【請求項６】 請求項５に記載の冗長符号生成装置にお
   いて、該装置は、 前記第５の冗長符号に、前記データ系列ごとの異なる値
   を加算する演算処理を行なって、該処理結果を第６の冗
   長符号として出力する第２の加算手段と、 該第２の加算手段に前記値を設定する第２の設定手段と
   を含むことを特徴とする冗長符号生成装置。
7. 【請求項７】 請求項４に記載の冗長符号生成装置にお
   いて、該装置は、 前記第４の冗長符号に、前記データ系列ごとの異なる値
   を加算する演算処理を行なって、該処理結果を第７の冗
   長符号として出力する第３の加算手段と、 該第３の加算手段に前記値を設定する第３の設定手段と
   を含むことを特徴とする冗長符号生成装置。
8. 【請求項８】 請求項７に記載の冗長符号生成装置にお
   いて、該装置は、 前記第７の冗長符号を、前記データ系列ごとの異なる値
   にてビットシフトさせる処理を行なって、該処理結果を
   第８の冗長符号として出力する第３のビットシフト手段
   を含むことを特徴とする冗長符号生成装置。
9. 【請求項９】 請求項１に記載の冗長符号生成装置にお
   いて、前記生成手段は、前記データに基づいて第１の冗
   長符号を生成し、該装置はさらに、 前記第１の冗長符号に、前記データ系列ごとの異なる値
   を加算する演算処理を行なって、該処理結果を第９の冗
   長符号として出力する第４の加算手段と、 該第４の加算手段に前記値を設定する第４の設定手段と
   を含むことを特徴とする冗長符号生成装置。
10. 【請求項１０】 請求項９に記載の冗長符号生成装置に
    おいて、該装置は、前記第９の冗長符号を、前記データ
    系列ごとの異なる値にてビットシフトさせる処理を行な
    って、該処理結果を第１０の冗長符号として出力する第
    ４のビットシフト手段を含むことを特徴とする冗長符号
    生成装置。
11. 【請求項１１】 請求項１ないし１０のいずれかに記載
    の冗長符号生成装置において、前記生成手段は、前記デ
    ータを演算処理して巡回符号を生成し、該巡回符号を前
    記冗長符号として出力することを特徴とする冗長符号生
    成装置。
12. 【請求項１２】 請求項１１に記載の冗長符号生成装置
    において、前記巡回符号は、前記データの誤りを検出す
    るためのCRC 符号であることを特徴とする冗長符号生成
    装置。
13. 【請求項１３】 請求項１１に記載の冗長符号生成装置
    において、前記巡回符号は、前記データの誤りを検出す
    るためのBCH 符号であることを特徴とする冗長符号生成
    装置。
14. 【請求項１４】 請求項１ないし１３のいずれかに記載
    の冗長符号生成装置を含む誤り検出符号化装置であっ
    て、 前記冗長符号生成装置に与えられる前記入力データに前
    記冗長符号生成装置から出力される前記冗長符号を付加
    して出力する出力手段を有することを特徴とする誤り検
    出符号化装置。
15. 【請求項１５】 請求項１４に記載の誤り検出符号化装
    置を複数含む送信装置であって、前記複数の誤り検出符
    号化装置からそれぞれ出力される前記出力データと前記
    冗長符号データとをそれぞれ多重化するとともに、該多
    重化の多重化パターンを表す多重化情報を多重化して、
    多重フレームを形成し出力する多重化手段を含むことを
    特徴とする送信装置。
16. 【請求項１６】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加された冗長符号に基づい
    て、前記データの整合性を判定する誤り検出装置におい
    て、該検出装置は、 前記データに基づいて冗長符号を生成する生成手段と、 前記第１の生成手段にて生成された冗長符号を前記デー
    タ系列ごとの異なる値にてビットシフトさせる処理を行
    なって、該処理結果を冗長符号として出力する第１のビ
    ットシフト手段と、 前記データに付加された冗長符号と、前記第１のビット
    シフト手段から出力される冗長符号とを比較し、該比較
    結果に応じて前記データの内容または到着先の整合性を
    示す判定結果を出力する判定手段を含むことを特徴とす
    る誤り検出装置。
17. 【請求項１７】 請求項１６に記載の誤り検出装置にお
    いて、該装置は、 前記第１のビットシフト手段から出力される冗長符号に
    前記データ系列ごとの異なる値を加算する演算処理を行
    なって、該処理結果を冗長符号として出力する第１の加
    算手段と、 該第１の加算手段に前記値を設定する第１の設定手段と
    を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第１の加算手段から出力される冗長符号とを比較
    し、該比較結果に応じて前記データの内容または到着先
    の整合性を示す判定結果を出力することを特徴とする誤
    り検出装置。
18. 【請求項１８】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加された冗長符号に基づい
    て、前記データの整合性を判定する誤り検出装置におい
    て、該検出装置は、 前記データに基づいて冗長符号を生成する生成手段と、 前記入力されるデータ系列に応じて、他のデータ系列と
    は異なる初期値を前記生成手段に設定する初期値設定手
    段と、 前記データに付加された冗長符号と、前記第２の生成手
    段にて生成された冗長符号とを比較し、該比較結果に応
    じて前記データの内容または到着先の整合性を示す判定
    結果を出力する判定手段を含み、 前記生成手段は、前記生成する冗長符号を記憶するレジ
    スタを含み、前記初期値設定手段にて該レジスタに設定
    される初期値に基づいて前記冗長符号を生成することを
    特徴とする誤り検出装置。
19. 【請求項１９】 請求項１８に記載の誤り検出装置にお
    いて、該装置は、 前記生成手段にて生成された冗長符号を、前記データ系
    列ごとの異なる値にてビットシフトさせる処理を行なっ
    て、該処理結果を冗長符号として出力する第２のビット
    シフト手段を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第２のビットシフト手段から出力される冗長符号と
    を比較し、該比較結果に応じた前記判定結果を出力する
    ことを特徴とする誤り検出装置。
20. 【請求項２０】 請求項１９に記載の誤り検出装置にお
    いて、該装置は、 前記第２のビットシフト手段にて生成された冗長符号
    に、前記データ系列ごとの異なる値を加算する演算処理
    を行なって、該処理結果を冗長符号として出力する第２
    の加算手段と、 該第２の加算手段に前記値を設定する第２の設定手段と
    を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第２の加算手段から出力される冗長符号とを比較
    し、該比較結果に応じた前記判定結果を出力することを
    特徴とする誤り検出装置。
21. 【請求項２１】 請求項１８に記載の誤り検出装置にお
    いて、該装置は、 前記第２の生成手段にて生成された冗長符号に、前記デ
    ータ系列ごとの異なる値を加算する演算処理を行なっ
    て、該処理結果を冗長符号として出力する第３の加算手
    段と、 該第３の加算手段に前記値を設定する第３の設定手段と
    を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第３の加算手段から出力される冗長符号とを比較
    し、該比較結果に応じた前記判定結果を出力することを
    特徴とする誤り検出装置。
22. 【請求項２２】 請求項２１に記載の誤り検出装置にお
    いて、該装置は、 前記第３の加算手段にて生成された冗長符号を、前記デ
    ータ系列ごとの異なる値にてビットシフトさせる処理を
    行なって、該処理結果を冗長符号として出力する第３の
    ビットシフト手段を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第３のビットシフト手段から出力される冗長符号と
    を比較し、該比較結果に応じた前記判定結果を出力する
    ことを特徴とする誤り検出装置。
23. 【請求項２３】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加された冗長符号に基づい
    て、前記データの整合性を判定する誤り検出装置におい
    て、該検出装置は、 前記データに基づいて冗長符号を生成する生成手段と、 該生成手段にて生成された冗長符号に、前記データ系列
    ごとの異なる値を加算する第４の加算手段と、 該第４の加算手段に前記値を設定する第４の設定手段と
    を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第４の加算手段から出力される冗長符号とを比較
    し、該比較結果に応じた前記判定結果を出力することを
    特徴とする誤り検出装置。
24. 【請求項２４】 請求項２３に記載の誤り検出装置にお
    いて、該装置は、 前記第４の加算手段にて生成された冗長符号を、前記デ
    ータ系列ごとの異なる値にてビットシフトさせる処理を
    行なって、該処理結果を冗長符号として出力する第４の
    ビットシフト手段を含み、 前記判定手段は、前記データに付加された冗長符号と、
    前記第４のビットシフト手段から出力される冗長符号と
    を比較し、該比較結果に応じた前記判定結果を出力する
    ことを特徴とする誤り検出装置。
25. 【請求項２５】 請求項１６ないし２４のいずれかに記
    載の誤り検出装置において、前記生成手段は、前記デー
    タと該データに付加された冗長符号とを含むデータを演
    算処理して巡回符号を生成し、該巡回符号を前記冗長符
    号として出力することを特徴とする誤り検出装置。
26. 【請求項２６】 請求項２５に記載の誤り検出装置を複
    数含む受信装置であって、各データ系列の各データを多
    重化した多重フレームを受信する受信装置は、該多重フ
    レームの多重化パターンを表わす多重化情報に基づいて
    該多重フレームを分離して、前記データと該データに付
    加された冗長符号とを各データ系列に対応する誤り検出
    装置に与える分離手段を含み、 各誤り検出装置は、それぞれ前記データ系列に応じた判
    定結果を出力することを特徴とする受信装置。
27. 【請求項２７】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加する冗長符号であって、該
    データの誤りを検出するための冗長符号を生成する冗長
    符号生成方法において、該方法は、 前記データに基づいて第１の冗長符号を生成する生成工
    程と、 前記第１の冗長符号を前記データ系列に応じた値によっ
    て演算処理し、該処理結果を第２の冗長符号として出力
    する演算工程とを含むことを特徴とする冗長符号生成方
    法。
28. 【請求項２８】 請求項２７に記載の冗長符号生成方法
    において、前記演算工程は、前記第１の冗長符号を、前
    記データ系列ごとの異なる値にてビットシフトさせる演
    算処理を行なって、該処理結果を前記第２の冗長符号と
    して出力することを特徴とする冗長符号生成方法。
29. 【請求項２９】 請求項２７に記載の冗長符号生成方法
    において、前記演算工程は、前記第１の冗長ビットに、
    前記データ系列ごとの異なる値を加算する演算処理を行
    なって、該処理結果を前記第２の冗長符号として出力す
    ることを特徴とする冗長符号生成方法。
30. 【請求項３０】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加する冗長符号であって、該
    データの誤りを検出するための冗長符号を生成する冗長
    符号生成方法において、該方法は、 前記データに基づいて冗長符号を生成する生成工程と、 該生成工程にて生成された冗長符号を出力する出力工程
    とを含み、 前記生成工程は、前記データ系列に応じて異なる初期値
    を初期値とする演算処理により前記冗長符号を生成する
    ことを特徴とする冗長符号生成方法。
31. 【請求項３１】 請求項２７ないし３０のいずれかに記
    載の冗長符号生成方法において、該方法は、それぞれ複
    数のデータ系列に応じた複数のデータを入力して、前記
    生成工程にて前記データ系列に応じて冗長ビットを生成
    し、前記出力する冗長符号をそれぞれのデータ系列のデ
    ータに付加し、該冗長符号が付加された各データ系列の
    データを多重化して送信する送信工程を含むことを特徴
    とする冗長符号生成方法。
32. 【請求項３２】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加された第１の冗長符号と前
    記データとを入力して、該データの誤りを検出する誤り
    検出方法において、該方法は、 前記データ系列に応じた値に基づいて、前記データと該
    データに付加された第１の冗長符号とに対して、該デー
    タの誤りを検出するための第２の冗長符号を生成する生
    成工程と、 前記第１の冗長符号と前記第２の冗長符号とを比較する
    比較工程と、 前記データと、前記比較工程における比較結果とを出力
    する出力工程とを含むことを特徴とする誤り検出方法。
33. 【請求項３３】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加する冗長符号であって、該
    データの誤りを検出するための冗長符号を生成するプロ
    グラムが記録された情報記録媒体において、該記録媒体
    には、 前記データに基づいて第１の冗長符号を生成する生成手
    順と、 前記第１の冗長符号を前記データ系列に応じた値によっ
    て演算処理し、該処理結果を第２の冗長符号として出力
    する演算手順とが記録されていることを特徴とするコン
    ピュータ読み取り可能な情報記録媒体。
34. 【請求項３４】 請求項３３に記載の情報記録媒体にお
    いて、前記演算手順は、前記第１の冗長符号を、前記デ
    ータ系列ごとの異なる値にてビットシフトさせる演算処
    理を行なって、該処理結果を前記第２の冗長符号として
    出力させる手順であることを特徴とするコンピュータ読
    み取り可能な情報記録媒体。
35. 【請求項３５】 請求項３３に記載の情報記録媒体にお
    いて、前記演算手順は、前記第１の冗長ビットに、前記
    データ系列ごとの異なる値を加算する演算処理を行なっ
    て、該処理結果を前記第２の冗長符号として出力させる
    手順であることを特徴とするコンピュータ読み取り可能
    な情報記録媒体。
36. 【請求項３６】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加する冗長符号であって、該
    データの誤りを検出するための冗長符号を生成するプロ
    グラムが記録された情報記録媒体において、該記録媒体
    には、 前記データに基づいて冗長符号を生成する生成手順と、 該生成手順にて生成された冗長符号を出力する出力手順
    とが記録され、 前記生成手順は、前記データ系列に応じて異なる初期値
    を初期値とする演算処理により前記冗長符号を生成する
    手順であることを特徴とするコンピュータ読み取り可能
    な情報記録媒体。
37. 【請求項３７】 請求項３３ないし３６のいずれかに記
    載の情報記録媒体において、該情報記録媒体には、それ
    ぞれ複数のデータ系列に応じた複数のデータを入力し
    て、前記生成手順にて前記データ系列に応じて冗長ビッ
    トを生成し、前記出力する冗長符号をそれぞれのデータ
    系列のデータに付加し、該冗長符号が付加された各デー
    タ系列のデータを多重化して送信する送信手順を含むこ
    とを特徴とするコンピュータ読み取り可能な情報記録媒
    体。
38. 【請求項３８】 複数のデータ系列の内、入力されるデ
    ータ系列のデータに対し付加された第１の冗長符号と前
    記データとを入力して、該データの誤りを検出するプロ
    グラムが記録された情報記録媒体において、該記録媒体
    には、 前記データ系列に応じた値に基づいて、前記データと該
    データに付加された第１の冗長符号とに対して、該デー
    タの誤りを検出するための第２の冗長符号を生成する生
    成手順と、 前記第１の冗長符号と前記第２の冗長符号とを比較する
    比較手順と、 前記データと、前記比較工程における比較結果とを出力
    する出力手順とが記録されていることを特徴とするコン
    ピュータ読み取り可能な情報記録媒体。