JPH0212417B2 - - Google Patents

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JPH0212417B2
JPH0212417B2 JP58181426A JP18142683A JPH0212417B2 JP H0212417 B2 JPH0212417 B2 JP H0212417B2 JP 58181426 A JP58181426 A JP 58181426A JP 18142683 A JP18142683 A JP 18142683A JP H0212417 B2 JPH0212417 B2 JP H0212417B2
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JP
Japan
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samples
circuit
transmitted
transmission
flip
Prior art date
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JP58181426A
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JPS6072418A (ja
Inventor
Kiichi Matsuda
Shinichi Maki
Toshitaka Tsuda
Hideo Kuroda
Naoki Takegawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
Original Assignee
Fujitsu Ltd
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Fujitsu Ltd, Nippon Telegraph and Telephone Corp filed Critical Fujitsu Ltd
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  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、受信サンプル数と送信サンプル数と
の比較処理を行う場合の送信サンプル数処理回路
に関するものである。
従来技術と問題点 画像信号を符号化して伝送する場合に、帯域圧
縮の為に、差分符号化方式が採用されている。又
その差分に応じてビツト長を変化させ、そのパタ
ーンを差分に対応させた可変長符号化方式が採用
されている。この可変長符号化方式は、一定速度
で可変長符号が伝送されるので、受信側では、可
変長符号の各先頭を見付けて復号する必要があ
る。また送信側に於ては、一走査線毎に同期信号
として、特殊符号、例えば最初と最後が“1”で
他は“0”の合計12ビツト構成のユニークワード
と称される符号を挿入すると共に、その同期信号
間のサンプル数情報及び量子化特性を示すモード
情報を付加して送出するものである。受信側に於
ては、同期信号及びサンプル数情報を検出し、可
変長符号の先頭を識別しながらサンプル数をカウ
ントし、このカウント値と送信サンプル数とを比
較し、比較一致であれば、受信先では正しく可変
長符号を固定長符号に変換することができたと判
定し、比較不一致であれば、可変長符号の識別に
誤りがあつたと判定し、同期を保つ為に送信サン
プル数と受信サンプル数とが一致するように処理
するものである。
第1図は可変長符号の復号回路の要部のブロツ
ク図であり、1は受信した可変長符号を蓄積する
バツフアメモリ、2は同期信号としてのユニーク
ワードの検出回路、3はフリツプフロツプ回路、
4はセレクタ、5は可変長符号を識別する符号変
換回路、6は受信サンプル数を処理するサンプル
数処理回路、7は送信サンプル数を処理する送信
サンプル数処理回路、8は比較回路である。受信
した可変長符号はバツフアメモリ1に一旦蓄積さ
れ、例えば8ビツト並列に読出され、検出回路
2、フリツプフロツプ回路3及びセレクタ4に加
えられる。
セレクタ4にはバツフアメモリからの8ビツト
とフリツプフロツプ回路3からの8ビツトとの合
計16ビツトが加えられ、符号変換回路5には既に
識別された可変長符号のビツト数分を除いて、次
に識別すべき可変長符号の先頭位置からのビツト
がセレクタ4で選択されて符号変換回路5に加え
られる。又検出回路2は12ビツト構成のユニーク
ワードを検出するものであり、バツフアメモリ1
からの8ビツトづつのデータを少なくとも19ビツ
ト分順次蓄積して、その中に含まれるユニークワ
ードを検出するものである。このユニークワード
の次に送信サンプル数情報及びモード情報が伝送
されるので、符号変換回路5ではユニークワード
検出によりその次の送信サンプル数情報を検出し
て送信サンプル数処理回路7に加える。この送信
サンプル数情報は、例えば500程度のサンプル数
を4ビツトに符号化しているものであるから、送
信サンプル数処理回路7では、送信サンプル数に
変換する。
またユニークワードの検出後の符号変換回路5
に於けるサンプル数をサンプル数処理回路6でカ
ウントして受信サンプル数を求め、比較回路8で
受信サンプル数と送信サンプル数とを比較し、比
較一致の場合は、サンプル数処理回路6,7は次
のサンプル数についての処理を行うことになり、
不一致の場合は、次のサンプル数を前回のサンプ
ル数に加算する処理を行つて、2走査線分につい
ての比較を比較回路8で行うものである。
第2図は符号変換回路5及び検出回路2の動作
の一例の説明図であり、×印を3ビツト構成の可
変長符号、・印を4ビツト構成の送信サンプル数
情報、△印を4ビツト構成のモード情報、◎印を
2ビツト構成の可変長符号、○印を6ビツト構成
の可変長符号として説明するもので、(a)では2ビ
ツト構成の可変長符号◎が先頭にあつて、セレク
タ4はこの可変長符号を含む16ビツトを符号変換
回路5に加えることになる。この16ビツトの先頭
から2ビツトの可変長符号を符号変換回路5で識
別し、そのビツト長情報をセレクタ4に加えるこ
とにより、次は(b)に示すように、6ビツト構成の
可変長符号○を先頭として8ビツトを符号変換回
路5に加えることになる。符号変換回路5はこの
6ビツト構成の可変長符号を識別し、そのビツト
長情報をセレクタ4に加えると共に、バツフアメ
モリ1からの読出しを制御する。従つてセレクタ
4には(c)に示すようにユニークワードを先頭とし
た16ビツトが加えられる。
この16ビツトの中にユニークワードが含まれて
いるので、検出回路2でその12ビツト構成のユニ
ークワードを検出することができる。その検出信
号により符号変換回路5はバツフアメモリ1から
次の8ビツトの読出しを制御すると共に、セレク
タ4にビツト長情報を加えるので、セレクタ4は
(d)に示すような8ビツトを符号変換回路5に加え
ることになる。5ビツト目から始まる送信サンプ
ル数情報は送信サンプル数処理回路7に加えら
れ、送信サンプル数に変換される。又モード情報
により符号変換回路5に於ける符号変換論理の切
換えが行われる。
ユニークワード間の送信サンプル数と受信サン
プル数とが相違する場合、即ち比較回路8でサン
プル数処理回路6,7からのサンプル数を比較し
て、比較不一致の場合は、伝送誤り等により符号
変換回路5に於ける可変長符号の識別誤りがあつ
た場合であるから、同期外れの状態となる。その
為、送信サンプル数に対して受信サンプル数が少
ないときは、符号変換回路5でそのサンプル数差
に対応した数の符号変換処理を中止し、又受信サ
ンプル数が多いときは、次の走査線に対するバツ
フアメモリからのデータ読み出しを強制的に早め
るとともに受信サンプル数を前周期のものに加算
して、2走査線についての送信サンプル数と受信
サンプル数との比較を行うものである。
第3図は従来の送信サンプル数処理回路のブロ
ツク図であり、11は送信サンプル数情報ssを入
力端子ADに加えて出力端子Q1から送信サンプ
ル数を出力する符号変換回路、12は加算回路、
13は入力端子A,Bの入力を制御端子SCへの
制御信号cntにより切換えて出力端子Q2から出
力するセレクタ、14は前述のユニークワード検
出信号を同期信号synとしてクロツク端子CKに
加え、セレクタ13の出力をデータ端子Dに加え
るフリツプフロツプ回路である。制御信号cntが
“1”であると、セレクタ13は入力端子A側の
入力を選択出力し、又制御信号cntが“0”であ
ると、セレクタ13は入力端子B側の入力即ち0
を選択出力する。
第4図は動作説明図であり、aはユニークワー
ドの検出による同期信号syn、bは符号変換回路
11の出力、cは制御信号cnt、dはフリツプフ
ロツプ回路14のセツト内容、eは加算回路12
の出力のサンプル数smpを示し、制御信号cntが
“0”から“1”になつたとき、その直前のフリ
ツプフロツプ回路14のセツト内容は0であるか
ら、符号変換回路11の出力S1は加算回路12を
介してサンプル数smpとなり、又セレクタ13は
制御信号cntが“1”であることにより、入力端
子A側の入力を選択出力するので、フリツプフロ
ツプ回路14のデータ端子Dには加算回路12の
出力のサンプル数S1が加えられ、同期信号synに
よりセツトされる。
次の送信サンプル数情報ssが入力され、符号変
換回路11からサンプル数S2が出力されると、フ
リツプフロツプ回路14には前回のサンプル数S1
がセツトされているので、加算回路12の出力
は、第4図のeに示すように、S1+S2となる。こ
のときも制御信号cntが“1”であるから、フリ
ツプフロツプ回路14のデータ端子Dにはセレク
タ13を介してS1+S2が加えられる。次に制御信
号cntが“0”となり、送信サンプル数情報ssが
符号変換回路11に加えられて、出力がS3となる
と、フリツプフロツプ回路14には前回の加算さ
れたS1+S2がセツトされているので、加算回路1
2の出力のサンプル数smpは、S1+S2+S3とな
る。又セレクタ13は入力端子B側の入力即ち0
を選択するので、フリツプフロツプ回路14には
0がセツトされることになる。従つて、次の送信
サンプル数情報ssを送信サンプル数に変換したS4
は、加算回路12に於て、0+S4=S4の加算処理
が行われ、送信サンプル数S4はそのまま出力され
ることになる。
しかし、加算回路12やセレクタ13と必要と
し、複数ビツトの処理を行う構成であるから、複
雑な構成となる欠点があつた。
発明の目的 本発明は、簡単な構成により送信サンプル数の
処理と行うようにすることを目的とするものであ
る。本発明は、可変長符号の復号を固定長符号と
同等の回路で復号するための復号回路における送
信サンプル数処理回路に関し、より簡易な回路で
サンプル数の処理を行うことを目的とし、符号変
換回路の送信サンプル数を示す出力を入力し、同
期信号により前記入力値を出力するフリツプフロ
ツプと、送信サンプル数と受信サンプル数が一致
を示す制御信号が入力している場合、送信サンプ
ル数情報をアドレス入力として対応する送信サン
プル数を出力し、送信サンプル数と受信サンプル
数が不一致を示す制御信号が入力している場合、
前記送信サンプル数情報と前記フリツプフロツプ
回路の出力とをアドレス入力として対応する送信
サンプル数を出力する前記符号変換回路とにより
送信サンプル数処理回路を構成するものである。
この構成により送信サンプル数と受信サンプル数
が一致の場合は1走査線分に対応した送信サンプ
ル数が出力することになり、送信サンプル数と受
信サンプル数が不一致の場合は、複数走査線分に
対応した送信サンプル数の加算された結果と同等
のサンプル数が得られることになり、従来の送信
サンプル数処理回路の構成に比べ極めて簡易な回
路で構成できる。
発明の実施例 第5図は本発明の一実施例のブロツク図であ
り、21はROMからなる符号変換回路、22は
フリツプフロツプ回路である。符号変換回路21
は、入力端子ADに送信サンプル数情報ss、入力
端子ABにフリツプフロツプ回路22の出力端子
Q3からの出力、入力端子ACに制御信号cntをそ
れぞれ加え、それらのアドレス信号として、出力
端子Q1から送信サンプル数を出力するものであ
る。又フリツプフロツプ回路22は、同期信号
synをクロツク端子CKに、符号変換回路21の
出力をデータ端子Dにそれぞれ加えられる構成を
有するものである。制御信号cntが“0”のとき
は、符号変換回路21は送信サンプル数情報ssの
みによる変換処理を行い、フリツプフロツプ回路
22のセツト内容に無関係に変換処理を行う。即
ち第3図に於ける制御信号cntが“0”でセレク
タ13が0を選択する場合に相当するものとな
る。
また制御信号cntが“1”のときは、符号変換
回路21は送信サンプル数情報ssとフリツプフロ
ツプ回路22の出力とをアドレスとして変換処理
を行うもので、フリツプフロツプ回路22には、
同期信号synがクロツク端子CKが加えられたと
き、符号変換回路21の出力がセツトされるか
ら、符号変換回路21からは、2走査線に対応し
た送信サンプル数の加算結果が出力され、更に制
御信号cntが“1”であると、符号変換回路21
からは3走査線に対応した送信サンプル数の加算
結果が出力される。従つて、第3図及び第4図に
ついて説明した動作が、符号変換回路21とフリ
ツプフロツプ回路22とにより行われることにな
る。
第6図は本発明の他の実施例のブロツク図であ
り、第5図と同一符号は同一部分を示す。この実
施例は送信サンプル数情報ssをフリツプフロツプ
回路22のデータ端子Dに入力しておき、制御信
号cntが“1”のとき、フリツプフロツプ回路2
2の出力端子Q3からの出力即ち前回の送信サン
プル数情報ssを有効として、今回の送信サンプル
数情報とを、符号変換回路21のアドレス信号と
して送信サンプル数に変換するものである。この
場合、送信サンプル数情報ssは4ビツト程度の少
ないビツト数であるから、フリツプフロツプ回路
22とROM21のビツト数が少なくてすみ、構
成が簡単となる。又制御信号cntが“0”のとき
は、フリツプフロツプ回路22の出力端子Q3か
らの出力即ち前回の送信サンプル数情報ssを無効
とし、今回の送信サンプル数情報のみをアドレス
信号として送信サンプル数smpに変換する。
発明の効果 以上説明したように、本発明は、ROMからな
る符号変換回路21とフリツプフロツプ回路22
とにより、送信サンプル数情報を1走査線間又は
制御信号cntに対応して複数走査線間について送
信サンプル数に変換して出力することができるの
で、従来例に比較して著しく簡単な構成となる利
点がある。
【図面の簡単な説明】
第1図は可変長符号の復号回路のブロツク図、
第2図は可変長符号の識別の動作説明図、第3図
は従来の送信サンプル数処理回路のブロツク図、
第4図は動作説明図、第5図及び第6図は本発明
のそれぞれ異なる実施例のブロツク図である。 21は符号変換回路、22はフリツプフロツプ
回路、ADは送信サンプル数情報ssの入力端子、
ABはフリツプフロツプ回路の出力を加える入力
端子、ACは制御信号cntを加える入力端子であ
る。

Claims (1)

  1. 【特許請求の範囲】 1 符号化された送信サンプル数情報と送信サン
    プル数の一致又は不一致を示す制御信号及び前回
    出力された送信サンプル数により対応する送信サ
    ンプル数を出力する送信サンプル数処理回路に於
    いて、 前記送信サンプル数又送信サンプル数情報を、
    同期信号によりセツトするフリツプフロツプ回路
    と、送信サンプル数と受信サンプル数の一致を示
    す前記制御信号を入力している場合は、前記送信
    サンプル数情報をアドレス入力して対応する送信
    サンプル数を出力し、送信サンプル数と受信サン
    プル数の不一致を示す前記制御信号が入力してい
    る場合は、前記フリツプフロツプ回路の出力と前
    記送信サンプル数情報とをアドレス入力として対
    応する送信サンプル数を出力する符号変換回路と
    を有することを特徴とする送信サンプル数処理回
    路。
JP58181426A 1983-09-29 1983-09-29 送信サンプル数処理回路 Granted JPS6072418A (ja)

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JP58181426A JPS6072418A (ja) 1983-09-29 1983-09-29 送信サンプル数処理回路

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JP58181426A JPS6072418A (ja) 1983-09-29 1983-09-29 送信サンプル数処理回路

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JPS6072418A JPS6072418A (ja) 1985-04-24
JPH0212417B2 true JPH0212417B2 (ja) 1990-03-20

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ID=16100563

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3553832B2 (ja) 1999-09-30 2004-08-11 カネボウ株式会社 搬送装置、検査装置および整列供給装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5088947A (ja) * 1973-11-20 1975-07-17

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPS5088947A (ja) * 1973-11-20 1975-07-17

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JPS6072418A (ja) 1985-04-24

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