JP2005110319A

JP2005110319A - 通信システムの誤り検出情報送受信装置及び方法

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Publication number: JP2005110319A
Application number: JP2005000953A
Authority: JP
Inventors: Dong-Hee Kim; ドン−ヒ・キム; Ho-Kyu Choi; ホ−キュ・チョイ; Youn-Sun Kim; ヨン−スン・キム; Hwan-Joon Kwon; ホワン−ジュン・クォン
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-10-29
Filing date: 2005-01-05
Publication date: 2005-04-21
Anticipated expiration: 2022-10-25
Also published as: AU2004200264B8; DE20216690U1; US20040133840A1; KR100433908B1; EP1496637B1; AU2004200264A1; CN100505604C; FR2831736B1; CN1491503A; US20050066252A1; BR0215824A; RU2341025C2; BR0206228A; JP2005110320A; FR2831736A1; CN100512084C; EP1418696A1; JP2005507607A; EP1306996B1; BRPI0215824B1

Abstract

【課題】データ列の長さを決定する誤り検出情報ビット列を発生する装置及び方法を提供する。
【解決手段】本発明の誤り検出情報ビット列発生装置は、互いに直列接続される複数のレジスターと、複数の加算器と、制御情報列の受信時にはフィードバックビット列を生成して前記加算器に提供し、前記制御情報列の受信完了後にはあらかじめ設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを加算する演算器と、選択された２つの初期値のうち一つを前記レジスターに提供する初期値制御器と；を含むことを特徴とする。
【選択図】図５

Description

本発明は、パケットデータ転送のための通信システムに関し、特に、送信のための情報に誤り検出情報を付加させて送受信する装置及び方法に関する。

典型的な移動通信システム、例えば、ＩＳ−２０００のような符号分割多重接続(ＣＤＭＡ：Code Division Multiple Access)方式の移動通信システムでは、音声サービスだけを支援してきた。しかし、使用者要求の増大と技術の発展に伴って移動通信システムはデータサービスを支援する形態にも発展していきつつある。

音声及びデータサービスを含むマルチメディアサービスを支援する移動通信システムは、同一の周波数帯域を使用して複数の使用者に音声サービスを支援し、また、時分割(ＴＤＭ：Time Division Multiplexing)方式または時分割/符号分割(ＴＤＭ/ＣＤＭ：Time Division Multiplexing/Code Division Multiplexing)方式によりデータサービスを支援する。前記ＴＤＭ方式は、特定使用者に割り当てられた時間スロット(slot)内で一つの符号を割り当てる方式である。前記ＴＤＭ/ＣＤＭ方式は、複数の使用者が同時に一つの時間スロットを使用する方式である。この時、使用者の区分は各使用者に割り当てられた固有符号(例えば、ウォルッシュ符号のような直交符号)を通じてできる。

前記移動通信システムは、パケットデータ転送のためのパケットデータチャネル(ＰＤＣＨ：Packet Data Channel)と、パケットデータの効率的な転送のためのパケットデータ制御チャネル(ＰＤＣＣＨ：Packet Data Control Channel)(例えば、Secondary Packet Data Control Channel)とを含む。前記パケットデータチャネルにはパケットデータが転送される。この時、無線(Air)上においてパケットデータの転送は物理階層パケット(ＰＬＰ：Physical Layer Packet)単位になされ、前記物理階層パケットの長さは転送時ごとに可変される。前記パケットデータ制御チャネルには、受信機においてパケットデータを效率よく受信する上で必要な制御情報列が転送される。前記制御情報列の長さはパケットデータの長さによって変化する。したがって、受信機が制御情報列の長さを推定すれば可変するパケットデータの長さを判断できる。前記制御情報列の長さ推定は、“ＢＳＤ(Blind Slot Detection)”により行われる。

図１は、本発明が適用される移動通信システムのパケットデータ制御チャネル送信機の構成を示す図である。
図１を参照すれば、パケットデータ制御チャネルを介して転送される制御情報列であるパケットデータ制御チャネル入力シーケンス(Packet Data Control Channel Input Sequence)のビット数は、Ｎスロット当たり(ここで、Ｎは１、２又は４)１３ビットであると仮定した。ここで、前記制御情報列のビット数は制御情報列の長さとは関係なく、１３ビットに制限されるわけでもないという事実に留意されたい。前記制御チャネルを介して転送される制御情報列の長さは、パケットデータの長さによって変わるようになる。例えば、パケットデータが１、２、４、８スロットのうち一つの長さを持つように転送されると、制御情報列は１、２、４スロットの長さのうち対応する一つの長さを持つように選択されて転送される。パケットデータの長さが１スロットなら１スロット長を持つ制御情報列が転送され、パケットデータの長さが２スロットなら２スロット長を持つ制御情報列が転送され、パケットデータの長さが４スロットなら４スロットの長さを持つ制御情報列が転送され、パケットデータの長さが８スロットなら４スロットの長さを持つ制御情報列が転送される。パケットデータの長さが８スロットの時４スロットの長さを持つ制御情報列が転送されるようにするのは、過度にプリアンブルの長さが増加する非効率性を避けるためで
ある。

前記制御チャネルを介して転送される制御情報列には誤り検出ビット付加部１１０により誤り検出ビットが付加される。前記誤り検出ビット付加部１１０は、前記制御情報列に対する転送誤りを受信側において感知できるようにするために前記制御情報列に誤り検出ビットが付加された情報を発生する。例えば、前記誤り検出ビット付加部１１０は、１３ビットの制御情報列に８ビットの誤り検出ビットを付加して２１ビットの制御データ列を発生する。かかる誤り検出ビット付加部１１０の代表的な例には、ＣＲＣ(Cyclic Redundancy Code)発生器がある。このＣＲＣ発生器は、入力される制御情報列をＣＲＣを利用して符号化することによって前記制御情報列にＣＲＣ情報が付加された制御データ列を発生する。前記ＣＲＣにより発生する付加ビット(Redundancy Bit)の数を大きくすると、転送誤りを検出する性能は増加するものの、転送される制御情報列に比べて相対的に多い量の付加ビットは、電力効率の劣化を招くことにつながる。したがって、前記誤り検出ビットには、通常、８ビットのＣＲＣビットが使用される。

テールビット付加部１２０は、前記誤り検出ビット付加部１１０の出力制御データ列にテールビット(tail bits)を付加する。畳込み符号器(Convolutional Encoder)１３０は、前記テールビット付加部１２０の出力を畳込み符号化し、符号化したシンボルを出力する。例えば、前記テールビット付加部１２０は、前記畳込み符号器１３０による畳込み符号化のために全て“０”で構成された８ビットのテールビットを付加することによって、２９ビットの情報を出力する。前記畳込み符号器１３０により１スロット長の制御情報列は１／２の符号率で畳込み符号化され、２スロット長の制御情報列及び４スロット長の制御情報列は１／４の符号率で畳込み符号化される。１／４の符号率で畳込み符号化された制御情報列のシンボル数は１／２の符号率で畳込み符号化された制御情報列のシンボルの数に比べて２倍となる。シンボル反復器(Symbol Repeater)１４０は４スロット長の制御情報列に対して畳込み符号化されたシンボルを繰り返し出力することによって４スロット長の制御情報列に対して畳込み符号化されたシンボルの数が２スロット長の制御情報列に対して畳込み符号化されたシンボルの数より２倍になるようにする。その結果、前記シンボル反復器１４０を通過した後には５８Ｎ(Ｎ＝１、２又は４)個のシンボルが出力される。

せん孔器(Puncturer：パンクチュア)１５０は、性能劣化を最小化し、適切な転送率に整合されるようにするために前記シンボル反復器１４０の出力シンボルの中で１０Ｎ個のシンボルをせん孔(puncturing：パンクチュアリング)する。これにより、前記せん孔器１５０からは４８Ｎ(Ｎ=１、２又は４)個のシンボルが出力される。インターリーバ(Interleaver)１６０は、前記せん孔器１５０の出力シンボルをインターリビングする。このようにインターリーバ１６０を使用する理由は、畳込み符号化はバーストエラー(burst error)に弱く、このような弱点を解消する目的からシンボルの順序を混ぜ、バーストエラーの
確率を減らすためである。前記インターリーバ１６０にはブロックインターリーバ(blockinterleaver)の一種であるビット逆変換インターリーバ(ＢＲＩ：Bit Reverse Interleaver)が使用される。前記ＢＲＩは、隣接する各シンボル同士間の間隔を最大限に離し、インターリビングの後、全体シンボル列の前半部は偶数番目のシンボルで構成し、後半部は奇数番目のシンボルで構成する。変調器(Modulator)１７０は、前記インターリーバ１６０によりインターリビングされたシンボルをＱＰＳＫ(Quadrature Phase Shift Keying)のような変調方式で変調し、転送のための変調シンボルを発生する。

図２は、図１に示した誤り検出ビット付加部１１０の従来の技術に係る構成を示す図である。この構成は、入力される制御情報列にＣＲＣを使用して８ビットの付加ビットを付加するＣＲＣ発生器に対する構成例を示している。
図２を参照すれば、前記誤り検出ビット付加部１１０は、複数のレジスター２１１〜２１８と、複数の加算器２２１〜２２４と、スイッチＳＷ１〜ＳＷ３と、出力加算器２２５と、レジスター初期値制御器２３０と、を含む。前記レジスター初期値制御器２３０は、１、２、４スロット長のパケットデータが転送される場合には前記レジスター２１１〜２１８の値を“１”に初期化し、８スロット長のパケットデータが転送される場合には前記レジスター２１１〜２１８の値を“０”に初期化する。この時、４スロット長のパケットデータと８スロット長のパケットデータに対応する制御情報列の長さは４スロットと相互同一であるので、受信機において制御情報列の長さを推定するとしてもパケットデータの長さがわからない。したがって、４スロット長のパケットデータに対応する制御情報列と８スロット長のパケットデータに対応する制御情報列に対する付加ビット(誤り検出ビット)を発生する時、前記レジスター初期値制御器２３０は、前記レジスター２１１〜２１８の初期値を上述したように設定することによって、受信機において復号化を通じて４スロット長のパケットデータが転送されたか、８スロット長のパケットデータが転送されたか確認できるようにする。これらのレジスターの値が初期化された後には入力される制御情報列の各ビットとそれらレジスターの値が右側にシフト(shift)されながら得られる値との間に加算器２２５による２進演算がなされ、その演算結果による値が出力制御データ列として転送される。この動作が行われる間、前記スイッチＳＷ１〜ＳＷ３は上側に倒れている状態にある。前記制御情報列の全てのビット、すなわち１３ビットの制御情報列に対して前記のような動作が行われた後、前記スイッチＳＷ１〜ＳＷ３は上側から以前の下側に倒れ、これにより前記スイッチＳＷ１〜ＳＷ３には“０”が入力される。その後、付加ビットの数に該当する８回のレジスター値のシフトを通じて８ビットの付加ビットが付加される。

図３は、従来の技術に係るパケットデータ制御チャネル受信機の構成を示す図であり、図４は、図３に示した受信機により制御情報列を検出するとき各受信方式によって使用されるスロットの長さと位置を示す図である。特に、図３は、パケットデータ制御チャネルを介して転送された制御情報列をＢＳＤにより検出することによってパケットデータの長さを検出できるようにする受信機の構成を示している。また、この受信機は、パケットデータ制御チャネル送信機の誤り検出ビット付加部としてＣＲＣ発生器が適用された例に対する構成であって、送信機のＣＲＣ発生器に対応するＣＲＣ検査器が備えられている。

図３を参照すれば、受信機にはパケットデータの長さを検出するための４種類の受信処理ブロック３１０〜３４０が備えられる。受信処理ブロック３１０は、１スロット長のパケットデータに対応する１スロット長の制御情報列を処理するためのブロックであり、受信処理ブロック３２０は２スロット長のパケットデータに対応する２スロット長の制御情報列を処理するためのブロックであり、受信処理ブロック３３０は４スロット長のパケットデータに対応する４スロット長の制御情報列を処理するためのブロックであり、受信処理ブロック３４０は８スロット長のパケットデータに対応する４スロット長の制御情報列を処理するためのブロックである。

前記受信処理ブロック３１０〜３４０ではそれぞれデインターリーバ(deinterleaver)３１２、３２２、３３２、３４２によりスロット長だけのデインターリービング(deinterleaving)動作が行われ、逆せん孔器(depuncturer：デパンクチュア)３１４、３２４、３３４、３４４により各スロット長に応じた逆せん孔(depuncturing)動作が行われる。４スロット長の制御情報列に対応する前記受信処理ブロック３３０、３４０では、図１に示したシンボル反復器１４０の逆過程に該当する隣接した２個のシンボルに対するシンボル結合(symbol combining)動作がシンボル結合器(symbol combiner)３３５、３４５により行
われる。前記受信処理ブロック３１０、３２０で逆せん孔動作が行われた後、そして前記受信処理ブロック３３０、３４０でシンボル結合動作が行われた後、前記受信処理ブロック３１０〜３４０ではそれぞれ畳込み復号器(convolutional decoder)３１６、３２６、３３６、３４６により畳込み復号化動作が行われる。１スロット長の制御情報列に対応する畳込み復号器３１６は、逆せん孔器３１４の出力を符号率１／２で畳込み復号化する。
２スロット長の制御情報列に対応する畳込み復号器３２６は、逆せん孔器３２４の出力を符号率１／４で畳込み復号化する。これと同様に、４スロット長の制御情報列に対応する畳込み復号器３３６、３４６はそれぞれ、シンボル結合器３３５、３４５の出力を符号率１／４で畳込み復号化する。前記受信処理ブロック３１０〜３４０それぞれの最後の段にはＣＲＣ検査器(checker)３１８、３２８、３３８、３４８が備えられる。前記ＣＲＣ検査器３１８、３２８、３３８、３４８はそれぞれ対応する畳込み復号器３１６、３２６、３３６、３４６により畳込み復号化されたシンボルについてＣＲＣ検査動作を行う。前記ＣＲＣ検査器３１８、３２８、３３８、３４８によるＣＲＣ検査動作により送信側から送信された制御情報列に対する誤りの存在有無が検出される。前記ＣＲＣ検査器３１８、３２８、３３８、３４８によるＣＲＣ検査動作時、各検査器は、既に図２において説明したように、あらかじめ決定された初期値(“１”または“０”)を使用する。すなわち、ＣＲＣ検査器３１８は復号器レジスターの初期値として“１”を設定して誤り有無を検出し、ＣＲＣ検査器３２８は、復号器レジスターの初期値として“１”を設定して誤り有無を検出し、ＣＲＣ検査器３３８は、復号器レジスターの初期値として“１”を設定して誤り有無を検出し、ＣＲＣ検査器３４８は復号器レジスターの初期値として“０”を設定して誤り有無を検出する。パケット長検出器３５０は、前記受信処理ブロック３１０〜３４０それぞれによる受信処理結果を入力してパケットデータの長さを検出する。ここで、前記４個の受信処理ブロック３１０〜３４０は物理的に異なる受信処理ブロックで構成してもよく、一つの受信処理ブロックに受信パラメタを異ならせて適用することによって構成してもいい。

図３に示す受信機において、ＣＲＣ復号化の結果、３つの受信処理ブロックで誤りがあり、１つの受信処理ブロックで誤りがなければ、誤りがない受信処理ブロックに対応する長さだけのパケットデータが転送されたと判断する。しかし、２つの以上の受信処理ブロックで誤りがないと報告されたり、全ての受信処理ブロックで誤りがあるなら、どのような種類の制御情報列が転送されたかわからず、その結果、パケットデータの受信にも失敗してしまう。

前述のようにＢＳＤを利用して制御情報列を検出する受信機では、２スロット制御情報列と４スロットパケットデータに該当する４スロット制御情報列を検出する過程において次のような問題点がある。

再び図１を参照すれば、２スロット制御情報列と４スロットパケットデータに該当する４スロット制御情報列は同一のＣＲＣレジスター初期値を持ち、符号率１／４の畳込み符号により符号化される。次いで、前記４スロット制御情報列はシンボル反復器を通りながらシンボルの数が２倍と増加するに対し、２スロット制御情報列に対してはシンボル繰り返しがなされない。その後、前記２スロット制御情報列の符号化されたシンボル列と前記４スロット制御情報フレームの符号化されたシンボル列はせん孔及びインターリビングされる。

前記４スロット制御情報列がＢＲＩインターリビングされる時、前記２スロット制御情報列と前記４スロット制御情報列のせん孔パターンが異なっているにもかかわらず、シンボル繰り返された情報の相当部分が前半部２個のスロット部分と後半部２個のスロット部分に分けられて挿入される。したがって、前記４スロット制御情報列が転送された時、これを図３に示した２スロット制御情報列のための受信処理ブロック３２０により受信すると、前記４スロット制御情報列が成功的に受信され、したがって、ＣＲＣ復号化のさい誤りがないものと判断される。例えば、前記４スロット制御情報列が転送された時、２スロット制御情報列のための受信処理ブロック３２０と４スロット制御情報列のための受信処理ブロック３３０の畳込み復号器３２６、３３６は、実験から得られた下記の<表１>の下部ＳＰＤＣＣＨ(ＣＲＣ)４(１)から分かるように、ＣＲＣ成功(success)の２(１)、４(１
)とも同一の数(１００００)の復号化シンボル、すなわち同一のＣＲＣ復号結果を発生す
る。これにより、ＣＲＣ復号のさい誤りがないと判断され、結果としてパケットデータの長さがわからないという問題点が生じる。

前記２スロット制御情報列が転送された時にも同じ問題が生じる。前記２スロット制御情報列が転送された時、４スロット制御情報列のための受信処理ブロック３３０には前記２スロット制御情報列の情報に以前の２スロットの任意の情報や雑音が結合されて受信される。この時、前記２スロット制御情報列に対するインターリビングパターンとせん孔パターンが前記４スロット制御情報列に対するインターリビングパターンとせん孔パターンと相互似ているので、前記２スロット制御情報列に対するＣＲＣ復号化を前記４スロット制御情報列のための受信処理ブロック３３０により行う場合にも誤りがないと判断される。例えば、前記２スロット制御情報列が転送された時、４スロット制御情報列のための受信処理ブロック３２０と４スロット制御情報列のための受信処理ブロック３３０の畳込み復号器３２６、３３６は実験から得られた下記の<表１>の下部ＳＰＤＣＣＨ(ＣＲＣ)２(１)から分かるように、ＣＲＣ成功(success)の２(１)、４(１)がほぼ同じ数(１００００、７９０２)の復号化シンボル、すなわち同一のＣＲＣ復号結果を発生する。これにより、ＣＲＣ復号の時誤りがないと判断され、そり結果、パケットデータの長さがわからないという問題点がある。

また、前記畳込み復号器３２６、３３６の出力が同一であることから、受信された制御情報列の情報ビット(例えば、どの使用者に転送された制御情報列であるかを表す情報ビットまたは再転送に関連した情報ビットなど)もまた、２スロット制御情報列に対する受信処理ブロック３２０と４スロット制御情報列に対する受信処理ブロック３３０で同一に受信される。したがって、制御情報列内の情報ビットを利用するとしても制御情報列のスロット長が区別付かず、その結果、パケットデータの長さも判断できないという問題点が実験から見出された。

上記の問題点を下記の<表１>に示す。下記の<表１>は、１(１)、２(１)、４(１)、４(０)スロット長の制御情報列を雑音がない状態でそれぞれ１０,０００回転送した結果であって、コンピュータ模擬実験(simulation)から得られる。ここで、前記括弧内の“１”と“０”はＣＲＣ発生器の全てのレジスターを“１”または“０”に初期化する値である。前記コンピュータ模擬実験から得られる結果には、成功的な検出確率(Pd)、該当スロット長でないのを該当スロット長として認識する誤報確率(false probability)(Pfa)、該当スロット長であるのを該当スロット長でないと判断するミス確率(mis-probability)(Pm)、そして誤報確率(Pfa)とミス確率(Pm)との和である誤り確率(Pe)がある。下記の<表１>から、２(１)スロットと４(１)スロットの制御情報フレーム検出に対する誤り確率(Pe)が異常に大きいことがわかる。

したがって、本発明は、上記の問題点に鑑みてなされたものであり、その第１の目的は、通信システムにおいて送信のための情報に誤り検出情報を付加させる装置及び方法を提供することにある。

本発明の第２の目的は、通信システムにおいて、相異なる長さを持つ送信のための情報に対応する誤り検出情報を付加させる装置及び方法を提供することにある。

本発明の第３の目的は、パケットデータの転送のための通信システムにおいて、前記パケットデータの制御情報に誤り検出情報を付加させる装置及び方法を提供するにある。

本発明の第４の目的は、パケットデータの転送のための通信システムの受信機で前記パケットデータの制御情報を受信して判別する装置及び方法を提供することにある。

本発明の第５の目的は、パケットデータの転送のための移動通信システムにおいてパケットデータ制御チャネルを介して送信される制御情報フレームの長さをＢＳＤ(Blind Slot Detection)を利用して推定する時、效率よく推定できるように設計された制御情報フレーム送受信装置及び方法を提供することにある。

上記の目的を達成するために、本発明の第１側面によれば、異なる長さを持つ少なくとも二つのデータ列をデータチャネルを介して送信でき、各データ列の長さと同じ長さを持ち、前記各データ列のデータ転送率とデータ転送構造を表す制御情報列と前記制御情報列の誤りを検出するための誤り検出情報ビット列とを含む制御データ列をデータ制御チャネルを介して送信する通信システムにおいて、前記少なくとも二つのデータ列が異なる長さで送信されているか区別するための前記誤り検出情報ビット列発生装置が提案される。

前記誤り検出情報ビット列発生装置は、前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；これら前記レジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；前記制御情報列が入力される間には前記制御情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、前記制御情報列の入力が完了した時にはあらかじめ設定された入力ビットと前記最後の位置のレジスターから出力されるビットを順次的に加算して前記誤り検出情報ビット列として出力する演算器と；前記少なくとも二つのデータ列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；を含む。

本発明の第２側面によれば、第１長さを持つ第１情報列をあらかじめ設定された符号率で符号化して送信したり、前記第１長さのＦ倍(ここで、Ｆは２の倍数)である第２長さを持つ第２情報列を前記設定された符号率で符号化した後Ｆ倍繰り返して送信する通信システムにおいて、前記第１情報列あるいは前記第２情報列の入力情報列に誤り検出のための情報ビット列を付加させて送信のための情報列を発生するための装置が提案される。

前記送信情報列発生装置は、前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；これらレジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；前記入力情報列が入力される間には、前記入力情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、また、前記入力情報列を前記送信のための情報列として出力し、前記入力情報列の入力が完了した時には、あらかじめ設定された入力ビットを前記加算器に提供し、前記設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを順次的に加算して誤り検出情報ビット列として出力し、また、前記誤り検出情報ビット列を前記送信のための情報列として出力する演算器と；前記第１情報列及び前記第２情報列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；を含む。

本発明の第３側面によれば、異なる長さを持つ少なくとも二つのデータ列をデータチャネルを介して送信でき、各データ列の長さと同じ長さを持ち、前記各データ列のデータ転送率とデータ転送構造を表す制御情報列と前記制御情報列の誤りを検出するための誤り検出情報ビット列とを含む制御データ列をデータ制御チャネルを介して送信する送信機と、前記送信機から前記データチャネルを介して送信されるデータ列と前記データ制御チャネルを介して送信される制御データ列を受信する受信機とを含む通信システムにおいて、前記データチャネルを介して送信されるデータ列の長さを検出するために前記受信された制御データ列の誤りを検査するための装置が提案される。

前記誤り検査装置は、前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；前記レジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；前記受信された制御データ列に含まれた制御情報列が受信される間には前記制御情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、前記制御情報列の受信が完了した時にはあらかじめ設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを順次的に加算して受信誤り検出情報ビット列として出力する演算器と；前記少なくとも二つのデータ列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列とを比較して誤り有無を判定する誤り判定部と；を含む。

本発明の第４側面によれば、第１長さを持つ第１情報列をあらかじめ設定された符号率で符号化して送信したり、前記第１長さのＦ倍(ここで、Ｆは２の倍数)である第２長さを持つ第２情報列を前記設定された符号率で符号化した後Ｆ倍繰り返して前記第１情報列あるいは前記第２情報列に誤り検出のための情報ビット列を付加させて送信のための情報列として送信する送信機と、前記送信機からの情報列を受信する受信機とを含む通信システムにおいて、前記受信情報列の誤りを検査するための装置が提案される。

前記誤り検査装置は、前記誤り検出情報ビット列の数に対応し、互いに直列接続される複数のレジスターと；これらレジスター間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置し、各加算器が入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する複数の加算器と；前記受信情報列が入力される間には、前記受信情報列のビットと前記複数のレジスターのうち最後の位置のレジスターから出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器に提供し、前記受信情報列の入力が完了した時には、あらかじめ設定された入力ビットを前記加算器に提供し、前記設定された入力ビットと前記最後の位置のレジスターから出力されるビットとを順次的に加算して受信誤り検出情報ビット列として出力する演算器と；前記第１情報列及び前記第２情報列に対してそれぞれ定められる初期値の中から選択された一つの初期値を前記レジスターに提供する初期値制御器と；前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列とを比較して誤り有無を判定する誤り判定部と；を含む。

上述の如く、本発明は、パケットデータの転送のための移動通信システムのパケットデータ制御チャネル上の信号送受信において同じ長さの制御情報フレームだけでなく、異なる長さの制御情報フレームにも異なるＣＲＣ発生器レジスター初期値を設定することによって、ＢＳＤ(Blind Slot Detection)を利用した制御情報フレーム受信に際して誤りが発生する問題を解決できる利点がある。

以下、本発明の好ましい実施例を添付図面を参照しつつ詳細に説明する。図面中、同一の構成要素には可能な限り同一の参照符号と番号を共通使用し、周知技術については適宜説明を省略するものとする。
下記では、異なる長さを持つ少なくとも二つのパケットデータ列の転送のための移動通信システムにおいて、前記パケットデータ列の制御のための制御データを送受信する本発明の実施例に係るパケットデータ制御チャネル送信機及び受信機が説明される。ここで、前記制御データは、転送されるパケットデータの転送率とデータ転送構造(例えば、パケットデータの長さ)を表す制御情報列(例えば、プリアンブル(preamble))を含むものとして説明され、パケットデータ制御チャネルは、ＳＰＤＣＣＨ(Secondary Packet Data Control Channel)として説明される。本発明の実施例に係る送信機は、前記制御データが転送されて受信機において正常に受信されたか否かを検出できるようにするために前記制御情報列に誤り検出のための情報ビット列を付加させる誤り検出情報付加装置を含む。この誤り検出情報付加装置の代表的な例として本発明の実施例では巡回冗長コード(ＣＲＣ：Cyclic Redundancy Code)発生器が説明される。本発明の実施例に係る受信機は、送信機から転送された制御データを受信してパケットデータの長さを判断できるようにするためのＢＳＤ(Blind Slot Detection)方式による受信機である。下記で説明される本発明の実施例に係る送信機及び受信機は、移動通信システムだけでなく、データ列を転送し、また、このようなデータ列の効率的な転送のために転送されるデータの転送率とデータ転送構造を表す制御情報列と前記制御情報列の誤りを検出するための誤り検出情報ビット列とを含む制御データ列を転送する通信システムにおいても同一に適用され得るという事実に留意されたい。

本発明の好ましい実施例では、前述のような従来の技術に係るパケットデータ制御チャネルの構造的問題によって異なる長さの制御情報列(あるいは、制御情報フレーム)を判別するためにＢＳＤを利用して制御情報フレームを受信した時に発生する誤りを解決するための改善された付加情報(ＣＲＣ)発生器及びＢＳＤ受信機が説明される。本発明の実施例によれば、同一の長さの制御情報フレームだけでなく、異なる長さの制御情報フレームにも異なるＣＲＣ発生器のレジスター初期値を設定することによって、ＢＳＤを利用した制御情報フレーム受信時に誤りが発生する問題を解決することを特徴とする。すなわち、図３のように、異なる長さの制御情報フレームのための受信処理ブロックにおいて畳込み復号器出力が同じくなってもＣＲＣ発生器のレジスター初期値を異ならせて設定することによって一つの受信処理ブロックでのみＣＲＣ復号器に誤りがないものと判断されるようにし、制御情報フレームの長さを区別できるようにする。

下記で使用される用語“制御情報フレーム”は、請求範囲における“制御情報列”を意味し、“誤り検出ビット”は請求範囲における“誤り検出情報ビット列”を意味し、“制御情報”は請求範囲における“制御データ列”を意味し、“パケットデータ”は請求範囲における“データ列”を意味する。

図５は、本発明の実施例に係る誤り検出情報付加装置の構成を示す図である。この誤り検出情報付加装置は、図１の誤り検出ビット付加部１１０を構成し、図２に示した装置(ＣＲＣ発生器)に取って代わる。図２に示したＣＲＣ発生器は、制御情報フレームの長さが同一の場合に限って４スロットパケットデータのための４スロット制御情報フレームと８スロットパケットデータのための４スロット制御情報フレームの場合のようにＣＲＣ発生器のレジスター初期値を異ならせて設定する。しかし、本発明のＣＲＣ発生器は、制御情報フレームの長さに関らず異なる長さのパケットデータを支援する制御チャネル制御情報フレームに対して異なるレジスター初期値を設定する。例えば、８ビットの誤り検出ビットを制御情報フレームに付加する場合、ＣＲＣ発生器を構成する８個のレジスターにそれぞれ“１”や“０”を任意に設定する。これを十進水で表示すると前記８個のレジスターには０〜２５５(２⁸-１)の範囲内の値が初期値として設定される。すなわち、ＣＲＣ発生器を構成するレジスターの数(誤り検出のための付加情報のビット数)をｍとする時、前記ＣＲＣ発生器のレジスターそれぞれには０〜(２^m-１)に該当する十進数値の範囲内で初期値が設定されることができる。例えば、１スロットパケットデータのための１スロット制御情報フレーム、２スロットパケットデータのための２スロット制御情報フレーム、４スロットパケットデータのための４スロット制御情報フレーム、８スロットパケットデータのための４スロット制御情報フレームをそれぞれ転送する際に使用されるＣＲＣ発生器のレジスターの初期値Ｎ１、Ｎ２、Ｎ３、Ｎ４は、０〜２５５範囲内の任意の値と設定されることができる。この時、Ｎ１、Ｎ２、Ｎ３、Ｎ４を異なる値に設定してもよく、Ｎ１をＮ２、Ｎ３またはＮ４と同一に設定してもいい。なぜなら、従来の技術に係るＣＲＣ発生器において問題とされてきたＮ２とＮ３だけを異なる値を持つように設定すればいいためである。もちろん、前記Ｎ１〜Ｎ４の値は固定された値に指定して使用してもいい。

図５を参照すれば、本発明の実施例に係る誤り検出情報付加装置は、複数のレジスター２１１〜２１８と、複数の加算器２２１〜２２４と、スイッチＳＷ１〜ＳＷ３と、出力加算器２２５と、初期値制御器４００とを含む。前記初期値制御器４００は、１スロット長のパケットデータが転送される場合には前記レジスター２１１〜２１８の値をＮ１に初期化し、２スロット長のパケットデータが転送される場合には前記レジスター２１１〜２１８の値をＮ２に初期化し、４スロット長のパケットデータが転送される場合には前記レジスター２１１〜２１８の値をＮ３に初期化し、８スロット長のパケットデータが転送される場合には前記レジスター２１１〜２１８の値をＮ４に初期化する。

前記レジスター２１１〜２１８の値が初期化された後には、入力される制御情報の各ビットと前記レジスター２１１〜２１８の値が右側にシフト(shift)されながら最終的に最後の段のレジスター２１８から得られる値の間に出力加算器２２５による２進演算(あるいは、排他的論理和演算、モジューロ２演算)がなされ、その演算結果による値がフィードバックビット列として生成される。この生成されたフィードバックビット列は、前記レジスター２１１〜２１８のうち初期のレジスター２１１の入力と前記加算器２２１〜２２４のうちいずれかの入力として提供される。このような動作の間、前記スイッチＳＷ１〜ＳＷ３は上側に倒れている状態である。前記制御情報の全てのビット、すなわち１３ビットの制御情報について前記のような動作が行われた後、前記スイッチＳＷ１〜ＳＷ３は上側から再び下側に倒れるように切り替えられ、これにより、前記スイッチＳＷ１〜ＳＷ３には“０”が入力される。その後、付加ビットの数である８回のレジスター値のシフトを通じて８ビットの付加ビットが付加される。

このような本発明の実施例に係る誤り検出情報付加装置は、従来の技術に係るＣＲＣ発生器が持つ問題点を解決するために案出されたものである。すなわち、２スロット長のパケットデータが転送されるのを表す２スロット長の制御情報フレームを転送する場合と、４スロット長のパケットデータが転送されるのを表す４スロット長の制御情報フレームを転送する場合にも受信機で正常的な誤り検出により制御情報フレーム及び転送されたパケットデータの長さを検出できるようにすることを特徴とする。したがって、前記誤り検出情報付加装置を図１及び図５を参照して説明すれば、下記のとおりになる。

本発明の実施例に係る誤り検出情報付加装置は、第１長さを持つ第１情報(例えば、２スロット長のパケットデータ)をあらかじめ設定された符号率で符号化(例えば、符号率１／４で畳込み符号化)して送信するか、前記第１長さのＦ倍の第２長さを持つ第２情報(例えば、４スロット長のパケットデータ)を前記設定された符号率で符号化した後、Ｆ倍繰り返して送信する通信システムにおいて、送信のための前記第１情報または前記第２情報に誤り検出のための情報を付加させて送信する。この誤り検出情報付加装置は、初期値制御器４００と、誤り検出情報発生器とを含む。前記誤り検出情報発生器は、複数のレジスター２１１〜２１８と、複数の加算器２２１〜２２４と、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、出力加算器２２５とから構成される。

前記初期値制御器４００は、転送のためのパケットデータの長さに対する情報(N slots)を受信し、転送のためのパケットデータの長さに対する情報に基づいて適切な初期値を前記複数のレジスター２１１〜２１８に提供する。例えば、前記初期値制御器４００は、前記第１情報の送信時には第１初期値を提供し、前記第２情報の送信時には前記第１初期値と異なる第２初期値を提供する。前記第１初期値及び前記第２初期値は、前記誤り検出情報のビット数に対応する値の範囲内で決定される。前記誤り検出情報のビット数がｍの時、前記第１初期値及び前記第２初期値は(２^m-１)の範囲内で異なる値に決定される。

前記誤り検出情報発生器は、前記誤り検出情報のビット数に対応する互いに直列接続された複数のレジスター２１１〜２１８を含む。前記誤り検出情報発生器は、前記第１情報または前記第２情報の送信情報を送信するに先立って、前記初期値制御器４００から提供される該当初期値に前記レジスター２１１〜２１８を初期化させる。また前記誤り検出情報発生器は前記送信情報を送信するとき前記レジスター２１１〜２１８を順次的にシフトさせる。この時、順次的にシフトされて前記レジスター２１１〜２１８の最後のレジスター２１８から出力されるビットは、前記送信情報のビットと共に出力加算器２２５により加算される。この出力加算器２２５により加算されてから出力されるビットは、第２スイッチＳＷ２を通じてフィードバックビット列として前記レジスター２１１〜２１８の初期レジスター２１１と前記加算器２２１〜２２４に入力される。また、前記誤り検出情報発生器は、前記送信情報の送信が完了した時前記レジスター２１１〜２１８を順次的にシフトさせる。この時、前記レジスター２１１〜２１８の最後のレジスター２１８から出力される値は、第３スイッチＳＷ３を通じて前記送信情報に付加させるための前記誤り検出情報として発生される。

前記レジスター２１１〜２１８はそれぞれ、信号入力端と、信号出力端と、前記初期値制御器４００からの初期値を受信できるように接続される初期値入力端とを備えた初期レジスター２１１と、前記最後のレジスター２１８と、中間レジスター２１２〜２１７とから構成される。この時、前記初期レジスター２１１、前記中間レジスター２１２〜２１７及び前記最後のレジスター２１８は入力経路及び出力経路を通じて互いに直列接続される構造を持つ。この時、前記レジスター２１１〜２１８の経路のうちあらかじめ定められた位置の経路上には該当するレジスター(２１１、２１３、２１４、２１７)の出力値と出力加算器２２５からの出力値またはあらかじめ設定された値(“０”)とを加算して前記該当するレジスターに隣接するレジスター(２１２、２１４、２１５、２１８)の信号入力端に印加する加算器２２１〜２２４が備えられる。これらの加算器２２１〜２２４の位置はＣＲＣ(Cyclic Redundancy Check)情報生成のためのあらかじめ与えられた生成多項式を満足させるように決定される。ここではＣＲＣ情報が８ビットであり、生成多項式g(x)=x⁸+x⁷+x⁴+x³+x+１の場合を示している。

前記誤り検出情報発生器の出力加算器２２５は、前記送信情報の送信時には前記送信情報の各ビットと前記最後のレジスター２１８の出力値とを加算してフィードバックビット列として前記初期レジスター２１１の信号入力端及び前記加算器２２１〜２２４の入力端に印加する。前記出力加算器２２５は前記送信情報の送信が完了した時には前記最後のレジスター２１８の出力値をあらかじめ設定された値(“０”)と加算して前記誤り検出情報として出力する。このような動作のために前記スイッチＳＷ１〜ＳＷ３が備えられる。

第１スイッチＳＷ１は、前記送信情報を入力するための第１入力端子と、前記設定された値を入力するための第２入力端子と、前記出力加算器２２５の第１入力端子に接続される出力端子とを備え、前記第１入力端子から入力される前記送信情報と前記第２入力端子から入力される前記設定された値を前記出力端子を通じて選択的に出力する。第２スイッチＳＷ２は、前記出力加算器２２５の出力端に接続される第１入力端子と、前記設定された値を入力するための第２入力端子と、前記初期レジスター２１１の信号入力端に接続される出力端子とを備え、前記第１入力端子から入力される前記出力加算器２２５の出力と前記第２入力端子から入力される前記設定された値を前記出力端子を通じて選択的に出力する。第３スイッチＳＷ３は、前記第１スイッチの前記出力端子に接続される第１入力端子と、前記出力加算器２２５の出力端に接続される第２入力端子と、前記送信情報及び前記誤り検出情報を出力するための出力端子とを備え、前記第１入力端子から入力される前記送信情報または前記設定された値と前記第２入力端子から入力される前記出力加算器２２５の出力を選択的に出力する。

前記出力加算器２２５と前記スイッチＳＷ１〜ＳＷ３は、下記のような動作を行う演算器として動作する。前記演算器は、入力情報の列が入力される間には前記入力情報列のビットと前記最後のレジスター２１８から出力されるビットとを前記出力加算器２２５により順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記加算器２２１〜２２４と前記初期レジスター２１１に提供し、また、前記入力情報列を前記第３スイッチＳＷ３を通じて送信のための情報列として出力する。また、前記演算器は、前記入力情報列の入力が完了した時にはあらかじめ設定された入力ビットである“０”のビットと前記最後のレジスター２１８から出力されるビットとを前記出力加算器２２５により順次的に加算し、前記出力加算器２２５による加算結果を前記第３スイッチＳＷ３を通じて誤り検出情報ビット列として出力する。

図６は、本発明の実施例に係るパケットデータ制御チャネル受信機の構成を示す図である。この受信機は、図３に示したＢＳＤ受信機と略同一の構造を有するが、ＣＲＣ発生器レジスター初期値をＣＲＣ検査器に設定する点において違いがある。すなわち、本発明の実施例に係る受信機は、４種類の受信処理ブロックにおいてＣＲＣ検査を行うさい異なる値のＣＲＣ発生器レジスター初期値を使用することに特徴がある。このような受信機はＢＳＤ方式によるものである。ここで、ＢＳＤとは、送信機から送信されたパケットデータに対する制御情報フレームが受信される時、この受信された制御情報フレームをスロット単位に推定することによって送信されたパケットデータの長さを検出できるようにする技術のことをいう。例えば、図４に示すように、(ｋ＋３)番目のスロットでは１スロット制御情報フレームが受信されたか検出する。(ｋ＋２)番目のスロットでは以前の(ｋ＋３)番目のスロットから連続して２スロット制御情報フレームが受信されたか検出する。(ｋ)番目のスロットでは以前の(ｋ＋３)番目のスロット、(ｋ＋２)番目のスロット及び(ｋ＋１)番目のスロットから連続して４スロットパケットデータに対する４スロット制御情報フレームまたは８スロットパケットデータに対する４スロット制御情報フレームが受信されたか検出する。このような制御情報フレームの検出動作の間に誤り検出情報(ＣＲＣ情報)検査が行われ、この時、各制御情報フレームに対するＣＲＣ検査に使用される初期値は、図５において既に説明したようにＮ１、Ｎ２、Ｎ３、Ｎ４となる。

図６を参照すれば、受信機は送信機から転送されたパケットデータの長さを検出するために４種類の受信処理ブロック５１０〜５４０を含む。前記受信処理ブロック５１０〜５４０は受信信号を入力した後ＣＲＣを利用して誤り存在有無を検出することによってパケットデータの長さを検出する。ここで、受信信号は復調されたソフト決定値(demodulatedsoft decision value)であって、送信機により転送可能なパケットデータの情報ビットによって定められる長さを持つ制御情報フレームである。この時、前記情報ビットの例には、ＳＰＤＣＣＨ上の１３ビット情報である６ビットのＭＡＣ(Medium Access Control)識別字(ＩＤ：Identifier)、２ビットＡＲＱ(Automatic Response Request)チャネルＩＤ、３ビットの符号化パケット大きさ(Encoder Packet Size)、２ビットサブパケット(Sub-packet)ＩＤがある。前記受信処理ブロック５１０は、１スロット長のパケットデータに対応する１スロット長の制御情報フレームを処理するためのブロックであり、前記受信処理ブロック５２０は、２スロット長のパケットデータに対応する２スロット長の制御情報フレームを処理するためのブロックであり、前記受信処理ブロック５３０は４スロット長のパケットデータに対応する４スロット長の制御情報フレームを処理するためのブロックであり、前記受信処理ブロック５４０は８スロット長のパケットデータに対応する４スロット長の制御情報フレームを処理するためのブロックである。前記受信処理ブロック５１０〜５４０ではそれぞれデインターリーバ(deinterleaver)３１２、３２２、３３２、３４２によりスロット長だけのデインターリービング(deinterleaving)動作が行われ、逆せん孔器(depuncturer)３１４、３２４、３３４、３４４により各スロット長に応じた逆せん孔(depuncturing)動作が行われる。４スロット長の制御情報フレームに対応する前記受信処理ブロック５３０、５４０では、図１に示したシンボル反復器１４０の逆過程に該当する隣接した２個のシンボルに対するシンボル結合(symbol combining)動作がシンボル結合器(symbol combiner)３３５、３４５により行われる。前記受信処理ブロック５１０、５２０で逆せん孔動作が行われた後、そして前記受信処理ブロック５３０、５４０でシンボル結合動作が行われた後に前記受信処理ブロック５１０〜５４０ではそれぞれ畳込み復号器(convolutional decoder)３１６、３２６、３３６、３４６により畳込み復号化動作が行われる。１スロット長の制御情報フレームに対応する畳込み復号器３１６は、逆せん孔器３１４の出力を符号率１／２で畳込み復号化する。２スロット長の制御情報フレームに対応する畳込み復号器３２６は、逆せん孔器３２４の出力を符号率１／４で畳込み復号化する。これと同様に、４スロット長の制御情報フレームに対応する畳込み復号器３３６、３４６はそれぞれ、シンボル結合器３３５、３４５の出力を符号率１／４で畳込み復号化する。

前記受信処理ブロック５１０〜５４０それぞれの最後の段にはＣＲＣ検査器(checker)５１８、５２８、５３８、５４８が備えられる。これらＣＲＣ検査器(checker)５１８、５２８、５３８、５４８はそれぞれ対応する畳込み復号器３１６、３２６、３３６、３４６により畳込み復号化されたシンボルについてＣＲＣ検査動作を行う。これにより、誤り存在有無が検出される。ここではＣＲＣ検査器が受信処理ブロック別に備えられた例が説明されているが、ＣＲＣ検査器を受信処理ブロック別に備えずに後述する図７に示すように、単に一つのＣＲＣ検査器にレジスターの初期値を異ならせて適用して構成してもいい。前記ＣＲＣ検査器５１８、５２８、５３８、５４８によるＣＲＣ検査動作のとき、各検査器は、既に図５において説明したように、初期値制御器４００から提供されるあらかじめ決定された初期値を使用する。すなわち、ＣＲＣ検査器５１８は復号器レジスターの初期値として“Ｎ１”を設定して誤り有無を検出し、ＣＲＣ検査器５２８は復号器レジスターの初期値として“Ｎ２”を設定して誤り有無を検出し、ＣＲＣ検査器５３８は復号器レジスターの初期値として“Ｎ３”を設定して誤り有無を検出し、ＣＲＣ検査器５４８は復号器レジスターの初期値として“Ｎ４”を設定して誤り有無を検出する。パケット長検出器３５０は前記受信処理ブロック５１０〜５４０それぞれによる受信処理結果を入力してパケットデータの長さを検出する。ここで、前記４個の受信処理ブロック５１０〜５４０は物理的に異なる受信処理ブロックで構成されてもよく、一つの受信処理ブロックに異なる受信パラメタを適用することによって構成されてもいい。

図７は、本発明の実施例によって受信情報の誤りを検査するための装置の構成を示す図である。この誤り検査装置は、図５に示した誤り検出ビット発生装置に取って代わるものであり、その動作は、前記誤り検出ビット発生装置におけると同様に行われるが、単にＳＷ１の入力として受信情報(Received Bits)が入力されるという点に違いがある。このような本発明の実施例に係る誤り検査装置は、従来の技術に係る受信機における問題点を解消するために提案されたものである。すなわち、２スロット長のパケットデータが転送されるのを表す２スロット長の制御情報フレームを受信する場合と、４スロット長のパケットデータが転送されるのを表す４スロット長の制御情報フレームを受信する場合にも、受信機において正常の誤り検出により制御情報フレーム及び転送されたパケットデータの長さを検出できるようにすることにその特徴がある。

図７を参照すれば、本発明の実施例に係る誤り検査装置は、第１長さを持つ第１情報(２スロット長を持つ制御情報フレーム)または前記第１長さのＦ倍(例えば、２倍)の第２長さを持つ第２情報(４スロット長を持つ制御情報フレーム)の送信情報(パケットデータの制御情報フレーム)に誤り検出のための情報を付加して送信する送信機からの情報を受信する受信機において前記受信情報の誤りを検査するためのものである。この誤り検査装置は、複数のレジスター５６１〜５６８と、複数の加算器５７１〜５７４と、出力加算器５７５と、スイッチＳＷ１〜ＳＷ３と、初期値制御器５５０と、誤り判定部５８０とを含む。

前記初期値制御器５５０は、前記第１情報のための第１初期値及び前記第２情報のための第２初期値を前記レジスターを初期化するための値として提供する。この時、提供する初期値の決定は検出しようとするパケットデータの長さ(N slots)によって定められる。前記第１初期値及び前記第２初期値は前記付加された誤り検出情報のビット数に対応する値の範囲内で決定される。

前記複数のレジスター５６１〜５６８は、前記付加された誤り検出情報のビット数に対応して互いに直列接続され、前記初期値制御器５５０から提供される該当初期値に初期化される。前記複数の加算器５７１〜５７４は、前記レジスター５６１〜５６８間の経路のうちあらかじめ与えられた生成多項式により定められる経路上に位置する。前記各加算器５７１〜５７４は、入力経路を通じて入力されるビット列とフィードバックビット列とを加算して出力経路を通じて出力する。この時、フィードバックビット列とは、前記出力加算器５７５から出力されて第２スイッチＳＷ２を通じて提供されるビット列を意味する。前記出力加算器５７５と前記スイッチＳＷ１〜ＳＷ３は、下記のような動作を行う演算器として動作する。前記演算器は、受信情報列(前記第１情報または前記第２情報)が入力される間には前記受信情報列のビットと前記レジスター５６１〜５６８の最後のレジスター５６８から出力されるビットとを順次的に加算して前記フィードバックビット列として生成し、この生成されたフィードバックビット列を前記第２スイッチＳＷ２を通じて前記加算器５７１〜５７４と前記レジスター５６１〜５６８の初期レジスター５６１に提供する。また、前記演算器は、前記受信情報列の入力が完了した時には前記設定された入力ビットである“０”のビットを前記第２スイッチＳＷ２を通じて前記前記加算器５７１〜５７４と前記レジスター５６１〜５６８の初期レジスター５６１に提供し、前記設定された入力ビットと前記最後のレジスター５６８から出力されるビットとを前記出力加算器５７５により順次的に加算して受信誤り検出情報ビット列として出力する。

前記第１スイッチＳＷ１は、前記受信情報列と前記設定された入力ビットのうちいずれかを選択的に出力する。前記第１スイッチＳＷ１は、前記受信情報列が入力される間には前記受信情報列を出力し、前記受信情報列の入力が完了した時には前記設定された入力ビットを出力する。前記出力加算器５７５は、前記第１スイッチＳＷ１からの出力と前記最後のレジスター５６８からのビットとを加算して出力する。前記第２スイッチＳＷ２は、前記出力加算器５７５の出力と前記設定された入力ビットのうちいずれかを前記フィードバックビット列として選択的に前記加算器５７１〜５７４と前記初期レジスター５６１に提供する。前記第２スイッチＳＷ２は、前記受信情報列が入力される間には前記出力加算器５７５の出力を前記加算器５７１〜５７４と前記初期レジスター５６１に提供し、前記受信情報列の入力が完了した時には前記設定された入力ビットを前記加算器５７１〜５７４と前記初期レジスター５６１に提供する。前記第３スイッチＳＷ３は、前記受信情報列と前記出力加算器５７５の出力ビット列である前記受信誤り検出情報ビット列のうちいずれかを選択的に出力する。前記第３スイッチＳＷ３は、前記受信情報列が入力される間には前記受信情報列を出力し、前記受信情報列の入力が完了した時には前記出力加算器５７５から出力される前記受信誤り検出情報ビット列を出力する。

前記誤り判定部５８０は、前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列とを比較して誤り有無を検出する。すなわち、前記誤り判定部５８０は、前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列が同一であれば、前記受信情報に誤りがないと判定する。これに対し、前記誤り判定部５８０は、前記受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列が同一でないと、前記受信情報に誤りがあると判定する。この誤り判定部５８０による判定結果によって図６のパケット長検出器３５０は受信された情報のパケット長を検出できる。

前述の如く、図７に示した装置は、検出しようとするパケットデータの長さにしたがって初期値制御器５５０が動作し、受信情報の先頭１３ビットに該当する送信機から送信された情報が全て受信されると、スイッチＳＷ１〜ＳＷ３は上側から再び下側に倒れるように切り替える。これにより、前記スイッチＳＷ１〜ＳＷ３には“０”が入力される。その後、誤り検出ビットの数である８回のレジスター値シフトを通じて８ビットの誤り検出ビット(付加ビット)が発生される。誤り判定部５８０は、前記受信情報に含まれた誤り検出ビット(送信側において付加されたビット)と新しく生成された誤り検出ビットとを比較して両値が同一なら、誤りがないと判定し、両値が異なると誤りがあると判定する。ここでは初期値制御器５５０及び誤り判定部５８０が別途構成された例を説明したが、これらの構成要素を一つの制御器で具現してもいい。

下記の<表２>は、本発明の実施例によって１(２)、２(４)、４(２５５)、４(０)スロット長の制御情報フレームを雑音のない状態でそれぞれ１０,０００回転送した結果であって、コンピュータ模擬実験(simulation)から得られる。ここで、前記括弧内の数字は、ＣＲＣ発生器のレジスター初期値を十進数で表したものである。１スロット長の制御情報フレームに対してレジスター初期値Ｎ１=２と設定され、２スロット長の制御情報フレームに対してレジスター初期値Ｎ２=４と設定され、４スロット長のパケットデータに対応する４スロット長の制御情報フレームに対してレジスター初期値Ｎ３=２５５と設定され、８スロット長のパケットデータに対応する４スロット長の制御情報フレームに対してレジスター初期値Ｎ４=０と設定された例を示している。前記コンピュータ模擬実験から得られる結果には、成功的な検出確率(Pd)、誤報確率(Pfa)、ミス確率(Pm)、そして誤報確率(Pfa)とミス確率(Pm)との和である誤り確率(Pe)がある。上記の<表１>において２(１)スロットと４(１)スロットの制御情報フレーム検出に対する誤り確率(Pe)が異常に大きかったものが、下記の<表２>では減少したことがわかる。

以上の本発明の詳細な説明では具体的な実施例について説明したが、本発明の範囲を外れない限度内で様々な変形が可能であることはもちろんである。
例えば、本発明の具体的な実施例では、従来の技術の問題点、すなわち図１に示したようなパケットデータ制御チャネル送信機を通じて２スロット長のパケットデータの制御のための２スロット長の制御情報列を符号率Ｒ＝１／４で符号化して転送する場合と、４スロット長のパケットデータの制御のための４スロット長の制御情報列を符号率Ｒ＝１／４で符号化した後シンボルを繰り返して転送する場合だけを考慮した。しかし、本発明は、前記のようなパケットデータ制御チャネル送信機の場合のほか、パケットデータチャネル送信機にも同一に適用されることができる。すなわち、本発明は、第１長さを持つ第１情報列をあらかじめ設定された符号率で符号化して送信したり、前記第１長さのＦ倍(ここで、Ｆは２の倍数)である第２長さを持つ第２情報列を前記設定された符号率で符号化した後Ｆ倍繰り返して送信したりする通信システムに適用可能である。

したがって、本発明の範囲は説明された実施例によって限定されてはいけなく、特許請求の範囲とこの特許請求の範囲と均等なものによって定められるべきである。

本発明が適用される移動通信システムのパケットデータ制御チャネル送信機の構成を示す図。図１に示す誤り検出ビット付加部の従来の技術に係る構成を示す図。従来の技術に係るパケットデータ制御チャネル受信機の構成を示す図。図３に示す受信機によりプリアンブルを検出する時、各受信方式によって使用されるスロットの長さと位置を示す図。本発明の実施例に係る誤り検出ビット付加装置の構成を示す図。本発明の実施例に係るパケットデータ制御チャネル受信機の構成を示す図。本発明の実施例によって受信情報の誤りを検査するための装置の構成を示す図。

符号の説明

２１１〜２１８レジスター
２２１〜２２４加算器
２２５出力加算器
３１２、３２２、３３２、３４２デインターリーバ(deinterleaver)
３１４、３２４、３３４、３４４逆せん孔器(depuncturer)
３１６、３２６、３３６、３４６畳込み復号器
３３５、３４５シンボル結合器
４００初期値制御器
５１０〜５４０受信処理ブロック
５１８、５２８、５３８、５４８ＣＲＣ検査器

Claims

１スロット、２スロット、または４スロットの長さを持つデータを、データチャネルを通して送信する通信システムにおいて、誤り検出ビットを発生する装置であって、
１スロット長に対応する第１の初期値、２スロット長に対応し、前記第１の初期値と等しい第２の初期値、及び４スロット長に対応し、前記第２の初期値と相互に異なる第３の初期値の中で、制御情報の長さに該当する初期値を用いて、前記制御情報に対する誤り検出ビットを生成し、これら誤り検出ビットを前記制御情報に付加(Attach)して出力する誤り検出ビット付加部と、
前記制御情報と前記誤り検出ビットとを含む制御データを、制御チャネルを通して送信する送信部と、
を含むことを特徴とする装置。
前記制御情報は、前記データと等しい長さを持つことを特徴とする請求項１に記載の装置。
前記誤り検出ビット付加部は、
前記誤り検出ビット長に対応し、相互に直列接続される複数のシフトレジスタと、
これらシフトレジスタの中で、あらかじめ与えられた生成多項式によって定められるシフトレジスタどうし間に位置し、入力経路を通して入力される前記制御情報のビットに、フィードバックビットをそれぞれ加算し、これらフィードバックビットの加算されたビットを、出力経路を通して出力する複数の加算器と、
前記制御情報が入力される間には、これら制御情報のビットに、前記複数のシフトレジスタの中で最後のシフトレジスタのビットを順次に加算して、前記フィードバックビットを生成し、これら生成されたフィードバックビット及び前記制御情報を前記加算器に提供し、前記制御情報の入力が完了したときには、前記最後のシフトレジスタのビットに、あらかじめ設定されたビットを順次に加算して、前記誤り検出ビットを出力する演算器と、
前記第１乃至第３の初期値を格納し、前記制御情報の長さに従って選ばれた一つの初期値のビットを、前記シフトレジスタに提供する初期値制御器と、
を含むことを特徴とする請求項１に記載の装置。
前記演算器は、
前記制御情報のビット及び前記あらかじめ設定されたビットの中で一つを選択的に出力する第１のスイッチと、
前記第１のスイッチの出力と前記最後のシフトレジスタのビットとを加算する出力加算器と、
前記出力加算器の出力及び前記あらかじめ設定されたビットの中で一つを、前記フィードバックビットの一部として選択的に前記加算器に提供する第２のスイッチと、
前記制御情報と前記出力加算器の出力の中で一つを、前記誤り検出ビット列の一部として選択的に出力する第３のスイッチと、
を含むことを特徴とする請求項３に記載の装置。
前記第１のスイッチは、前記制御情報が入力される間には、前記制御情報のビットを出力し、前記制御情報の入力が完了したときには、前記あらかじめ設定されたビットを出力することを特徴とする請求項４に記載の装置。
前記第２のスイッチは、前記制御情報が入力される間には、前記出力加算器の出力を前記加算器に提供し、前記制御情報の入力が完了したときには、前記あらかじめ設定されたビットを前記加算器に提供することを特徴とする請求項５に記載の装置。
前記あらかじめ設定されたビットは、“０”であることを特徴とする請求項３乃至６のいずれか一項に記載の装置。
前記第３のスイッチは、前記制御情報が入力される間には、前記制御情報のビットを出力し、前記制御情報の入力が完了したときには、前記誤り検出ビットを出力することを特徴とする請求項６に記載の装置。
１スロット、２スロットまたは４スロットの長さを持つデータを、データチャネルを通して送信する通信システムにおいて、誤り検出ビットを発生する方法であって、
１スロット長に対応する第１の初期値、２スロット長に対応し、前記第１の初期値と等しい第２の初期値、及び４スロット長に対応し、前記第２の初期値と相互に異なる第３の初期値を設定するステップと、
前記初期値の中で、前記制御情報の長さに対応する初期値を用いて、前記制御情報に対する前記誤り検出ビットを生成し、これらの誤り検出ビットを前記制御情報に付加(attach)するステップと、
前記制御情報と前記誤り検出ビットとを含む制御データを、制御チャネルを通して送信するステップと、
を含むことを特徴とする方法。
前記制御情報は、前記データと等しい長さを持つことを特徴とする請求項９に記載の方法。
前記誤り検出ビットを付加するステップは、
前記第１乃至第３の初期値の中で、前記制御情報の長さに従って選ばれた一つの初期値のビットを、前記誤り検出ビットの長さに対応し、相互に直列接続される複数のシフトレジスタに提供するステップと、
前記複数のシフトレジスタの中で、あらかじめ与えられた生成多項式によって定められるシフトレジスタどうし間に位置する複数の加算器によって、入力経路を通して入力される前記制御情報のビットにフィードバックビットをそれぞれ加算し、これらフィードバックビットの加算されたビットを、出力経路を通して出力するステップと、
前記制御情報が入力される間には、これら制御情報のビットに、前記複数のシフトレジスタの中で最後のシフトレジスタのビットを順次に加算して、前記フィードバックビットを生成し、これら生成されたフィードバックビットと前記制御情報を、前記加算器に提供するステップと、
前記制御情報の入力が完了したときには、前記最後のシフトレジスタのビットに、あらかじめ設定されたビットを順次に加算することによって、前記誤り検出ビットを出力するステップと、
を含むことを特徴とする請求項９に記載の方法。
前記あらかじめ設定されたビットは、“０”であることを特徴とする請求項１１に記載の方法。
１スロット、２スロットまたは４スロットの長さを持つデータを、データチャネルを通して送信する通信システムにおいて、制御情報のための誤り検出ビットを検出する装置であって、
前記データと関連した情報を表す制御情報と前記制御情報に付加された誤り検出ビットとを含む制御データを、制御チャネルを通して受信する受信部(receiving part)と、
入力として前記制御データを受信し、１スロット長に対応する第１の初期値、２スロット長に対応し、前記第１の初期値と等しい第２の初期値、及び４スロット長に対応し、前記第２の初期値と相互に異なる第３の初期値を用いて、前記誤り検出ビットを検査する誤り検出ビット検査部(checking part)と、
を含むことを特徴とする装置。
前記制御情報は、前記データと等しい長さを持つことを特徴とする請求項１３に記載の装置。
前記誤り検出ビット検査部は、
前記誤り検出ビットの長さに対応し、相互に直列接続される複数のシフトレジスタと、
前記シフトレジスタの中で、あらかじめ与えられた生成多項式によって定められるシフトレジスタどうし間に位置し、入力経路を通して入力される前記制御情報のビットに、フィードバックビットをそれぞれ加算し、これらフィードバックビットの加算されたビットを、出力経路を通して出力する複数の加算器と、
前記制御情報が入力される間には、これら制御情報のビットに、前記複数のシフトレジスタの中で最後のシフトレジスタのビットを順次に加算して、前記フィードバックビットを生成し、これら生成されたフィードバックビット及び前記制御情報を前記加算器に提供し、前記制御情報の入力が完了したときには、前記最後のシフトレジスタのビットに、あらかじめ設定されたビットを順次に加算することによって誤り検出ビットを検出する演算器と、
前記第１乃至第３の初期値を格納し、前記制御情報の長さに従って選ばれた一つの初期値のビットを、前記シフトレジスタに提供する初期値制御器と、
前記受信された誤り検出ビットと前記検出された誤り検出ビットとを比較することによって、前記制御情報の誤り有無を判定する誤り判定部と、
を含むことを特徴とする請求項１３に記載の装置。
前記演算器は、
前記制御情報のビットと前記あらかじめ設定されたビットの中で一つを選択的に出力する第１のスイッチと、
前記第１のスイッチの出力と前記最後のシフトレジスタのビットとを加算する出力加算器と、
前記出力加算器の出力及び前記あらかじめ設定されたビットの中で一つを、前記フィードバックビットの一部として選択的に前記加算器に提供する第２のスイッチと、
前記制御情報と前記出力加算器の出力の中で一つを、前記誤り検出ビット列の一部として選択的に出力する第３のスイッチと、
を含むことを特徴とする請求項１５に記載の装置。
前記第１のスイッチは、前記制御情報が入力される間には、前記制御情報のビットを出力し、前記制御情報の入力が完了したときには、前記あらかじめ設定されたビットを出力することを特徴とする請求項１６に記載の装置。
前記第２のスイッチは、前記制御情報が入力される間には、前記出力加算器の出力を前記加算器に提供し、前記制御情報の入力が完了したときには、前記あらかじめ設定されたビットを前記加算器に提供することを特徴とする請求項１６に記載の装置。
前記あらかじめ設定されたビットは、“０”であることを特徴とする請求項１６乃至１８のいずれか一項に記載の装置。
前記第３のスイッチは、前記制御情報が入力される間には、前記制御情報のビットを出力し、前記制御情報の入力が完了したときには、前記誤り検出ビットを出力することを特徴とする請求項１６に記載の装置。
前記誤り検出ビット検査部は、
１スロット、２スロット及び４スロットの長さのうちいずれか一つをもって動作する少なくとも一つの誤り検出ビット検査器で構成されることを特徴とする請求項１３に記載の装置。
１スロット、２スロットまたは４スロットの長さを持つデータを、データチャネルを通して送信する通信システムにおいて、制御情報のための誤り検出ビットを検査する方法であって、
１スロット長に対応する第１の初期値、２スロット長に対応し、前記第１の初期値と等しい第２の初期値、及び４スロット長に対応し、前記第２の初期値と相互に異なる第３の初期値を設定するステップと、
前記データに関連した情報を表す制御情報と前記制御情報に付加された誤り検出ビットとを含む制御データを、制御チャネルを通して受信するステップと、
入力として前記制御データを受信し、前記初期値の中で、前記制御情報の長さに対応する初期値を用いて、前記誤り検出ビットを検査するステップと、
を含むことを特徴とする方法。
前記制御情報は、前記データと等しい長さを持つことを特徴とする請求項２２に記載の方法。
前記誤り検出ビットを検査するステップは、
前記第１乃至第３の初期値の中で選ばれた一つの初期値のビットを、前記誤り検出ビットの長さに対応し、相互に直列接続される複数のシフトレジスタに提供するステップと、
前記複数のシフトレジスタの中で、あらかじめ与えられた生成多項式によって定められるシフトレジスタどうし間に位置する複数の加算器によって、入力経路を通して入力される前記制御情報のビットに、フィードバックビットをそれぞれ加算し、これらフィードバックビットの加算されたビットを、出力経路を通して出力するステップと、
前記制御情報が入力される間には、これら制御情報のビットに、前記複数のシフトレジスタの中で最後のシフトレジスタのビットを順次に加算して、前記フィードバックビットを生成し、これら生成されたフィードバックビットと前記制御情報とを前記加算器に提供するステップと、
前記制御情報の入力が完了したときには、前記最後のシフトレジスタのビットに、あらかじめ設定されたビットを順次に加算して、誤り検出ビットを検出するステップと、
前記受信された誤り検出ビットと前記検出された誤り検出ビットとを比較することによって、前記制御情報の誤り有無を判定するステップと、
を含むことを特徴とする請求項２２に記載の方法。
前記あらかじめ設定されたビットは、“０”であることを特徴とする請求項２４に記載の方法。