JP4008884B2 - 通信システムの符号化／復号装置及び方法 - Google Patents

通信システムの符号化／復号装置及び方法 Download PDF

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Description

本発明は、パケットデータ伝送のための通信システムに関するもので、特に伝送のための情報を符号化及び復号する装置及び方法に関するものである。
典型的な移動通信システム、例えばＩＳ-２０００のような符号分割多重接続(Code Division Multiple Access：ＣＤＭＡ)方式の移動通信システムは、音声サービスのみを支援する形態であった。しかし、使用者要求と共に技術が発展するにしたがって、移動通信システムは、データサービスを支援する形態にも発展している傾向である。
音声及びデータサービスを含むマルチメディアサービスを支援する移動通信システムは、同一の周波数帯域を使用して複数の使用者に音声サービスを支援し、また時分割(Time Division Multiplexing：ＴＤＭ)方式または、時分割/符号分割(Time Division Multiplexing/Code Division Multiplexing：ＴＤＭ/ＣＤＭ)方式によりデータサービスを支援する。ＴＤＭ方式は特定使用者に割り当てられた時間スロット(slot)内で一つの符号を割り当てる方式である。ＴＤＭ/ＣＤＭ方式は、複数の使用者が同時に一つの時間スロットを使用する方式である。このとき、使用者の区分は、各使用者に割り当てられた固有符号(例えば、ウォルシュ符号のような直交符号)を通じて行われる。
この移動通信システムは、パケットデータ伝送のためのパケットデータチャンネル(Packet Data Channel：ＰＤＣＨ)と、パケットデータの効率的な伝送のためのパケットデータ制御チャンネル(Packet Data Control Channel：ＰＤＣＣＨ)(例えば、Secondary Packet Data Control Channel)を含んでおり、前記パケットデータチャンネルを通じてはパケットデータが伝送される。このとき、無線(Air)上でパケットデータの伝送は、物理階層パケット(Physical Layer Packet：ＰＬＰ)単位からなり、前記物理階層パケットの長さは、伝送時毎に変化する。このパケットデータ制御チャンネルを通じては、受信器でパケットデータを効率的に受信できるように必要な制御情報フレームが伝送される。制御情報フレームの長さは、パケットデータの長さにより変化する。したがって、受信器が制御情報フレームの長さを推定すれば、変化するパケットデータの長さを判断することができる。制御情報フレームの長さ推定は、“ブラインド検出(Blind Frame Format Detection：以下、“ＢＦＦＤ”とする)”を通じてなされる。
図１は、従来技術によるパケットデータ制御チャンネル送信器の構成を示すものである。
図１を参照すれば、パケットデータ制御チャンネルを通じて伝送される制御情報のパケットデータ制御チャンネル入力シーケンス(Packet Data Control Channel Input Sequence)のビット数は、Ｎスロット当り(ここで、Ｎは１、２または４)１３ビットであると仮定する。ここで、制御情報のビット数は、制御情報フレームの長さと関係なく、１３ビットに制限することでもないという事実に留意すべきである。前記制御チャンネルを通じて伝送される制御情報フレームの長さは、パケットデータの長さにより変わるようになる。例えば、パケットデータが１、２、４、８スロットのうちの一つの長さを有するように伝送されると、制御情報フレームは、１、２、４スロットの長さのうち対応する一つの長さを有するように選択して伝送される。パケットデータの長さが１スロットであれば１スロット長さを有する制御情報フレームが、パケット データの長さが２スロットであれば２スロット長さを有する制御情報フレームが、パケットデータの長さが４スロットであれば４スロットの長さを有する制御情報フレームが、パケットデータの長さが８スロットであれば４スロットの長さを有する制御情報フレームが、それぞれ伝送される。パケットデータの長さが８スロットのとき、４スロットの長さを有する制御情報フレームが伝送されるようにするのは、過度にプリアンブルの長さが増加する非効率性を避けるためである。
前記制御チャンネルを通じて伝送される制御情報には、誤り検出ビット付加部１１０により誤り検出ビットが付加される。誤り検出ビット付加部１１０は、前記制御情報に対する伝送誤りを受信側で感知できるように前記制御情報に誤り検出ビットが付加された情報を発生する。例えば、誤り検出ビット付加部１１０は、１３ビットの制御情報に８ビットの誤り検出ビットを付加して２１ビットの制御情報を発生する。このような誤り検出ビット付加部１１０の代表的な例としては、ＣＲＣ(Cyclic Redundancy Code)発生器がある。ＣＲＣ発生器は、入力される制御情報をＣＲＣを利用して符号化することにより前記制御情報にＣＲＣ情報が付加された情報を発生する。このＣＲＣにより発生する付加ビット(Redundancy Bit)の数を大きくすれば、伝送誤りを検出する性能は、増加するが、伝送される制御情報に比べて相対的に多くの量の付加ビットは、電力効率を減少させるようになる。したがって、誤り検出ビットでは、通常８ビットのＣＲＣビットが使用される。
テールビット付加部１２０は、誤り検出ビット付加部１１０の出力制御情報にテールビット(tail bits)を付加する。畳み込み符号器(Convolutional Encoder)１３０は、テールビット付加部１２０の出力を畳み込み 符号化し、この符号化されたシンボルを出力する。例えば、テールビット付加部１２０は。前記畳み込み符号器１３０による畳み込み符号化のためにすべて“０”で構成された８ビットのテールビットを付加することにより、２９ビットの情報を出力する。畳み込み符号器１３０により１スロットの長さの制御情報フレームは、１/２の符号化率で畳み込み符号化され、２スロット長さの制御情報フレーム及び４スロット長さの制御情報フレームは、１/４の符号化率で畳み込み符号化される。１/４の符号化率で畳み込み符号化された制御情報フレームのシンボル数は、１/２の符号化率で畳み込み符号化された制御情報フレームのシンボル数に比べて２倍となる。シンボル反復器(Symbol Repeater)１４０は、４スロット長さの制御情報フレームに対して畳み込み符号化されたシンボルを反復して出力することにより、４スロット長さの制御情報フレームに対して畳み込み符号化されたシンボルの数が２スロット長さの制御情報フレームに対して畳み込み符号化されたシンボル数より２倍となるようにする。シンボル反復器１４０を通過した後には、結果的に５８Ｎ(Ｎ＝１、２または４)つのシンボルが出力される。
穿孔器(Puncturer)１５０は、性能低下を最小化し、適切な伝送率に整合するために前記シンボル反復器１４０の出力シンボルのうち１０Ｎつのシンボルを穿孔(puncturing)する。それにより、穿孔器１５０からは、４８Ｎ(Ｎ＝１、２または４)つのシンボルが出力される。インタリーバ(Interleaver)１６０は、穿孔器１５０の出力シンボルをインタリーブする。このようなインタリーバ１６０を使用する理由は、畳み込み符号化がバースト誤り(burst error)に脆弱するので、このような脆弱点を解消する側面で、シンボルの順序を混ぜてバースト誤り確率を減少するためである。このインタリーバ１６０では、ブロックインタリーバの一種のビット逆変換インタリーバ(Bit Reverse Interleaver：ＢＲＩ)が使用されることができる。ＢＲＩは、隣接する各シンボル間の間隔を最大限遠く離れ、インタリーブした後全体シンボル列の前半部は、偶数番目のシンボルで構成し、後半部は奇数番目のシンボルで構成する。変調器(Modulator)１７０は、インタリーバ１６０によりインタリーブされたシンボルをＱＰＳＫ(Quadrature Phase Shift Keying)のような方式で変調し、伝送のための変調シンボルを発生する。
図２は、図１に示した誤り検出付加部１１０の従来技術による構成を示すものである。この誤り検出ビット付加部１１０は、ＣＲＣ発生器で具現した例を示す。このＣＲＣ発生器は、複数のレジスタ２１１〜２１８と、複数の加算器２２１〜２２４と、スイッチＳＷ１〜ＳＷ３と、出力加算器２２５と、初期値制御器２３０を含む。
図２を参照すれば、レジスタ２１１〜２１８の値が初期値制御器２３０から提供される初期値により初期化した後には入力される制御情報の各ビットと前記レジスタの値が右側にシフトされつつ最終的に最後端のレジスタ２１８から得られる値間に加算器２２５による２進演算が行われ、その演算結果による値が出力制御情報として伝送される。このような動作中、前記スイッチＳＷ１〜ＳＷ３は、上側に連結されている状態である。前記制御情報のすべてのビット、すなわち１３ビットの制御情報について前記のような動作が遂行された以後、前記スイッチＳＷ１〜ＳＷ３は、以前の上側から下側に連結されるように転換し、それにより前記スイッチＳＷ１〜ＳＷ３には、“０”が入力される。以後、付加ビットの数である８のレジスタ値のシフトを通じて８ビットの付加ビットが付加される。
図３Ａ及び図３Ｂは、図１に示した畳み込み符号器１３０の構成例を示すものである。図３Ａには符号化率Ｒ＝１/２で、入力情報ビットを畳み込み符号化し、この符号化されたシンボルを出力する例を示す。また、図３Ｂには、符号化率Ｒ＝１/４で、入力情報ビットを畳み込み符号化し、この符号化されたシンボルを出力する例を示す。
図３Ａを参照すれば、符号化率Ｒ＝１/２で、入力情報ビットの列がｘとするとき、前記畳み込み符号器１３０の出力２-Ｃ０、２-Ｃ１は次のように示す。
２-Ｃ0： １＋ｘ＋ｘ２ ＋ｘ３ ＋ｘ５ ＋ ｘ７ ＋ｘ８
２-Ｃ１： １＋ｘ２ ＋ｘ３ ＋ｘ４ ＋ｘ８
図３Ｂを参照すれば、符号化率Ｒ＝１/４で、入力情報ビットの列がｘとするとき、前記畳み込み符号器１３０の出力４-Ｃ０、４-Ｃ１、４-Ｃ２、４-Ｃ３は次のように示す。
４-Ｃ０： １＋ｘ＋ｘ２＋ｘ３＋ｘ４＋ｘ６＋ｘ８
４-Ｃ１： １＋ｘ＋ｘ３＋ｘ４＋ｘ５＋ｘ８
４-Ｃ２： １＋ｘ２＋ｘ５＋ｘ７＋ｘ８
４-Ｃ３： １＋ｘ３＋ｘ４＋ｘ５＋ｘ７＋ｘ８
上記において、Ｃｓは、畳み込み符号器１３０の出力のうちいずれか一つを示し、ここでｓは畳み込み符号器１３０の出力シンボルの順序を示す。また、“２”または“４”は畳み込み１３０の出力シンボルの数を示す。
上記したように符号化されたシンボルを発生させるためには、予め設定された符号語シンボル生成多項式(polynomial)により図３Ａ及び図３Ｂに示したように、畳み込み符号器１３０を設計する必要がある。図示のように、畳み込み符号器１３０は、レジスタと加算器を組み合わせることにより構成が可能である。このとき、各符号化率による符号語シンボル生成多項式は、各符号化率で最適の性能を示すように定められる。すなわち符号化率Ｒ＝１/２の畳み込み符号器のための生成多項式と符号化率Ｒ＝１/４の畳み込み符号器のための生成多項式は、相互に重複されずに独立的に定められる。
図４は従来技術によるパケットデータ制御チャンネル受信器の構成を示すもので、図５は図４に示した受信器により制御情報フレームを検出するとき、各受信方式により使用されるスロットの長さと位置を示すものである。特に、図４は、パケットデータ制御チャンネルを通じて伝送された制御情報フレームをＢＦＦＤ方式により検出することにより、パケットデータの長さを検出できるようにする受信器の構成を示す。また、この受信器は、パケットデータ制御チャンネル送信器の誤り検出ビット付加部であって、ＣＲＣ発生器が使用された例に対応する構成で、送信器のＣＲＣ発生器に対応するＣＲＣ検査器が備えられている。
図４を参照すれば、受信器には、パケットデータの長さを検出するための４種類の受信処理ブロック３１０〜３４０が備えられる。受信処理ブロック３１０は１スロット長さのパケットデータに対応する１スロット長さの制御情報フレームを処理するためのブロックで、前記受信処理ブロック３２０は２スロット長さのパケットデータに対応する２スロット長さの制御情報フレームを処理するためのブロックで、受信処理ブロック３３０は、４スロット長さのパケットデータに対応する４スロット長さの制御情報フレームを処理するためのブロックで、前記受信処理ブロック３４０は、８スロット長さのパケットデータに対応する４スロット長さの制御情報フレームを処理するためのブロックである。
受信処理ブロック３１０〜３４０では、それぞれデインタリーバ(deinterleaver)３１２、３２２、３３２、３４２によりスロット長さだけのデインタリーブ(deinterleaving)動作が遂行され、逆穿孔器(depuncturer)３１４、３２４、３３４、３４４により各スロット長さに合う逆穿孔(depuncturing)動作が遂行される。４スロット長さの制御情報フレームに対応する受信処理ブロック３３０、３４０では、図１に示したシンボル反復器１４０の逆過程に該当する隣接した２つのシンボルに対するシンボル結合(symbol combining)動作がシンボル結合器(symbol combiner)３３５、３４５により遂行される。受信処理ブロック３１０、３２０で逆穿孔動作が遂行された後、そして受信処理ブロック３３０、３４０でシンボル結合動作が 遂行された後に、受信処理ブロック３１０〜３４０では、それぞれ畳み込み復号器(convolutional decoder)３１６、３２６、３３６、３４６により畳み込み復号動作が遂行される。１スロット長さの制御情報フレームに対応する畳み込み復号器３１６は、逆穿孔器３１４の出力を符号化率１/２に畳み込み復号する。２スロット長さの制御情報フレームに対応する畳み込み復号器３２６は、逆穿孔器３２４の出力を符号化率１/４で畳み込み復号する。同様に、４スロット長さの制御情報フレームに対応する畳み込み復号器３３６、３４６は、それぞれシンボル結合器３３５，３４５の出力を符号化率１/４で畳み込み復号する。受信処理ブロック３１０〜３４０のそれぞれ最後端には、ＣＲＣ検査器(checker)３１８、３２８、３３８、３４８が備えられる。ＣＲＣ検査器３１８、３２８、３３８、３４８は、それぞれ対応する畳み込み復号器３１６、３２６、３３６、３４６により畳み込み復号されたシンボルにＣＲＣ検査動作を遂行する。ＣＲＣ検査器３１８、３２８、３３８、３４８によるＣＲＣ検査動作で送信側から送信された制御情報に対する誤りの存在有無が検出される。ＣＲＣ検査器３１８、３２８、３３８、３４８によるＣＲＣ検査動作時、各検査器は、予め決定された初期値を使用する。例えば、ＣＲＣ検査器３１８は復号器レジスタの初期値で“２”を設定して誤り有無を検出し、ＣＲＣ検査器３２８は、復号器レジスタの初期値で“４”を設定して誤り有無を検出し、ＣＲＣ検査器３３８は復号器レジスタ初期値で“２５５”を設定して誤り有無を検出し、ＣＲＣ検査器３４８は復号器レジスタの初期値で“０”を設定して誤り有無を検出する。パケット長さ検出器３５０は、前記受信処理ブロック３１０〜３４０のそれぞれによる受信処理結果を入力してパケットデータの長さを検出する。ここで、４つの受信処理ブロック３１０〜３４０は、物理的に相互に異なる受信処理ブロックで構成可能であり、一つの受信処理ブロックに受信パラメータを異にして適用することにより構成することも可能である。
図４に示した受信器でＣＲＣ復号の結果、３種類の受信処理ブロックで誤りがあり、１種類の受信処理ブロックで誤りがないと、誤りのない受信処理ブロックに対応する長さだけのパケットデータが伝送されたと判断される。しかし、２種類以上の受信処理ブロックで誤りがないと報告され、あるいはすべての受信処理ブロックで誤りがあれば、ある種類の制御情報フレームが伝送されたかわからず、それによりパケットデータの受信も失敗するようになる。
下記の表１は、２(４)スロット長さの制御情報フレームを雑音のない状態で１０,０００回伝送し、１(２)、２(４)、４(２５５)、４(０)の受信器で受信したとき、コンピュータシミュレーション(simulation)を通じて得られる結果である。このとき、上記の括弧内の数字は、ＣＲＣ発生器のレジスタ初期値を十進数で表現するものである。１スロット長さの制御情報フレームに対してレジスタ初期値Ｎ１＝２に設定され、２スロット長さの制御情報フレームに対してレジスタ初期値Ｎ２＝４に設定され、４スロット長さのパケットデータに対応する４スロット長さの制御情報フレームに対してレジスタ初期値Ｎ３＝２５５に設定され、８スロット長さのパケットデータに対応する４スロット長さの制御情報フレームに対してレジスタ初期値Ｎ４＝０に設定された例を示す。このコンピュータシミュレーションを通じて得られる結果では、成功的な検出確率(Ｐｄ)、該当スロット長さでなくても該当スロット長さと認識する誤報確率(Ｐｆａ)、該当スロット長さであるが該当スロット長さでないと判断するミス確率(Ｐｍ)、誤報確率(Ｐｆａ)とミス確率(Ｐｍ)とを加算した誤り確率(Ｐｅ)がある。下記の<表１>においては、制御情報フレームの誤り確率の大部分が１スロット制御情報フレーム受信器により発生することがわかる。
Figure 0004008884
前述したように、図１に示したパケットデータ制御チャンネル送信器は、２スロット制御情報フレームと４スロット制御情報フレームに対して同一の符号化率１/４の畳み込み符号器を使用し、１スロット制御情報フレームに対しては符号化率１/２の畳み込み符号器を使用している。この場合、パケットデータ制御チャンネル受信器でＢＦＦＤ方式により制御情報フレームを受信する場合、表１と関連して説明したように受信器で大部分の誤り確率を占める1スロット制御情報フレーム受信器による誤りで２スロット制御情報フレームの誤り確率が大きくなる問題点がある。
したがって本発明の目的は、通信システムで伝送されるパケットデータと関連した制御情報を送受信処理することにおいて発生できる誤り確率を除去する符号化/復号装置及び方法を提供することにある。
本発明の他の目的は、通信システムで伝送されるパケットデータと関連した制御情報の長さが異なる場合にも、前記制御情報を正確に受信して処理可能なようにする符号化/復号装置及び方法を提供することにある。
上記の課題を達成するために本発明は、パケットデータと、前記パケットデータの伝送を制御するための情報ビット列を伝送する通信システムで、前記情報ビット列を符号化し、符号化されたシンボルを発生する装置において、前記情報ビット列を予め設定された符号化率で符号化し、符号化されたシンボルを出力する符号器と、前記情報ビット列のフレーム長さが第１長さのとき、前記符号化されたシンボルが出力され、前記情報ビット列のフレーム長さが前記第１長さより短い第２長さのとき、前記符号化されたシンボルのうち一部シンボルが出力されるように前記符号器を制御する制御器とを含むことを特徴とする。また、前記制御器は、前記情報ビット列のフレーム長さが前記第１長さの１／Ｆ倍(ここで、Ｆは２以上の自然数)である第２長さのとき、前記符号化されたシンボルの数を前記Ｆで除算して定められる数の符号化されたシンボルが出力されるように前記符号器を制御する。
また本発明は、パケットデータと、前記パケットデータの伝送を制御するための情報ビット列を伝送する通信システムで、前記情報ビット列を符号化し、符号化されたシンボルを発生する装置において、前記情報ビット列に誤り検出のためのビットを付加させ、前記誤り検出ビットが付加された情報ビット列を出力する誤り検出ビット付加部と、前記誤り検出ビットが付加された情報ビット列を予め設定された符号化率で畳み込み符号化し、符号化されたシンボルを出力する畳み込み符号器と、前記情報ビット列のフレーム長さが第１長さのとき、前記符号化されたシンボルを出力し、前記情報ビット列のフレーム長さが前記第１長さの１／Ｆ倍(ここで、Ｆは２以上の自然数)である第２長さのとき、前記符号化されたシンボルの数を前記Ｆで除算して定められる数の符号化されたシンボルを出力するように前記符号器を制御する制御器とを含むことを特徴とする。
本発明は、第１長さを有する情報ビット列より短い第２長さを有する情報ビット列を符号化するとき、第１長さの情報ビット列を符号化するための第１符号化率を使用し、符号化されたシンボルのうちの一部シンボルのみを選択して出力する。このような本発明は、第１長さの情報ビット列に対する受信器と第２長さの情報ビット列に対する受信器で復号するとき、同一の復号器出力を発生する確率を高める。このように、同一の復号器出力が発生してもＣＲＣ検査器で使用される相互に異なるＣＲＣレジスタ初期値により受信シンボルに対する区分が可能である。すなわち、本発明は、一つの受信器でＣＲＣ検出結果が“Ｇｏｏｄ”となるとき、他の一つの受信器では１００％の確立でＣＲＣ検出結果が“Ｂａｄ”となって、２つの受信器が同時に“Ｇｏｏｄ”となることにより、発生するＢＦＦＤ誤りを減少するという利点がある。
以下、本発明の望ましい実施形態を添付の図面を参照して詳細に説明する。図面の説明において、同一の構成要素に対しては、できるだけ同一の参照符号及び参照番号を使用して説明する。また、本発明において関連した公知の機能または構成に対する具体的な説明が本発明の要旨を不明にすると判断される場合、その詳細な説明を省略する。
まず、本出願の発明者は、従来技術によるパケットデータ制御チャンネル送信器で符号化率１/４に符号化された２スロット制御情報フレームの符号語シンボルを生成するために畳み込み符号器が使用される場合、第１スロットには畳み込み符号器の出力４-Ｃ０、４-Ｃ２が位置し、第２スロットには畳み込み符号器の出力４-Ｃ１、４-Ｃ３が位置するということに着目した。すなわち、１スロット制御情報フレームを符号化するための符号化率Ｒ＝１/２の畳み込み符号器のための生成多項式として符号化率Ｒ＝１/４の畳み込み符号器のための生成多項式と異なる生成多項式を使用せず、前記符号化率Ｒ＝１/４畳み込み符号器のための生成多項式のうち２つを選んで使用すれば、１スロット制御情報フレームの受信器と２スロット制御情報フレームの受信器が相互に同一の畳み込み復号器の出力を発生する確率が大きくなることがわかる。このように同一の畳み込み復号器の出力が発生しても各畳み込み復号器に後続する各ＣＲＣ検査器で使用される相互に異なるＣＲＣレジスタ初期値により区分が可能である。すなわち、同一の畳み込み復号器の出力が発生しても一つの受信器でＣＲＣ検出結果が“Ｇｏｏｄ”になるとき、他の受信器では１００％の確率でＣＲＣ検出結果が“Ｂａｄ”になって、２つの受信器が同時に“Ｇｏｏｄ”になることにより発生するＢＦＦＤ誤りが減少することができる。
言い換えれば、本出願の発明者は、現在使用されている最適の符号化率Ｒ＝１/２の畳み込み符号器生成多項式はＢＦＦＤ側面で性能を比較するときに最適の生成多項式でなく、ＢＦＦＤの性能を極大化するためには１スロット制御情報フレームを符号化率Ｒ＝１/２で、畳み込み符号化するための生成多項式を２スロット制御情報フレームを符号化率Ｒ＝１/４で畳み込み符号化するための生成多項式のうち２つを選択して使用する必要があると認識した。
［本発明の原理］
本出願の発明者は、次のような原理により入力情報ビット列を符号化し、この符号化されたシンボルを発生する通信システムで符号化されたシンボルを下記のように発生する方式を提案する。この提案による方式は、図１に示した畳み込み符号器１３０に適用されうる。
本発明は、入力情報ビット列が第１長さを有するとき、前記第１長さの入力情報ビット列を第１符号化率で符号化し、この符号化されたシンボルが出力されるようにする。また、本発明は、入力情報ビット列が前記第１長さの１／Ｆ倍(ここで、Ｆは２以上の自然数)である第２長さを有するとき、第２長さの入力情報ビット列を前記第１符号化率で符号化し、前記第１符号化率で符号化されたシンボルのうちの一部(１/Ｆ個)符号化されたシンボルが選択されて出力されるようにする。この入力情報ビット列は、従来技術で、そして、下記の実施形態で説明するようにパケットデータの伝送とかかる制御情報となりうる。例えば、第１長さの入力情報ビット列は、２スロットの制御情報フレームとなり、前記第２長さの入力情報ビット列は１スロットの制御情報フレームとなりうる。このような例に対応して第１符号化率は、１/４となり、第２符号化率は、１/２となる。前記第２長さの入力情報ビット列を第１符号化率Ｒ＝１/４に符号化し、この符号化されたシンボルのうち選択される一部符号化シンボルは、前記第１符号化率で符号化されたシンボルのうち奇数番目のシンボルまたは偶数番目のシンボルとなる。この代わりに、第１符号化率で符号化されたシンボルのうち、前半部の符号化されたシンボルまたは後半部の符号化されたシンボルが選択可能である。
本発明の原理を、図３Ａ及び図３Ｂに示すように構成される畳み込み符号器１３０により畳み込み符号化されたシンボルを発生する場合に適用すると仮定する。すなわち、畳み込み符号器１３０は、１スロット制御情報フレームを符号化率Ｒ＝１/４に符号化し、この符号化されたシンボルのうち一部シンボルのみを選択して出力する。畳み込み符号器１３０により符号化されたシンボルは、４-Ｃ０、４-Ｃ１、４-Ｃ２、４-Ｃ３で、符号化されたシンボルのうち選択される一部シンボルは、下記の<ＣＡＳＥ１>、<ＣＡＳＥ２>、<ＣＡＳＥ３>、<ＣＡＳＥ４>のように２-Ｃ０、２-Ｃ１である。
<ＣＡＳＥ１>
２-Ｃ０：４-Ｃ０(または４-Ｃ２)
２-Ｃ１：４-Ｃ２(または４-Ｃ０)
<ＣＡＳＥ２>
２-Ｃ０：４-Ｃ１(または４-Ｃ３)
２-Ｃ１：４-Ｃ３(または４-Ｃ１)
<ＣＡＳＥ３>
２-Ｃ０：４-Ｃ０(または４-Ｃ１)
２-Ｃ１：４-Ｃ１(または４-Ｃ０)
<ＣＡＳＥ４>
２-Ｃ０：４-Ｃ２(または４-Ｃ３)
２-Ｃ１：４-Ｃ３(または４-Ｃ２)
前記<ＣＡＳＥ１>〜<ＣＡＳＥ４>で、４-Ｃ０、４-Ｃ１、４-Ｃ２、４-Ｃ３は符号化率Ｒ＝１/４の畳み込み符号器の出力で、このための生成多項式は次のように予め定められる。下記に示すような、４-Ｃ０、４-Ｃ１、４-Ｃ２、４-Ｃ３の符号語シンボルを発生するための生成多項式は最適の符号化性能を満たす条件下では他の生成多項式に代替することもできる。
４-Ｃ０： １＋ｘ＋ｘ２＋ｘ３＋ｘ４＋ｘ６＋ｘ８
４-Ｃ１： １＋ｘ＋ｘ３＋ｘ４＋ｘ５＋ｘ８
４-Ｃ２： １＋ｘ２＋ｘ５＋ｘ７＋ｘ８
４-Ｃ３： １＋ｘ３＋ｘ４＋ｘ５＋ｘ７＋ｘ８
一方、１スロット制御情報フレームと２スロット制御情報フレームのそれぞれに対して誤り検出情報をＣＲＣ発生器を使用して付加するとき、ＣＲＣレジスタの初期値は相互に異なるように設定されるのが望ましい。
［本発明の実施形態］
本発明の実施形態は、前述した本発明の原理が図１及び図２に示すように、パケットデータ伝送とかかる制御情報を畳み込み符号器により符号化した後、送信する送信器及び前記畳み込み符号器に対応する畳み込み復号器により復号する受信器に適用する例として説明されるが、本発明がこのような適用例のみに限られないという事実に留意する。本発明の実施形態によりパケットデータの伝送と関連した制御情報フレームのような情報ビットを符号化して送信し、受信された符号語シンボルを復号する方法は、１スロット制御情報フレームを符号化するための生成多項式で、２スロット制御情報フレームを符号化するための生成多項式のうち一部を使用することを特徴とする。また、本発明の実施形態は、１スロット制御情報フレームと２スロット制御情報フレームに誤り検出情報をＣＲＣ発生器を使用して付加するとき、レジスタ初期値を相互に異なる値で使用することを特徴とする。
図６は、本発明の実施形態による畳み込み符号化装置の構成を示すものである。
図６を参照すれば、畳み込み符号化装置は、符号器１３０と制御器５００を含む。この符号器１３０は、入力情報ビット列を予め設定された符号化率Ｒ＝１/４により符号化し、この符号化されたシンボルを前記符号化率に対応する数の出力ポート(ＰＯＲＴ０〜ＰＯＲＴ３)を通じて出力する。制御器５００は、入力情報ビット列の長さを判断し、判断された長さに対応する動作を遂行する。前記入力情報ビット列が１スロット制御情報フレームのとき、制御器５００は、符号化されたシンボルが出力ポートのうち２つの出力ポートを通じて出力されるように前記出力ポートを活性化制御する。この入力情報ビット列が２スロット制御情報フレームのとき、制御器５００は符号化されたシンボルが４つの出力ポートを通じて出力されるように、この前記出力ポートを活性化制御する。この入力情報ビット列が１スロット制御情報フレームのとき、制御器５００は、前記出力ポートのうち奇数番目出力ポート４-Ｃ０、４-Ｃ２、偶数番目の出力ポート４-Ｃ１、４-Ｃ３、前半部の出力ポート４-Ｃ０、４-Ｃ１または後半部の出力ポート４-Ｃ２、４-Ｃ３を活性化制御する。望ましくは、制御器５００は、出力ポートのうち奇数番目の出力ポート４-Ｃ０、４-Ｃ２または偶数番目の出力ポート４-Ｃ１、４-Ｃ３を活性化制御する。
このように、制御器５００は、制御情報フレームのスロット長さにより１スロットフレームが伝送されるときには符号化率Ｒ＝１/４の畳み込み符号器１３０で使用される４つの符号生成多項式のうち２つのみを使用して符号化し、出力ポートも４つの出力ポートのうち使用された２つの生成多項式に該当する出力ポートのみを活性化する。２スロットフレームまたは４スロットフレームが伝送されるときに、制御器５００は、符号化率Ｒ＝１/４の畳み込み符号器１３０で使用された４つの符号生成多項式をすべて使用する。
本発明の実施形態では、符号化率Ｒ＝１/４の畳み込み符号器を使用して符号化率Ｒ＝１/２に該当する１スロットフレームを符号化する例を説明したが、他の実施形態も可能である。例えば、符号化率Ｒ＝１/６に符号化するときには６つの符号生成多項式のうち３つのみを使用して、符号化率Ｒ＝１/３に該当する１スロットフレームを符号化することができる。すなわち、本発明は、特定符号化率に拘束されない。また、本発明で述べたような相互に異なるフレーム構造のチャンネルで同一の符号器を利用して得る利得を目的とするとき、畳み込み符号器の出力可能なポートのうち半分に該当するポートのみを利用するだけでなく、所定個数のポートを利用することも本発明の概念に含まれる。
図７は、図１に示した誤り検出付加部１１０の本発明の実施形態による構成を示すものである。この誤り検出ビット付加部１１０はＣＲＣ発生器で具現された例を示し、図２に示したＣＲＣ発生器に対比される。本発明のＣＲＣ発生器は、制御情報フレームの長さに関係なく相互に異なる長さのパケットデータを支援する制御チャンネル制御情報フレームに対して相互に異なるレジスタ初期値を設定する。例えば、８ビットの誤り検出ビットを制御情報フレームに付加する場合、ＣＲＣ発生器を構成する８つのレジスタにそれぞれ“１”や“０”を任意に設定する。これを十進数で表示すれば、８つのレジスタにそれぞれ０〜２５５(２８-１)の範囲内の値が初期値に設定される。すなわち、ＣＲＣ発生器を構成するレジスタの数(誤り検出のための付加情報のビット数)がｍとするとき、前記ＣＲＣ発生器のレジスタそれぞれには、０〜(２ｍ-１)に該当する十進数値の範囲内で初期値が設定されることができる。例えば、１スロットパケットデータのための１スロット制御情報フレーム、２スロットパケットデータのための２スロット制御情報フレーム、４スロットパケットデータのための４スロット制御情報フレーム、８スロットパケットデータのための４スロット制御情報フレームをそれぞれ伝送するとき、使用されるＣＲＣ発生器のレジスタの初期値Ｎ１、Ｎ２、Ｎ３、Ｎ４は０〜２５５間の任意の値に設定される。このとき、Ｎ１とＮ２は、相互に異なる値に設定される。
図７を参照すれば、本発明の実施形態による誤り検出付加部は、複数のレジスタ２１１〜２１８と、複数の加算器２２１〜２２４と、スイッチＳＷ１〜ＳＷ３と、出力加算器２２５と、初期値制御器４００とを含む。この初期値制御器４００は、１スロット長さのパケットデータが伝送される場合には、レジスタ２１１〜２１８の値をＮ１に初期化し、２スロット長さのパケットデータが伝送される場合にはレジスタ２１１〜２１８の値をＮ２に初期化し、４スロット長さのパケットデータが伝送される場合には、前記レジスタ２１１〜２１８の値をＮ３に初期化し、８スロット長さのパケットデータが伝送される場合には前記レジスタ２１１〜２１８の値をＮ４に初期化する。
レジスタ２１１〜２１８の値が初期化された後には入力される制御情報の各ビットとレジスタ２１１〜２１８の値が右側にシフト(shift)されつつ、最終的に最後端のレジスタ２１８から得られる値間に出力加算器２２５による２進演算(あるいは排他的論理和演算、モジュロ２演算)が遂行され、その演算結果による値がフィードバックビット列として伝送される。この生成されたフィードバックビット列は、前記レジスタ２１１〜２１８のうち初期レジスタ２１１の入力と加算器２２１〜２２４の一入力で提供される。このような動作中にスイッチＳＷ１〜ＳＷ３は、上側に連結されている状態である。この制御情報のすべてのビット、すなわち１３ビットの制御情報に対して上記のような動作が遂行された後に、スイッチＳＷ１〜ＳＷ３は以前の上側から下側に連結されるように切り換え、これによりスイッチＳＷ１〜ＳＷ３には“０”が入力される。以後、付加ビットの数である８回のレジスタ値シフトを通じて８ビットの付加ビットが付加される。
図８は、本発明の実施形態による畳み込み復号装置の構成を示すものである。同図を参照すれば、畳み込み復号装置は、畳み込み復号器３１６(または３２６)と制御器６００を含む。すなわち、畳み込み復号器は、図４の畳み込み復号器３１６または畳み込み復号器３２６となる。
畳み込み復号器は、受信された信号に含まれた符号化シンボルを入力し、制御器６００から提供される符号化率Ｒにより復号動作を遂行する。図４の畳み込み復号器３１６は、符号化率Ｒ＝１/２に復号動作を遂行し、畳み込み復号器３２６は、符号化率Ｒ＝１/４に復号動作を遂行する。しかし、図８に示した畳み込み復号器は、制御器６００から提供される符号化率Ｒ(Ｒ＝１/４)により復号動作を遂行する。制御器６００は、パケットデータのための制御情報フレームのスロット長さにより符号生成多項式を選択する。すなわち、制御器６００は、１スロットフレームが伝送されるときには符号化率Ｒ＝１/４の畳み込み復号器に使用される４つの符号生成多項式のうち２つのみを使用して復号が遂行されるように制御する。一方、制御器６００は、２スロット、４スロットフレームが伝送されるときには符号化率Ｒ＝１/４の畳み込み復号器に使用される４つの符号生成多項式をすべて使用して復号が遂行されるように制御する。制御器６００によるスロット長さの判断はＢＦＦＤ方式による。すなわち、受信器が図４の受信器３１０で動作するとき、制御器６００は、パケット制御フレームのスロット長さが１であると判断する。受信器が図４の受信器３２０で動作するとき、制御器６００は、パケット制御フレームのスロット長さが２であると判断する。受信器が図４の受信器３３０及び３４０で動作するとき、制御器６００はパケット制御フレームのスロット長さが４であると判断する。
図９は、図４に示したＣＲＣ検査器３１８(または３２８)の本発明の実施形態による構成を示すものである。このような装置は、前述した図７に示した誤り検出ビット付加部１１０の構成に対応するもので、その動作は、前記誤り検出ビット付加部１００と同一に遂行される。但し、ＳＷ１の入力で受信情報(Received Bits)が入力されるということで差がある。特に、ＣＲＣ検査器３１８(または３２８)で１スロット制御情報フレームに対するＣＲＣ検査のために使用されるＣＲＣレジスタ初期値と２スロット制御情報フレームに対するＣＲＣ検査のために使用されるＣＲＣレジスタ初期値は相互に異なるように設定される。
図９を参照すれば、本発明の実施形態によるＣＲＣ検査器は複数のレジスタ５６１〜５６８、複数の加算器５７１〜５７４、出力加算器５７５、スイッチＳＷ１〜ＳＷ３、初期値制御器５５０、及び誤り判定部５８０を含む。初期値制御器５５０は、第１情報(例えば、１スロット制御情報フレーム)のための第１初期値または第２情報(例えば、２スロット制御情報フレーム)のための第１初期値と異なる第２初期値を前記レジスタの初期化のための値で提供される。このとき、提供する初期値の決定は、検出しようとするパケットデータ長さ(N slots)により定められる。第１初期値及び第２初期値、は前記付加された誤り検出情報のビット数に対応する値の範囲内で決定される。
これら複数のレジスタ５６１〜５６８は付加された誤り検出情報のビット数に対応して相互に直列に接続され、この初期値制御器５５０から提供される該当初期値に初期化される。複数の加算器５７１〜５７４はレジスタ５６１〜５６８間の経路のうち予め与えられた生成多項式により定められる経路上に位置する。各加算器５７１〜５７４は入力経路を通じて入力されるビット列とフィードバックビット列を加算して出力経路を通じて出力する。このとき、フィードバックビット列は出力加算器５７５から出力されて第２スイッチＳＷ２を通じて提供されるビット列を意味する。
出力加算器５７５と、スイッチＳＷ１〜ＳＷ３は、次のような動作を遂行する演算器として動作する。この演算器は、受信情報列(第１情報または第２情報)が入力される間には受信情報列のビットとレジスタ５６１〜５６８の最後レジスタ５６８から出力されるビットを順次に加算してフィードバックビット列として生成し、この生成されたフィードバックビット列を第２スイッチＳＷ２を通じて加算器５７１〜５７４とレジスタ５６１〜５６８の初期レジスタ５６１に提供する。また、演算器は、前記受信情報列の入力が完了したときには前記設定された入力ビットの“０”のビットを第２スイッチＳＷ２を通じて加算器５７１〜５７４とレジスタ５６１〜５６８の初期レジスタ５６１に提供し、この設定された入力ビットと最後レジスタ５６８から出力されるビットを前記出力加算器５７５により順次に加算して受信誤り検出情報ビット列として出力する。
第１スイッチＳＷ１は、受信情報列と前記設定された入力ビットのうちいずれか一つを選択的に出力する。第１スイッチＳＷ１は、前記受信情報列が入力される間には受信情報列を出力し、この受信情報列の入力が完了したときには、前記設定された入力ビットを出力する。この出力加算器５７５は、第１スイッチＳＷ１を通じる出力と最後レジスタ５６８から出力されるビットを加算して出力する。第２スイッチＳＷ２は、出力加算器５７５の出力と前記設定された入力ビットのうちいずれか一つをフィードバックビット列として選択的に加算器５７１〜５７４と、初期レジスタ５６１に提供する。第２スイッチＳＷ２は、受信情報列が入力される間には出力加算器５７５の出力を加算器５７１〜５７４と初期レジスタ５６１に提供し、前記受信情報列の入力が完了したときには、設定された入力ビットを加算器５７１〜５７４と初期レジスタ５６１に提供する。第３スイッチＳＷ３は、受信情報列と出力加算器５７５の出力ビット列の前記受信誤り検出情報ビット列のうちいずれか一つを選択的に出力する。第３スイッチＳＷ３は、前記受信情報列が入力される間には受信情報列を出力し、前記受信情報列の入力が完了したときには、出力加算器５７５から出力される受信誤り検出情報ビット列を出力する。
誤り判定部５８０は、受信誤り検出情報ビット列と選択された初期値に対応する誤り検出情報ビット列を比較して誤り有無を検出する。すなわち、誤り判定部５８０は、受信誤り検出情報ビット列と選択された初期値に対応する誤り検出情報ビット列が同一の場合、前記受信情報に誤りがないと判定する。一方、誤り判定部５８０は、受信誤り検出情報ビット列と前記選択された初期値に対応する誤り検出情報ビット列が同一でない場合、前記受信情報に誤りがあると判定する。このような誤り判定部５８０による判定結果により、図４のパケット長さ検出器３５０は、受信された情報のパケット長さを検出することができる。
上述したように、図９に示す装置は、検出しようとするパケットデータの長さにより初期値制御器５５０が動作し、受信情報の最初の１３ビットの送信器から送信された情報がすべて受信されると、スイッチＳＷ１〜ＳＷ３は以前の上側から下側に連結されるように転換される。これにより、スイッチＳＷ１〜ＳＷ３には“０”が入力される。その後、誤り検出ビットの数である８回のレジスタ値シフトを通じて８ビットの誤り検出ビット(付加ビット)が発生する。誤り判定部５８０は、受信情報に含まれる誤り検出ビット(送信側で付加されたビット)と新たに生成した誤り検出ビットを比較し、２つの値が同一であれば誤りがないと判定し、そうでないと誤りがあると判定する。ここでは、初期値制御器５５０及び誤り判定部５８０が別途に構成されると説明したが、このような構成要素は一つの制御器により具現されることもできる。
下記の表２は本発明の実施形態により２(４)スロット長さの制御情報フレームを雑音のない状態で１０,０００回伝送し、１(２)、２(４)、４(２５５)、４(０)の受信器に受信したとき、コンピュータシミュレーションを通じて得られる結果である。下記の表２を表１と比較してみれば、1スロット制御情報フレームによる誤りが相当に減少して全体的な２スロット制御情報フレームの誤り確率が減少することがわかる。
Figure 0004008884
一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から外れない限り、多様な変形が可能であることはもちろんである。したがって、本発明の範囲は説明した実施形態に限って定められてはいけないし、特許請求の範囲だけでなく、この特許請求の範囲と均等なものにより定められなければならない。
従来技術によるパケットデータ制御チャンネル送信器の構成を示す図である。 図１に示す誤り検出付加部の構成を示す図である。 図１に示した畳み込み符号器の構成例を示す図である。 図１に示した畳み込み符号器の構成例を示す図である。 従来技術によるパケットデータ制御チャンネル受信器の構成を示す図である。 図４に示す受信器により制御情報フレームを検出するとき、各受信方式により使用されるスロットの長さと位置を示す図である。 本発明の実施形態による畳み込み符号化装置の構成を示す図である。 図１に示した誤り検出付加部の本発明の実施形態による構成を示す図である。 本発明の実施形態による畳み込み復号装置の構成を示す図である。 図４に示したＣＲＣ検査器の本発明の実施形態による構成を示す図である。

Claims (17)

  1. パケットデータと、前記パケットデータの伝送を制御するための情報ビット列を伝送する通信システムで、前記情報ビット列を符号化し、符号化されたシンボルを発生する装置において、
    前記情報ビット列を予め設定された符号化率で符号化し、符号化されたシンボルを出力する符号器と、
    前記情報ビット列のフレーム長さが第１長さのとき、前記符号化されたシンボルが出力され、前記情報ビット列のフレーム長さが前記第１長さより短い第２長さのとき、前記符号化されたシンボルのうち一部シンボルが出力されるように前記符号器を制御する制御器と
    を含み、
    前記情報ビット列に予め定められた生成多項式により発生された誤り検出ビットを付加させ、前記誤り検出ビットが付加された前記情報ビット列を前記符号器に出力する誤り検出ビット付加部をさらに含み、
    前記生成多項式の初期値は、前記情報ビット列のフレーム長さにより決定されることを特徴とするシンボル発生装置。
  2. 前記制御器は、前記情報ビット列のフレーム長さが前記第１長さの１／Ｆ倍(ここで、Ｆは２以上の自然数)である第２長さのとき、前記符号化されたシンボルの数を前記Ｆで除算して定められる数の符号化されたシンボルが出力されるように前記符号器を制御する請求項１記載のシンボル発生装置。
  3. 前記設定された符号化率は、前記第１長さを有する前記情報ビット列の符号化のために定められる符号化率である請求項１記載のシンボル発生装置。
  4. 前記符号器は、畳み込み符号器である請求項１記載のシンボル発生装置。
  5. 前記符号器は、前記定められた符号化率に対応する生成多項式により符号化されたシンボルを出力し、
    前記制御器は、前記情報ビット列のフレーム長さが第１長さのとき、前記定められた符号化率に対応する生成多項式により符号化されたシンボルが出力され、前記情報ビット列のフレーム長さが前記第２長さのとき、前記定められた符号化率に対応する生成多項式のうち、一部多項式を用いて前記符号化されたシンボルのうち、一部シンボルが出力されるように前記符号器を制御することを特徴とする請求項１記載のシンボル発生装置。
  6. パケットデータと、前記パケットデータの伝送を制御するための情報ビット列を伝送する通信システムで、前記情報ビット列を符号化し、符号化されたシンボルを発生する装置において、
    前記情報ビット列に誤り検出のためのビットを付加させ、前記誤り検出ビットが付加された情報ビット列を出力する誤り検出ビット付加部と、
    前記誤り検出ビットが付加された情報ビット列を予め設定された符号化率で畳み込み符号化し、符号化されたシンボルを出力する畳み込み符号器と、
    前記情報ビット列のフレーム長さが第１長さのとき、前記符号化されたシンボルを出力し、前記情報ビット列のフレーム長さが前記第１長さの１／Ｆ倍(ここで、Ｆは２以上の自然数)である第２長さのとき、前記符号化されたシンボルの数を前記Ｆで除算して定められる数の符号化されたシンボルを出力するように前記符号器を制御する制御器と
    を含み、
    前記誤り検出ビット付加部は、前記情報ビット列に予め定められた生成多項式により発生された誤り検出ビットを付加させ、前記誤り検出ビットが付加された前記情報ビット列を前記畳み込み符号器に出力し、
    前記生成多項式の初期値は、前記情報ビット列のフレーム長さにより決定されることを特徴とするシンボル発生装置。
  7. 前記設定された符号化率は、前記第１長さを有する前記情報ビット列の符号化のために定められる符号化率である請求項６記載のシンボル発生装置。
  8. 前記第１長さのフレーム長さを有する前記情報ビット列は２スロット長さの情報ビット列である請求項６記載のシンボル発生装置。
  9. 前記設定された符号化率は、１/４である請求項８記載のシンボル発生装置。
  10. 前記畳み込み符号器は、前記定められた符号化率に対応する生成多項式により符号化されたシンボルを出力し、
    前記制御器は、前記情報ビット列のフレーム長さが第１長さのとき、前記定められた符号化率に対応する生成多項式により符号化されたシンボルが出力され、前記情報ビット列のフレーム長さが前記第２長さのとき、前記定められた符号化率に対応する生成多項式のうち、一部多項式を用いて前記符号化されたシンボルのうち、一部シンボルが出力されるように前記符号器を制御することを特徴とする請求項６記載のシンボル発生装置。
  11. パケットデータと、前記パケットデータの伝送を制御するための情報ビット列を伝送する通信システムで、前記情報ビット列を符号化し、符号化されたシンボルを発生するための方法において、
    前記情報ビット列を予め設定された符号化率で符号化し、符号化されたシンボルを発生する過程と、
    前記情報ビット列のフレーム長さが第１長さのとき、前記符号化されたシンボルを出力シンボルとして出力し、前記情報ビット列のフレーム長さが前記第１長さより短い第２長さのときに前記符号化されたシンボルのうち、一部シンボルを出力シンボルとして出力する過程と
    を含み、
    前記情報ビット列に予め定められた生成多項式により発生された誤り検出ビットを付加させ、前記誤り検出ビットが付加された前記情報ビット列を前記符号化のために提供する過程をさらに含み、
    前記生成多項式の初期値は、前記情報ビット列のフレーム長さにより決定されることを特徴とするシンボル発生方法。
  12. 前記情報ビット列のフレーム長さが前記第１長さの１／Ｆ倍(ここで、Ｆは２以上の自然数)である第２長さのとき、前記一部シンボルは前記符号化されたシンボルの数を前記Ｆで除算して定められる数の符号化されたシンボルである請求項１１記載のシンボル発生方法。
  13. 前記設定された符号化率は、前記第１長さを有する前記情報ビット列の符号化のために定められる符号化率である請求項１１記載のシンボル発生方法。
  14. 前記符号化されたシンボルは、畳み込み符号化されたシンボルである請求項１１記載のシンボル発生方法。
  15. 前記符号化されたシンボルは、前記定められた符号化に対応する生成多項式により出力されるシンボルであり、
    前記情報ビット列のフレーム長さが第１長さのとき、前記定められた符号化率に対応する生成多項式により符号化されたシンボルが出力され、前記情報ビット列のフレーム長さが第２長さのとき、前記定められた符号化率に対応する生成多項式のうち、一部多項式を用いて前記符号化されたシンボルのうち、一部シンボルが出力されることを特徴とする請求項１１記載のシンボル発生方法。
  16. 前記第１長さのフレーム長さを有する前記情報ビット列は、２スロット長さの情報ビット列である請求項１３記載のシンボル発生方法。
  17. 前記設定された符号化率は、１/４である請求項１６記載のシンボル発生方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006209928A (ja) * 2005-01-31 2006-08-10 Sony Corp 光ディスク製造方法及び装置、光ディスク、並びに、光ディスク再生方法及び装置
EP1955509A4 (en) 2005-11-28 2011-07-06 Lg Electronics Inc METHOD AND DEVICE FOR PRODUCING AND TRANSMITTING A CODE SEQUENCE IN A WIRELESS COMMUNICATION SYSTEM
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
KR100966822B1 (ko) * 2008-05-20 2010-06-29 주식회사 포스코 전기도금강판의 밴드크리이스 검사장치
PL3537638T3 (pl) * 2008-12-02 2020-12-14 Sun Patent Trust Sposób ustawiania sprawności kodowania i urządzenie do łączności radiowej
KR101587281B1 (ko) 2009-03-12 2016-01-20 삼성전자주식회사 통신 시스템에서 제어 정보를 부호화하는 방법과 그 제어 정보를 송수신하는 방법 및 장치
CA2782730C (en) * 2009-12-03 2015-06-23 Lg Electronics Inc. Method and apparatus for transmitting a frame in a wireless ran system
EP3079289A4 (en) * 2013-12-30 2016-12-21 Huawei Tech Co Ltd CHANNEL CODING AND DECODING METHOD AND DEVICE FOR DATA EXCHANGE SERVICE
MX2017010391A (es) * 2015-02-13 2018-01-23 Hewlett Packard Development Co Cabezal de impresion que emplea paquetes de datos incluyendo datos de direccion.
CN114499761B (zh) * 2022-01-26 2024-06-21 中国工商银行股份有限公司 数据识别方法、装置、电子设备和介质

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583889A (en) * 1994-07-08 1996-12-10 Zenith Electronics Corporation Trellis coded modulation system for HDTV
US5621761A (en) * 1994-12-09 1997-04-15 General Instrument Corporation Of Delaware Rotationally invariant trellis coding incorporating transparent binary convolutional codes
US5796757A (en) * 1995-09-15 1998-08-18 Nokia Mobile Phones Ltd. Methods and apparatus for performing rate determination with a variable rate viterbi decoder
DE69527633T2 (de) * 1995-10-23 2003-04-03 Nokia Corp Verfahren zur Paketdatenübertragung mit hybridem FEC/ARQ-Type-II-Verfahren
US5923650A (en) * 1997-04-08 1999-07-13 Qualcomm Incorporated Method and apparatus for reverse link rate scheduling
WO1999020015A2 (en) * 1997-10-09 1999-04-22 Hughes Electronics Corporation Adaptable overlays for forward error correction schemes based on trellis codes
KR19990051804A (ko) * 1997-12-20 1999-07-05 김영환 터보코드 부호화기
CA2283290C (en) * 1998-02-14 2003-04-01 Samsung Electronics Co., Ltd. Data communication device and method for mobile communication system with dedicated control channel
KR100557177B1 (ko) * 1998-04-04 2006-07-21 삼성전자주식회사 적응 채널 부호/복호화 방법 및 그 부호/복호 장치
GB2343342A (en) * 1998-10-28 2000-05-03 Int Mobile Satellite Org Satellite communication system with variable data transmission rate
US6366624B1 (en) * 1998-11-30 2002-04-02 Ericsson Inc. Systems and methods for receiving a modulated signal containing encoded and unencoded bits using multi-pass demodulation
JP2000201086A (ja) * 1999-01-07 2000-07-18 Sony Corp デ―タ受信装置およびデ―タ受信方法
US6405340B1 (en) * 1999-07-02 2002-06-11 Ericsson Inc. Flexible method of error protection in communications systems
US6487251B1 (en) * 1999-08-30 2002-11-26 Hughes Electronics Corporation System and method for performing combined multi-rate convolutional coding
US6570509B2 (en) * 2000-03-03 2003-05-27 Motorola, Inc. Method and system for encoding to mitigate decoding errors in a receiver
KR100830486B1 (ko) * 2000-12-15 2008-05-20 엘지전자 주식회사 통신 시스템에서의 신호 송수신 방법

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