CN1494769A - 通信系统中的编码/解码装置和方法 - Google Patents

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Abstract

一种装置，用于在通信系统中编码信息比特序列并产生编码符号，该通信系统发送分组数据和用于控制分组数据的传输的信息比特序列。编码器以预置编码率来编码该信息比特序列，并输出编码符号。控制器控制编码器，以便当信息比特序列的帧长为第一长度时，编码器输出编码符号，当信息比特序列的帧长为小于第一长度的第二长度时，编码器输出编码符号中的部分符号。

Description

通信系统中的编码/解码装置和方法
技术领域
本发明一般涉及一种用于分组数据传输的通信系统，特别涉及一种用于编码/解码传输信息的装置和方法。
背景技术
IS-2000 CDMA(Code Division Multiple Access，码分多址)移动通信系统是一种典型的移动通信系统，仅支持话音业务。然而，随着通信技术的进步，并且响应用户的需求，移动通信系统正在发展成为既支持话音业务又支持数据业务。
支持包括话音和数据业务的多媒体业务的移动通信系统，能够使用相同频带向多个用户提供话音业务。而且，该移动通信系统通过TDM(TimeDivision Multiplexing，时分复用)或者TDM/CDM(Time Division Multiplexing/Code Division Multiplexing，时分复用/码分复用)来支持数据业务。TDM是一种用于在分配给特定用户的时隙内分配代码的技术。TDM/CDM是一种多个用户同时使用一个时隙的技术。通过分配给各用户的惟一代码(例如正交码，如Walsh码)来识别各用户。
移动通信系统中包括用于分组数据传输的分组数据信道(Packet DataChannel，PDCH)和用于分组数据的高效传输的分组数据控制信道(Packet DataControl Channel，PDCCH)，例如辅助分组数据控制信道(Secondary Packet DataControl Channel，SPDCCH)。分组数据通过分组数据信道发送。通过空中的分组数据传输在物理层分组(Physical Layer Packet，PLP)单元中执行，并且物理层分组的长度在每次传输时被改变。分组数据控制信道发送控制信息帧，该控制信息帧是允许接收机高效接收分组数据所需的。控制信息帧的长度根据分组数据的长度而改变。因此，接收机能够通过估计控制信息帧的长度来确定分组数据的变化长度。通过盲帧格式检测(Blind Frame Format Detection，BFFD)来估计控制信息帧的长度。
图1说明根据现有技术的分组数据控制信道发送机的结构。参照图1，假设分组数据控制信道输入序列，即通过分组数据控制信道发送的控制信息，每N个时隙具有13比特(其中N＝1、2或4)。应该注意到，控制信息中包括的比特数与控制信息帧的长度无关，并且不限于13。通过分组数据控制信道发送的控制信息帧的长度依赖于分组数据的长度。例如，如果分组数据具有1时隙长度、2时隙长度、4时隙长度和8时隙长度之一，那么控制信息帧可以具有1时隙长度、2时隙长度和4时隙长度中选择出的一个。对于具有1时隙长度的分组数据，发送具有1时隙长度的控制信息帧。对于具有2时隙长度的分组数据，发送具有2时隙长度的控制信息帧。对于具有4时隙长度的分组数据，发送具有4时隙长度的控制信息帧。对于具有8时隙长度的分组数据，发送具有4时隙长度的控制信息帧。即使对于具有8时隙长度的分组数据，也发送具有4时隙长度的控制信息帧，其原因是防止前置长度过分增加。
差错检测比特附加器110将差错检测比特附加到通过分组数据控制信道发送的控制信息中。差错检测比特附加器110将差错检测比特附加到控制信息中，以便接收机能够检测关于控制信息帧的传输差错。例如，差错检测比特附加器110将8个差错检测比特附加到13比特控制信息中，并且产生21比特的控制信息。CRC(Cyclic Redundancy Code，循环冗余码)发生器是差错检测比特附加器110的一种典型例子。CRC发生器通过利用CRC编码输入控制信息而产生附加了CRC信息的控制信息。如果增加由CRC产生的冗余比特的数目，就会提高检测传输差错的能力。然而，控制信息的冗余比特数目的增加，将会降低功率效率。因此，通常使用8个CRC比特用于差错检测比特。
尾比特附加器120将尾比特附加到从差错检测比特附加器110输出的控制信息中。卷积编码器130对尾比特附加器120的输出进行卷积编码，并输出编码符号(symbol)。例如，尾比特附加器120附加8个全为“0”的尾比特，用于由卷积编码器130进行卷积编码，并且输出29比特信息。卷积编码器130以1/2编码率对具有1时隙长度的控制信息帧进行卷积编码，以1/4编码率对具有2时隙长度的控制信息帧和具有4时隙长度的控制信息帧进行卷积编码。以1/4编码率卷积编码的控制信息帧中的符号数，是以1/2编码率卷积编码的控制信息帧中的符号数的两倍。符号重复器140重复输出卷积编码具有4时隙长度的控制信息帧所获取的符号，以便通过卷积编码具有4时隙长度的控制信息帧所获取的符号数，是通过卷积编码具有2时隙长度的控制信息帧所获取的符号数的两倍。结果，符号重复器140输出58N(其中N＝1、2或4)个符号。
穿孔器150在符号重复器140的输出符号中穿孔(puncture)10N个符号，以便最小化性能降低并获得适当的速率匹配。因此，穿孔器150输出48N个符号。交织器160交织穿孔器150的输出符号。使用交织器160的原因是通过交织(或置换)符号的顺序来降低突发差错概率，以便解决由卷积编码引起的突发差错问题。比特反向交织器(Bit Reverse Interleaver，BRI)是一种块交织器，能够用作交织器160。BRI尽可能增加相邻符号之间的间隔，这样，交织符号序列的前一半由偶数符号组成，而交织符号序列的后一半由奇数符号组成。调制器170通过QPSK(Quadrature Phase Shift Keying，四相相移键控)调制来调制由交织器160交织的符号，并且产生用于发送的调制符号。
图2说明根据现有技术的图1所示的差错检测比特附加器110的结构。图2所示是用CRC发生器实现的差错检测比特附加器110的示例。CRC发生器包括多个寄存器211-218、多个加法器221-224、开关SW1-SW3、输出加法器225和初始值控制器230。
参照图2，在用初始值控制器230提供的初始值初始化寄存器211-218的值之后，输出加法器225在输入控制信息的每个比特和从最后寄存器218获取的值之间执行二进制运算，并且提供运算结果值作为输出控制信息，其中，从最后寄存器218获取的值是通过右移寄存器211-218的值而获取的。在此运算期间，开关SW1-SW3被全部切换到其上部端子。在对13比特控制信息的全部比特执行上述运算之后，开关SW1-SW3被全部切换到其下部端子，于是向开关SW1和SW2提供值“0”。此后，通过将寄存器值移位与冗余比特数同样多的次数，即8，来附加8个冗余比特。
图3A和3B说明图1所示的卷积编码器130的示例性结构。具体地说，图3A说明以编码率R＝1/2卷积编码输入信息比特并输出编码符号的示例性结构。图3B说明以编码率R＝1/4卷积编码输入信息比特并输出编码符号的另一个示例性结构。
参照图3A，如果编码率是R＝1/2且输入信息比特序列被定义为x，那么卷积编码器130的输出2-C0和2-C1可被表示为：
2-C0：1+x+x2+x3+x5+x7+x8
2-C1：1+x2+x3+x4+x8
参照图3B，如果编码率是R＝1/4且输入信息比特序列被定义为x，那么卷积编码器130的输出4-C0、4-C1、4-C2和4-C3可被表示为：
4-C0：1+x+x2+x3+x4+x6+x8
4-C1：1+x+x3+x4+x5+x8
4-C2：1+x2+x5+x7+x8
4-C3：1+x3+x4+x5+x7+x8
在以上表示中，Cs代表卷积编码器130的一个输出，其中s表示卷积编码器130的输出符号的顺序，“2”或“4”表示卷积编码器130的输出符号的数目。
为了产生这种编码符号，必须根据预定的码字符号生成多项式来设计图3A或3B的卷积编码器130。正如所示，可以通过组合寄存器和加法器来实现卷积编码器130。确定用于各编码率的码字符号生成多项式，以便它们能够在各编码率示出最佳性能。也就是说，彼此独立确定用于编码率为R＝1/2的卷积编码器(以下称作R＝1/2卷积编码器)的生成多项式和用于编码率为R＝1/4的卷积编码器(以下称作R＝1/4卷积编码器)的生成多项式。
图4说明根据现有技术的分组数据控制信道接收机的结构，图5说明当图4的接收机检测控制信息帧时所使用的时隙的长度和位置。具体地说，图4说明了通过BFFD检测通过分组数据控制信道发送的控制信息帧，来检测分组数据长度的接收机的结构。接收机对应于分组数据控制信道发送机，发送机中CRC发生器被用作差错检测比特附加器。接收机包括与发送机中的CRC发生器相对应的CRC校验器。
参照图4，接收机包括4个用于检测分组数据的长度的接收处理块310-340。接收处理块310是用于处理对应于1时隙长度的分组数据的1时隙长度的控制信息帧的块，接收处理块320是用于处理对应于2时隙长度的分组数据的2时隙长度的控制信息帧的块，接收处理块330是用于处理对应于4时隙长度的分组数据的4时隙长度的控制信息帧的块，以及接收处理块340是用于处理对应于8时隙长度的分组数据的4时隙长度的控制信息帧的块。
在接收处理块310-340中，去交织器312、322、332和342执行相应时隙长度的去交织，去穿孔器314、324、334和344根据相应的时隙长度来执行去穿孔。在用于4时隙长度的控制信息帧的接收处理块330和340中，符号组合器335和345对两个相邻的符号执行符号组合，这是由图1的符号重复器140执行的符号重复的反向操作。当在接收处理块310和320中执行去穿孔而且在接收处理块330和340中执行符号组合之后，接收处理块310-340中的卷积解码器316、326、336和346执行卷积解码。用于1时隙长度的控制信息帧的卷积解码器316以编码率1/2解码去穿孔器314的输出。用于2时隙长度的控制信息帧的卷积解码器326以编码率1/4解码去穿孔器324的输出。同样，用于4时隙长度的控制信息帧的卷积解码器336和346以编码率1/4分别卷积解码符号组合器335和345的输出。在接收处理块310-340的最后级中，安排了CRC校验器318、328、338和348。CRC校验器318、328、338和348分别对由卷积解码器316、326、336和346卷积解码的符号执行CRC校验。根据CRC校验器318、328、338和348的CRC校验，确定从发送机发送的控制信息帧中是否存在CRC差错。在CRC校验期间，CRC校验器318、328、338和348使用预定的初始值。例如，CRC校验器318通过将解码器寄存器的初始值设置为“2”来检测CRC差错，校验器328通过将解码器寄存器的初始值设置为“4”来检测CRC差错，校验器338通过将解码器寄存器的初始值设置为“225”来检测CRC差错，以及校验器348通过将解码器寄存器的初始值设置为“0”来检测CRC差错。分组长度检测器350基于接收处理块310-340的接收处理结果，来检测分组数据的长度。这里，能够以或者物理上分离的接收处理块或者使用不同接收参数的单一接收处理块，来实现4个接收处理块310-340。
在图4的接收机中，作为CRC解码的结果，如果三个接收处理块有差错，一个接收处理块没有差错，就判定发送了与对应于没有差错的接收处理块的长度相同的分组数据。然而，如果报告两个或更多的接收处理块没有差错，或者全部的接收处理块都没有差错，就不能确定发送了哪个控制信息帧，这样就导致接收分组数据的失败。
表1说明计算机仿真结果，这些结果是通过在无噪声状态下将2(4)时隙长度的控制信息帧发送10,000次、并且由1(2)、2(4)、4(255)和4(0)接收机接收所发送的控制信息帧而获得的。这里，括号中的数字代表以十进制数表示的CRC发生器的寄存器初始值。对于1时隙长度的控制信息帧，寄存器初始值被设置为N1＝2。对于2时隙长度的控制信息帧，寄存器初始值被设置为N2＝4。对于对应于4时隙长度的分组数据的4时隙长度的控制信息帧，寄存器初始值被设置为N3＝225。对于对应于8时隙长度的分组数据的4时隙长度的控制信息帧，寄存器初始值被设置为N4＝0。通过计算机仿真所获得的结果值包括成功检测概率Pd、将不正确时隙长度识别为正确时隙长度的错误概率Pfa、将正确时隙长度错认为不正确时隙长度的出错概率Pm以及差错概率Pe，即错误概率Pfa和出错概率Pm的和。应该注意到，在表1中，控制信息帧的差错概率Pe大部分是由1时隙控制信息帧接收机产生的。
表1
 SPDCCH(CRC)     Pd     Pfa     Pm     Pe
    2(4)   9.936e-01   0.000e+00   6.400e-03   6.400e-03
SPDCCH(CRC)                   CRC成功1(2)  2(4)             4(255)  4(0)                专用于其他CRC符号1(2)  2(4)              4(255)  4(0)
    2(4)   45    10000            7       12   45    0                 7       12
如上所述，图1的分组数据控制信道发送机对于2时隙控制信息帧和4时隙控制信息帧，使用编码率为1/4的相同卷积编码器，而对于1时隙控制信息帧，使用编码率为1/2的卷积编码器。在这种情况下，如结合表1所示，如果分组数据控制信道接收机通过BFFD接收控制信息帧，由于1时隙控制信息帧接收机(其具有接收机中几乎所有的差错概率)的差错将会导致2时隙控制信息帧的差错概率Pe被不期望地增加。
发明内容
因此，本发明的一个目的是提供一种编码/解码装置及方法，用于消除通信系统中，在有关传输分组数据的控制信息的发送/接收期间出现的差错。
本发明的另一个目的是提供一种编码/解码装置及方法，用于在通信系统中、即使有关传输分组数据的控制信息的长度改变时也能正确接收控制信息。
根据本发明的第一个方面，提供一种装置，用于在通信系统中编码信息比特序列并且产生编码符号，该通信系统发送分组数据和用于控制分组数据传输的信息比特序列。一个实施例中的装置包括编码器和控制器。编码器以预置编码率编码信息比特序列，并且输出编码符号。控制器控制编码器，以便当信息比特序列的帧长为第一长度时，编码器输出编码符号，以及当信息比特序列的帧长为小于第一长度的第二长度时，编码器输出编码符号中的部分符号。最好是，控制器控制编码器，以便当信息比特序列的帧长为比第一长度小F倍的第二长度时，编码器输出确定数目的编码符号，该确定数目是通过将编码符号的数目除以预定数F(其中F是自然数)而确定的。
根据本发明的第二个方面，提供一种装置，用于在通信系统中编码信息比特序列并且产生编码符号，该通信系统发送分组数据和用于控制分组数据的发送的信息比特序列。一个实施例中的装置包括差错检测比特附加器、卷积编码器和控制器。差错检测比特附加器将差错检测比特附加到信息比特序列中，并且输出附加了差错检测比特的信息比特序列。卷积编码器以预置编码率卷积编码附加了差错检测比特的信息比特序列，并且输出编码符号。控制器控制卷积编码器，以便当信息比特序列的帧长为第一长度时，卷积编码器输出编码符号，以及当信息比特序列的帧长为比第一长度小F倍的第二长度时，卷积编码器输出确定数目的编码符号，该确定数目是通过将编码符号的数目除以预定数F(其中F是自然数)而确定的。
附图说明
通过下面结合附图进行的详细说明，本发明的上述和其他目的、特点和优点将会变得更加清楚，其中：
图1说明根据现有技术的分组数据控制信道发送机的结构；
图2说明根据现有技术的图1所示的差错检测比特附加器的结构；
图3A和3B说明图1所示的卷积编码器的示例性结构；
图4说明根据现有技术的分组数据控制信道接收机的结构；
图5说明当图4的接收机检测控制信息帧时所使用的时隙长度和位置；
图6说明根据本发明的实施例的卷积编码器装置的结构；
图7说明根据本发明的实施例的图1所示的差错检测比特附加器的详细结构；
图8说明根据本发明的实施例的卷积解码器的结构；和
图9说明根据本发明的实施例的图4所示的CRC校验器的详细结构。
具体实施方式
以下，将参照附图来说明本发明的优选实施例。在以下的说明中，由于已知的功能和结构可能会在不必要的细节上模糊本发明，因此不对其进行详细说明。
当传统分组数据控制信道发送机使用卷积编码器以便产生以编码率1/4编码的2时隙控制信息帧的码字符号时，卷积编码器的输出4-C0和4-C2位于第一时隙内，而卷积编码器的输出4-C1和4-C3位于第二时隙内。也就是说，如果在用于R＝1/4卷积编码器的生成多项式中，选择两个生成多项式作为用于编码1时隙控制信息帧的R＝1/2卷积编码器的生成多项式，而不是使用与R＝1/4卷积编码器的生成多项式不同的生成多项式，那么用于1时隙控制信息帧的接收机和用于2时隙控制信息帧的接收机将有高的概率在它们的卷积解码器中产生相同的输出。尽管卷积解码器产生相同的输出，也能够通过各个卷积解码器之后的CRC校验器中所使用的不同CRC寄存器初始值，来识别接收的符号。也就是说，尽管卷积解码器产生相同的输出，当一个接收机具有“好”的CRC校验结果时，另一个接收机具有100％“差”的CRC校验结果，因此将会减少当两个接收机同时具有“好”的CRC校验结果时可能出现的BFFD差错。
换句话说，对于BFFD性能，当前使用的用于R＝1/2卷积编码器的生成多项式不是最佳的生成多项式，以及，为了最大化BFFD性能，有必要在用于以编码率R＝1/4卷积编码2时隙控制信息帧的生成多项式中，选择两个生成多项式作为用于以编码率R＝1/2卷积编码1时隙控制信息帧的生成多项式。
原理
提出一种在编码输入信息比特序列并且产生编码符号的通信系统中、以下述方式来产生编码符号的方法。所提出的方法能够被应用于图1的卷积编码器130。
发明提供一种方法，用于以第一编码率编码具有第一长度的输入信息比特序列，并且输出编码符号。此外，本发明提供一种方法，用于以第一编码率编码具有第二长度的输入信息比特序列，并且在编码符号中选择几个(1/F)编码符号，其中，第二长度为比第一长度小F倍的预定数。正如在现有技术部分所述，输入信息比特序列可以是有关分组数据的传输的控制信息。假设在通信系统中，存在一些不同长度的分组数据，而且分组长度的比率为1∶2∶4。对于相同的信息比特序列，由于每个分组具有不同的编码率，编码率的比率为1∶1/2∶1/4，传输分组的长度根据编码率而彼此不同。通过考虑传输分组的长度而确定预定数F。例如，具有第一长度的输入信息比特序列可以是2时隙控制信息帧，具有第二长度的输入信息比特序列可以是1时隙控制信息帧。在这种情况下，第一编码率为1/4，第二编码率为1/2。在通过以第一编码率R＝1/4编码具有第二长度的输入信息比特序列所获得的编码符号中所选择的几个编码符号，可以是以第一编码率编码的符号中的奇数符号或偶数符号。可替换地，所选择的部分编码符号可以是以第一编码率编码的符号的前一半或后一半。
这里假设本发明的原理可应用于图3A和3B的卷积编码器130产生卷积编码符号的情况。也就是说，卷积编码器130以编码率R＝1/4编码1时隙控制信息帧，然后只选择一部分编码符号。在以下的情况1、情况2、情况3和情况4中，用4-C0、4-C1、4-C2和4-C3来表示卷积编码器130编码的符号，用2-C0和2-C1来表示在编码符号中选择出的部分符号。
情况1
2-C0：4-C0(或4-C2)
2-C1：4-C2(或4-C0)
情况2
2-C0：4-C1(或4-C3)
2-C1：4-C3(或4-C1)
情况3
2-C0：4-C0(或4-C1)
2-C1：4-C1(或4-C0)
情况4
2-C0：4-C2(或4-C3)
2-C1：4-C3(或4-C2)
在情况1至情况4中，4-C0、4-C1、4-C2和4-C3是R＝1/4卷积编码器的输出，用于这些输出的生成多项式可以预先定义如下。如下所示，在满足最佳编码性能的条件下，能够用其他生成多项式来代替用于产生4-C0、4-C1、4-C2和4-C3的码字符号的生成多项式。
4-C0：1+x+x2+x3+x4+x6+x8
4-C1：1+x+x3+x4+x5+x8
4-C2：1+x2+x5+x7+x8
4-C3：1+x3+x4+x5+x7+x8
同时，当CRC发生器将差错检测信息附加到每个1时隙控制信息帧和2时隙控制信息帧时，最好是将CRC寄存器的初始值设置成不同的值。
实施例
以下，将参照实施例来说明本发明，在实施例中将本发明的原理应用于图1和图2所示的发送机和一接收机，该发送机用于在发送之前，通过卷积编码器来编码有关分组数据的传输的控制信息，该接收机用于通过与卷积编码器相对应的卷积解码器来执行解码。然而，应该注意到，本发明不局限于这种实施例。所提出的用于在发送之前编码信息比特(例如有关分组数据的传输的控制信息帧)，并解码接收码字符号的方法，其特征在于，在用于编码2时隙控制信息帧的生成多项式中，选择部分生成多项式作为用于编码1时隙控制信息帧的生成多项式。此外，本发明的实施例的特征在于，当CRC发生器将差错检测信息附加到1时隙控制信息帧和2时隙控制信息帧时，使用不同的寄存器初始值。
图6说明根据本发明的实施例的卷积编码器装置的结构。参照图6，该卷积编码器装置包括卷积编码器130和控制器500。卷积编码器130以预置编码率R＝1/4编码输入信息比特序列，并且通过输出端口PORT 0-PORT 3输出编码符号，其中输出端口PORT 0-PORT 3与对应于编码率的数目同样多。控制器500确定输入信息比特序列的长度，并且执行对应于确定长度的操作。如果输入信息比特序列是1时隙控制信息帧，控制器500激活输出端口，以便应该通过2个输出端口输出编码符号。如果输入信息比特序列是2时隙控制信息帧，控制器500激活输出端口，以便应该通过4个输出端口输出编码符号。具体地说，如果输入信息比特序列是1时隙控制信息帧，控制器500激活输出端口中的奇数输出端口4-C0和4-C2、偶数输出端口4-C1和4-C3、前一半输出端口4-C0和4-C1、或后一半输出端口4-C2和4-C3。最好是，控制器500激活输出端口中的奇数输出端口4-C0和4-C2或偶数输出端口4-C1和4-C3。
以此方式，当发送1时隙控制信息帧时，控制器500仅使用R＝1/4卷积编码器130中所使用的4个代码生成多项式中的2个来用于编码，并且同样仅激活4个输出端口中对应于所使用的2个生成多项式的输出端口。然而，当发送2时隙或4时隙控制信息帧时，控制器500使用R＝1/4卷积编码器中所使用的全部4个代码生成多项式。
尽管参照以上示例说明了本发明，该示例中由R＝1/4卷积编码器编码对应于编码率R＝1/2的1时隙帧，本发明可被应用于其他示例。例如，当以编码率R＝1/6执行编码时，6个代码生成多项式中只有3个生成多项式可被用于编码对应于编码率R＝1/3的1时隙帧。也就是说，本发明不局限于特定编码率。此外，为了将相同的编码器用于具有不同帧结构的信道，也可以使用预定数目的输出端口，而不是仅使用一半的可能输出端口。
图7说明根据本发明的实施例的图1所示的差错检测附加器110的详细结构。图7所示是用CRC发生器实现的差错检测比特附加器110的示例，该差错检测比特附加器110对应于图2所示的CRC发生器。根据本发明的CRC发生器对于支持不同长度的数据分组的控制信息帧，设置不同的寄存器初始值，而不管控制信息帧的长度。例如，当将8个差错检测比特附加到控制信息帧时，CRC发生器对于其8个寄存器的每一个设置“1”或“0”。在十进制中，8个寄存器被设置成0至255(＝28-1)的初始值。也就是说，如果构成CRC发生器的寄存器的数目(或用于差错检测的冗余信息比特的数目)是m，CRC发生器的寄存器能够被设置成十进制初始值0至2m-1。例如，将被用于发送用于1时隙分组数据的1时隙控制信息帧、用于2时隙分组数据的2时隙控制信息帧、用于4时隙分组数据的4时隙控制信息帧、以及用于8时隙分组数据的4时隙控制信息帧的CRC发生器的寄存器的初始值N1、N2、N3和N4，能够被设置成0至255之间的特定值。这里N1和N2被设置成不同的值。
参照图7，根据本发明的实施例的差错检测比特附加器110，包括多个寄存器211-218、多个加法器221-224、开关SW1-SW3、输出加法器225和初始值控制器400。当发送1时隙长度的分组数据时，初始值控制器400将寄存器211-218的值初始化为N1。当发送2时隙长度的分组数据时，初始值控制器400将寄存器211-218的值初始化为N2。当发送4时隙长度的分组数据时，初始值控制器400将寄存器211-218的值初始化为N3。当发送8时隙长度的分组数据时，初始值控制器400将寄存器211-218的值初始化为N4。
初始化寄存器211-218的值之后，由输出加法器225在输入控制信息的每个比特和最终从寄存器218所获取的值之间，执行二进制运算(或“异”运算或模2运算)，并且产生运算结果值作为反馈比特序列，其中最终从寄存器218所获取的值是通过右移寄存器211-218的值而获取的。提供所产生的反馈比特序列作为寄存器211-218中的初始寄存器211的输入、以及加法器221-224的输入。在此运算期间，开关SW1-SW3被全部切换到其上部端子。当对13比特的控制信息帧的所有比特执行以上运算之后，开关SW1-SW3被全部切换到其下部端子，于是向开关SW1-SW3提供值“0”。此后，通过将寄存器的值移位与冗余比特数(即8)同样多的次数来附加8冗余比特。
图8说明根据本发明的实施例的卷积解码器装置的结构。参照图8，该卷积解码器装置包括卷积解码器316(或326)和控制器600。也就是说，卷积解码器用作图4的卷积解码器316或卷积解码器326。
卷积解码器接收包括在接收信号中的编码符号，并且根据从控制器600提供的编码率R来解码接收的编码符号。图4的卷积解码器316以编码率R＝1/2执行解码，卷积解码器326以编码率R＝1/4执行解码。然而，图8所示的卷积解码器根据从控制器600提供的编码率R(如R＝1/4)执行解码。控制器600根据用于分组数据的控制信息帧的时隙长度来选择代码生成多项式。也就是说，当发送1时隙帧时，控制器600仅选择用于R＝1/4卷积解码器的4个代码生成多项式中的2个生成多项式用于解码。与此不同，当发送2时隙帧或4时隙帧时，控制器600选择全部用于R＝1/4卷积解码器的4个代码生成多项式用于解码。控制器600通过BFFD确定时隙长度。也就是说，当接收机用作图4的接收机310时，控制器600确定分组控制帧的时隙长度为1。当接收机用作图4的接收机320时，控制器600确定分组控制帧的时隙长度为2。当接收机用作图4的接收机330或340时，控制器600确定分组控制帧的时隙长度为4。
图9说明根据本发明的实施例的图4所示的CRC校验器318(或328)的详细结构。该装置在细节上对应于图7所示的差错检测比特附加器110(图1)，执行与差错检测比特附加器110相同的操作。然而，该装置与差错检测比特附加器110的不同之处在于，将接收比特应用到SW1。具体地说，在CRC校验器318(或328)中，对1时隙控制帧进行CRC校验所使用的CRC寄存器初始值和对2时隙控制帧进行CRC校验所使用的CRC寄存器初始值被设置成不同的值。
参照图9，根据本发明的实施例的CRC校验器包括多个寄存器561-568、多个加法器571-574、输出加法器575、开关SW1-SW3、初始值控制器550和差错判定块580。初始值控制器550用于对第一信息(例如1时隙控制信息帧)提供第一初始值或对第二信息(例如2时隙控制信息帧)提供第二初始值，作为初始化寄存器的值。根据分组数据的长度(N个时隙)来确定提供的初始值。最好是，在与附加差错检测信息比特数目相对应的值的范围内，确定第一初始值和第二初始值。
寄存器561-568被级联，并被初始化为从控制器550提供的相应初始值，寄存器的数目与附加差错检测信息比特的数目相同。加法器571-574被安排在寄存器561-568之间的路径中由预定生成多项式所确定的路径上。每个加法器571-574将通过输入路径接收的输入比特序列加到反馈比特序列上，并通过输出路径提供其输出。反馈比特序列指通过第二开关SW2从输出加法器575输出的比特序列。
输出加法器575和开关SW1-SW3构成执行以下运算的运算符。在接收信息序列(第一信息或第二信息)的接收同时，该运算符通过顺序将接收信息序列的比特加到最后寄存器568的输出比特，来产生反馈比特序列，并且通过第二开关SW2将产生的反馈比特序列提供给加法器571-574和初始寄存器561。而且，在完成接收信息序列的接收之后，该运算符通过第二开关SW2将预置输入比特“0”提供给加法器571-574和初始寄存器561，由输出加法器575将预置输入比特“0”顺序加到最后寄存器568的输出比特，并且输出相加结果作为接收的差错检测信息比特序列。
第一开关SW1选择接收的信息序列或预置输入比特“0”。在接收信息序列的接收的同时，第一开关SW1输出接收的信息序列，并在完成接收信息序列的接收之后，输出预置输入比特“0”。输出加法器575将第一开关SW1的输出加到最后寄存器568的输出比特。第二开关SW2选择输出加法器575的输出或预置输入比特“0”，并将选择的值作为反馈比特序列提供给加法器571-574和初始寄存器561。第二开关SW2在接收信息序列的接收期间，将输出加法器575的输出提供给加法器571-574和初始寄存器561，并且在完成接收信息序列的接收之后，将预置输入比特“0”提供给加法器571-574和初始寄存器561。第三开关SW3选择接收信息序列或输出加法器575的输出比特序列，即接收差错检测信息比特序列。第三开关SW3在接收的信息序列的接收期间，输出接收的信息序列，并且在完成接收信息序列的接收之后，输出从输出加法器575提供的接收的差错检测信息比特序列。
差错判定块580比较接收的差错检测信息比特序列和相应于选择的初始值的差错检测信息比特序列，从而确定接收比特中是否存在差错。也就是说，如果接收的差错检测信息比特序列与相应于选择的初始值的差错检测信息比特序列相同，差错判定块580就确定接收比特中不存在差错。否则，如果接收的差错检测信息比特序列与相应于选择的初始值的差错检测信息比特序列不同，差错判定块580就确定接收比特中存在差错。基于差错判定块580的判定结果，图4的分组长度检测器350能够检测接收比特的长度。
如上所述，在图9的装置中，初始值控制器550根据分组数据的长度而操作。当从发送机发送的接收比特的初始13个比特被全部接收到时，将开关SW1-SW3切换到其下部端子，于是向开关SW1-SW3提供预置输入比特“0”。此后，通过将寄存器值移位与差错检测比特数(即8)同样多的次数，来产生8个差错检测比特(或冗余比特)。差错检测块580比较接收比特中包括的差错检测比特(由发送机附加的)和新产生的差错检测比特。如果接收比特中包括的差错检测比特与新产生的差错检测比特相同，差错检测块580就确定接收比特中不存在差错。然而，如果接收比特中包括的差错检测比特与新产生的差错检测比特不同，差错检测块580就确定接收比特中存在差错。尽管本实施例中分别构造初始值控制器550和差错检测块580，也可以用单一控制器实现这些部件。
表2说明根据本发明的实施例的计算机仿真结果，这些结果是通过在无噪声状态下将2(4)时隙长度的控制信息帧发送10,000次，并且由1(2)、2(4)、4(255)和4(0)接收机接收发送的控制信息帧而获得的。比较表1和表2，可以注意到，由于1时隙控制信息帧引起的差错概率已明显减少，这就带来2时隙控制信息帧的差错概率的降低。
表2
 SPDCCH(CRC)     Pd     Pfa     Pm     Pe
    2(4)   9.962e-001   0.000e+000   3.800e-003   3.800e-003
SPDCCH(CRC)                   CRC成功1(2)  2(4)             4(255)  4(0)                专用于其他CRC符号1(2)  2(4)              4(255)  4(0)
    2(4)   22    10000            15      1   22    0                 15      1
如上所述，当解码具有小于第一信息比特序列的第一长度的第二长度的第二信息比特序列时，本发明在以第一编码率编码的符号中仅选择部分符号，其中，第一编码率用于编码具有第一长度的第一信息比特序列。以此方式，本发明能够提高如下两个接收机产生相同的解码输出的概率，即用于具有第一长度的信息比特序列的接收机和用于具有第二长度的信息比特序列的接收机。即使产生相同的解码输出，也能够通过CRC校验器中所使用的不同的CRC寄存器初始值来识别接收的符号。也就是说，当一个接收机具有“好”的CRC校验结果时，另一个接收机具有100％“差”的CRC校验结果，从而能够减少当两个接收机同时具有“好”的CRC校验结果时出现的BFFD差错。
虽然已经参照本发明的特定优选实施例示出和说明了本发明，本领域技术人员应该理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节的各种改变。

Claims (23)

1.一种装置，用于在通信系统中编码信息比特序列并产生编码符号，所述通信系统发送分组数据和用于控制所述分组数据的传输的所述信息比特序列，所述装置包括：
编码器，用于以预置编码率编码所述信息比特序列，并输出编码符号；和
控制器，用于控制所述编码器，以便当所述信息比特序列的帧长为第一长度时，所述编码器输出所述编码符号，以及当所述信息比特序列的所述帧长为第二长度时，所述编码器输出所述编码符号中的部分符号，所述第二长度小于所述第一长度。
2.根据权利要求1的装置，其中，所述控制器控制所述编码器，以便当所述信息比特序列的帧长为比所述第一长度小F倍的所述第二长度时，所述编码器输出确定数目的编码符号，所述确定数目是通过将所述编码符号的数目除以预定自然数F而确定的。
3.根据权利要求1的装置，其中，所述预置编码率等于确定用于编码具有所述第一长度的所述信息比特序列的编码率。
4.根据权利要求1的装置，其中，所述编码器是卷积编码器。
5.根据权利要求1的装置，还包括差错检测比特附加器，用于将通过预定生成多项式产生的差错检测比特附加到所述信息比特序列，并且将附加了差错检测比特的信息比特序列提供给所述编码器。
6.根据权利要求5的装置，其中，所述预定生成多项式的初始值是根据所述信息比特序列的帧长而确定的。
7.一种装置，用于在通信系统中编码信息比特序列并且产生编码符号，所述通信系统发送分组数据和用于控制所述分组数据的传输的所述信息比特序列，所述装置包括：
差错检测比特附加器，用于将差错检测比特附加到所述信息比特序列，并且输出附加了差错检测比特的信息比特序列；
卷积编码器，用于以预置编码率来卷积编码所述附加了差错检测比特的信息比特序列，并输出编码符号；和
控制器，用于控制所述卷积编码器，以便当所述信息比特序列的帧长为第一长度时，所述卷积编码器输出所述编码符号，以及当所述信息比特序列的所述帧长为比所述第一长度小F倍的第二长度时，所述卷积编码器输出确定数目的编码符号，所述确定数目是通过将所述编码符号的数目除以预定自然数F而确定的。
8.根据权利要求7的装置，其中，所述预置编码率等于确定用于编码具有所述第一长度的所述信息比特序列的编码率。
9.根据权利要求7的装置，其中，具有所述第一长度的帧长的所述信息比特序列是具有所述第二时隙长度的信息比特序列。
10.根据权利要求9的装置，其中，所述预置编码率是1/4。
11.根据权利要求7的装置，其中，所述差错检测比特附加器将通过预定生成多项式产生的差错检测比特附加到所述信息比特序列。
12.根据权利要求11的装置，其中，所述预定生成多项式的初始值是根据所述信息比特序列的帧长而确定的。
13.一种方法，用于在通信系统中编码信息比特序列并产生编码符号，所述通信系统发送分组数据和用于控制所述分组数据的传输的所述信息比特序列，所述方法包括如下步骤：
以预置编码率编码所述信息比特序列，并输出编码符号；以及
当所述信息比特序列的帧长为第一长度时，输出所述编码符号作为输出符号，当所述信息比特序列的所述帧长为小于所述第一长度的第二长度时，输出所述编码符号中的部分符号作为输出符号。
14.根据权利要求13的方法，其中，当所述信息比特序列的所述帧长为比所述第一长度小F倍的所述第二长度时，通过将所述编码符号的数目除以预定自然数F来确定所述部分符号的数目。
15.根据权利要求13的方法，其中，所述预置编码率等于确定用于编码具有所述第一长度的所述信息比特序列的编码率。
16.根据权利要求13的方法，其中，所述编码器是卷积编码器。
17.根据权利要求13的方法，还包括步骤：将通过预定生成多项式产生的差错检测比特附加到所述信息比特序列，并且提供附加了差错检测比特的信息比特序列用于编码。
18.根据权利要求17的方法，其中，所述预定生成多项式的初始值是根据所述信息比特序列的帧长而确定的。
19.根据权利要求14的方法，还包括步骤：将差错检测比特附加到所述信息比特序列，并且提供附加了差错检测比特的信息比特序列用于编码。
20.根据权利要求19的方法，其中，具有所述第一长度的帧长的所述信息比特序列是具有所述第二时隙长度的信息比特序列。
21.根据权利要求21的方法，其中，所述预置编码率是1/4。
22.根据权利要求19的方法，其中，所述差错检测比特是通过预定生成多项式产生的。
23.根据权利要求22的方法，其中，所述预定生成多项式的初始值是根据所述信息比特序列的帧长而确定的。
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