DE20216690U1 - Einrichtung zum Senden/Empfangen von Fehlerfeststellungsinformation in einem Kommunikationssystem - Google Patents
Einrichtung zum Senden/Empfangen von Fehlerfeststellungsinformation in einem KommunikationssystemInfo
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Claims (32)
1. Einrichtung zur Erzeugung einer
Fehlerfeststellungsinformationssequenz zur Bestimmung
einer Länge einer gesendeten Datensequenz, in einem
Kommunikationssystem, das zumindest zwei Datensequenzen
mit unterschiedlichen Längen über einen Datenkanal
übertragen kann, und über einen Datensteuerkanal eine
Steuerdatensequenz mit derselben Länge wie jener der
Datensequenz übertragen kann, wobei die
Steuerdatensequenz eine Steuerinformationssequenz enthält, die Information in Bezug auf jede Datensequenz angibt, sowie eine
Fehlerfeststellungsinformationssequenz zur Feststellung eines Fehlers der Steuerinformationssequenz, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl der Register der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom festgelegt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher
während des Empfangs der Steuerinformationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der Steuerinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, und die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und
nach Beendigung des Empfangs der Steuerinformationssequenz sequentiell ein voreingestelltes Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, und das Additionsergebnis als die Fehlerfeststellungsinformationssequenz ausgibt; und
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden.
Steuerdatensequenz eine Steuerinformationssequenz enthält, die Information in Bezug auf jede Datensequenz angibt, sowie eine
Fehlerfeststellungsinformationssequenz zur Feststellung eines Fehlers der Steuerinformationssequenz, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl der Register der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom festgelegt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher
während des Empfangs der Steuerinformationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der Steuerinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, und die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und
nach Beendigung des Empfangs der Steuerinformationssequenz sequentiell ein voreingestelltes Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, und das Additionsergebnis als die Fehlerfeststellungsinformationssequenz ausgibt; und
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden.
2. Einrichtung nach Anspruch 1, bei welcher der Operator
aufweist:
einen ersten Schalter zum selektiven Ausgeben der Steuerinformationssequenz und des voreingestellten Eingangsbits;
einen Ausgangsaddierer zum Addieren eines Ausgangssignals des ersten Schalters zu Ausgangsbits des endgültigen Registers;
einen zweiten Schalter zur selektiven Bereitstellung eines Ausgangssignals des Ausgangsaddierers und des voreingestellten Eingangsbits als die Rückkopplungsbitsequenz für die Addierer; und
einen dritten Schalter zum selektiven Ausgeben der Steuerinformationssequenz und der Fehlerfeststellungsinformations-Bitsequenz von dem Ausgangsaddierer.
einen ersten Schalter zum selektiven Ausgeben der Steuerinformationssequenz und des voreingestellten Eingangsbits;
einen Ausgangsaddierer zum Addieren eines Ausgangssignals des ersten Schalters zu Ausgangsbits des endgültigen Registers;
einen zweiten Schalter zur selektiven Bereitstellung eines Ausgangssignals des Ausgangsaddierers und des voreingestellten Eingangsbits als die Rückkopplungsbitsequenz für die Addierer; und
einen dritten Schalter zum selektiven Ausgeben der Steuerinformationssequenz und der Fehlerfeststellungsinformations-Bitsequenz von dem Ausgangsaddierer.
3. Einrichtung nach Anspruch 2, bei welcher der erste
Schalter die Steuerinformationssequenz während des
Empfangs der Steuerinformationssequenz ausgibt, und das
voreingestellte Eingangsbit nach Beendigung des Empfangs
der Steuerinformationssequenz ausgibt.
4. Einrichtung nach Anspruch 3, bei welcher der zweite
Schalter ein Ausgangssignal des Ausgangsaddierers den
Addierern während des Empfangs der
Steuerinformationssequenz zur Verfügung stellt, und das
voreingestellte Eingangsbit den Addierern nach
Beendigung des Empfangs der Steuerinformationssequenz
zur Verfügung stellt.
5. Einrichtung nach Anspruch 4, bei welcher der dritte
Schalter die Steuerinformationssequenz während des
Empfangs der Steuerinformationssequenz ausgibt, und die
Fehlerfeststellungsinformationssequenz nach Beendigung
des Empfangs der Steuerinformationssequenz ausgibt.
6. Einrichtung nach Anspruch 1, bei welcher die beiden
Datensequenzen unterschiedliche Schlitzlängen aufweisen.
7. Einrichtung nach Anspruch 6, bei welcher eine
Datensequenz unter den beiden Datensequenzen zwei mal
länger in Bezug auf die Schlitzlänge ist als die andere
Datensequenz.
8. Einrichtung zur Erzeugung einer Sendeinformationssequenz
durch Anbringen einer Fehlerfeststellungsinformations-
Bitsequenz an einer Eingangsinformationssequenz einer
ersten Informationssequenz oder einer zweiten
Informationssequenz, in einem Kommunikationssystem, das
eine erste Informationssequenz mit einer ersten Länge
bei einer vorbestimmten Kodierrate vor dem Senden
kodiert, und eine zweite Informationssequenz mit einer
zweiten Länge, die das F-fache (wobei F ein Mehrfaches
von 2 ist) der ersten Länge beträgt, mit der
vorbestimmten Kodierrate vor einem F-fach wiederholten
Senden kodiert, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher
während des Empfangs der Eingangsinformationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der Eingangsinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und die Eingangsinformationssequenz als die Sendeinformationssequenz ausgibt, und
nach Beendigung des Empfangs der Eingangsinformationssequenz ein voreingestelltes Eingangsbit den Addierern zur Verfügung stellt, sequentiell das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, um eine Fehlerfeststellungsinformations-Bitsequenz zu erzeugen, und die Fehlerfeststellungsinformations-Bitsequenz als die Sendeinformationssequenz ausgibt; und
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz festgelegt werden.
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher
während des Empfangs der Eingangsinformationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der Eingangsinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und die Eingangsinformationssequenz als die Sendeinformationssequenz ausgibt, und
nach Beendigung des Empfangs der Eingangsinformationssequenz ein voreingestelltes Eingangsbit den Addierern zur Verfügung stellt, sequentiell das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, um eine Fehlerfeststellungsinformations-Bitsequenz zu erzeugen, und die Fehlerfeststellungsinformations-Bitsequenz als die Sendeinformationssequenz ausgibt; und
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz festgelegt werden.
9. Einrichtung nach Anspruch 8, bei welcher die
Eingangsinformationssequenz eine
Steuerinformationssequenz von Paketdaten ist.
10. Einrichtung nach Anspruch 9, bei welcher die erste
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von zwei Schlitzen ist, und die zweite
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von vier Schlitzen ist.
11. Einrichtung nach Anspruch 8, bei welcher der Operator
aufweist:
einen ersten Schalter zum selektiven Ausgeben der Eingangsinformationssequenz und des voreingestellten Eingangsbits;
einen Ausgangsaddierer zum Addieren eines Ausgangssignals des ersten Schalters zu Ausgangsbits des endgültigen Registers;
einen zweiten Schalter zum selektiven Versorgen der Addierer mit einem Ausgangssignal des Ausgangsaddierers und dem voreingestellten Eingangsbit als die Rückkopplungsbitsequenz; und
einen dritten Schalter zum selektiven Ausgeben der Eingangsinformationssequenz und der Ausgangsbits des Ausgangsaddierers als die Sendeinformationssequenz.
einen ersten Schalter zum selektiven Ausgeben der Eingangsinformationssequenz und des voreingestellten Eingangsbits;
einen Ausgangsaddierer zum Addieren eines Ausgangssignals des ersten Schalters zu Ausgangsbits des endgültigen Registers;
einen zweiten Schalter zum selektiven Versorgen der Addierer mit einem Ausgangssignal des Ausgangsaddierers und dem voreingestellten Eingangsbit als die Rückkopplungsbitsequenz; und
einen dritten Schalter zum selektiven Ausgeben der Eingangsinformationssequenz und der Ausgangsbits des Ausgangsaddierers als die Sendeinformationssequenz.
12. Einrichtung zum Überprüfen eines Fehlers einer
empfangenen Steuerdatensequenz zur Feststellung einer
Länge von Datensequenzen, die über einen Datenkanal
übertragen werden, in einem Kommunikationssystem, das
einen Sender aufweist, der zumindest zwei Datensequenzen
mit unterschiedlichen Längen über den Datenkanal
übertragen kann, und über einen Datensteuerkanal eine
Steuerdatensequenz mit derselben Länge wie jener der
Datensequenzen übertragen kann, wobei die
Steuerdatensequenz eine Steuerinformationssequenz aufweist, die Information in Bezug auf jede Datensequenz angibt, sowie eine
Fehlerfeststellungsinformationssequenz zur Feststellung eines Fehlers in der Steuerinformationssequenz, und einen Empfänger aufweist, der Datensequenzen empfängt, die über den Datenkanal von dem Sender übertragen werden, sowie eine Steuerdatensequenz, die über den Datensteuerkanal von dem Sender übertragen wird, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher
während des Empfangs der Steuerinformationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der Steuerinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, und die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und
nach Beendigung des Empfangs der Steuerinformationssequenz sequentiell ein voreingestelltes Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, und das Additionsergebnis als eine empfangene Fehlerfeststellungsinformationssequenz ausgibt;
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden; und
einen Fehlerentscheidungsblock zum Vergleichen der empfangenen Fehlerfeststellungsinformations-Bitsequenz mit einer Fehlerfeststellungsinformations-Bitsequenz entsprechend dem ausgewählten Anfangswert, um so das Vorhandensein eines Fehlers festzustellen.
Steuerdatensequenz eine Steuerinformationssequenz aufweist, die Information in Bezug auf jede Datensequenz angibt, sowie eine
Fehlerfeststellungsinformationssequenz zur Feststellung eines Fehlers in der Steuerinformationssequenz, und einen Empfänger aufweist, der Datensequenzen empfängt, die über den Datenkanal von dem Sender übertragen werden, sowie eine Steuerdatensequenz, die über den Datensteuerkanal von dem Sender übertragen wird, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher
während des Empfangs der Steuerinformationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der Steuerinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, und die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und
nach Beendigung des Empfangs der Steuerinformationssequenz sequentiell ein voreingestelltes Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, und das Additionsergebnis als eine empfangene Fehlerfeststellungsinformationssequenz ausgibt;
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden; und
einen Fehlerentscheidungsblock zum Vergleichen der empfangenen Fehlerfeststellungsinformations-Bitsequenz mit einer Fehlerfeststellungsinformations-Bitsequenz entsprechend dem ausgewählten Anfangswert, um so das Vorhandensein eines Fehlers festzustellen.
13. Einrichtung nach Anspruch 12, bei welcher der Operator
aufweist:
einen ersten Schalter zum selektiven Ausgeben der Steuerinformationssequenz und des voreingestellten Eingangsbits;
einen Ausgangsaddierer zum Addieren eines Ausgangssignals des ersten Schalters zu Ausgangsbits des endgültigen Registers;
einen zweiten Schalter zum selektiven Versorgen der Addierer mit einem Ausgangssignal des Ausgangsaddierers und dem voreingestellten Eingangsbit als die Rückkopplungsbitsequenz; und
einen dritten Schalter zum selektiven Ausgeben der empfangenen Steuerinformationssequenz und der empfangenen Fehlerfeststellungsinformations-Bitsequenz von dem Ausgangsaddierer.
einen ersten Schalter zum selektiven Ausgeben der Steuerinformationssequenz und des voreingestellten Eingangsbits;
einen Ausgangsaddierer zum Addieren eines Ausgangssignals des ersten Schalters zu Ausgangsbits des endgültigen Registers;
einen zweiten Schalter zum selektiven Versorgen der Addierer mit einem Ausgangssignal des Ausgangsaddierers und dem voreingestellten Eingangsbit als die Rückkopplungsbitsequenz; und
einen dritten Schalter zum selektiven Ausgeben der empfangenen Steuerinformationssequenz und der empfangenen Fehlerfeststellungsinformations-Bitsequenz von dem Ausgangsaddierer.
14. Einrichtung nach Anspruch 12, bei welcher eine
Datensequenz unter den beiden Datensequenzen zweifach
länger in Bezug auf die Schlitzlänge ist als eine andere
Datensequenz.
15. Einrichtung nach Anspruch 12, bei welcher das
voreingestellte Eingangsbit einen Wert von "0" aufweist.
16. Einrichtung zur Prüfung eines Fehlers einer empfangenen
Informationssequenz in einem Kommunikationssystem, das
einen Sender aufweist, der eine erste
Informationssequenz mit einer ersten Länge mit einer
vorbestimmten Kodierrate vor dem Senden kodiert, und
eine zweite Informationssequenz mit einer zweiten Länge,
die das F-fache (wobei Fein Mehrfaches von 2 ist) der
ersten Länge beträgt, mit der vorbestimmten Kodierrate
vor dem F-fach wiederholten Senden kodiert, und eine
Fehlerfeststellungsinformationssequenz an der ersten
Informationssequenz oder der zweiten Informationssequenz
anbringt, und das Ergebnis als eine
Sendeinformationssequenz sendet, sowie einen Empfänger
aufweist, der eine Informationssequenz von dem Sender
empfängt, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher während des Empfangs der empfangenen Informationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der empfangenen Informationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, und die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und
nach Beendigung des Empfangs der empfangenen Informationssequenz ein vorbestimmtes Eingangsbit den Addierern zur Verfügung stellt, sequentiell das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, und das Additionsergebnis als empfangene Fehlerfeststellungsinformationssequenz ausgibt;
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz festgelegt sind; und
einen Fehlerentscheidungsblock zum Vergleichen der empfangenen Fehlerfeststellungsinformationssequenz mit einer Fehlerfeststellungsinformationssequenz entsprechend dem ausgewählten Anfangswert, um das Vorhandensein eines Fehlers festzustellen.
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht;
mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
einen Operator, welcher während des Empfangs der empfangenen Informationssequenz die Rückkopplungsbitsequenz dadurch erzeugt, dass er sequentiell Bits der empfangenen Informationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern addiert, und die erzeugte Rückkopplungsbitsequenz den Addierern zur Verfügung stellt, und
nach Beendigung des Empfangs der empfangenen Informationssequenz ein vorbestimmtes Eingangsbit den Addierern zur Verfügung stellt, sequentiell das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers addiert, und das Additionsergebnis als empfangene Fehlerfeststellungsinformationssequenz ausgibt;
eine Anfangswertsteuerung zur Versorgung der Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz festgelegt sind; und
einen Fehlerentscheidungsblock zum Vergleichen der empfangenen Fehlerfeststellungsinformationssequenz mit einer Fehlerfeststellungsinformationssequenz entsprechend dem ausgewählten Anfangswert, um das Vorhandensein eines Fehlers festzustellen.
17. Einrichtung nach Anspruch 16, bei welcher die
Informationssequenz eine Steuerinformationssequenz aus
Paketdaten ist.
18. Einrichtung nach Anspruch 17, bei welcher die erste
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von zwei Schlitzen ist, und die zweite
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von vier Schlitzen ist.
19. Einrichtung zur Erzeugung eines
Fehlerfeststellungsinformationssequenz zur Bestimmung,
ob zumindest zwei Datensequenzen in unterschiedlichen
Längen übertragen werden, in einem Kommunikationssystem,
das zumindest zwei Datensequenzen mit unterschiedlichen
Längen über einen Datenkanal übertragen kann, und über
einen Datensteuerkanal eine Steuerdatensequenz mit
derselben Länge wie jener der Datensequenzen übertragen
kann, wobei die Steuerdatensequenz eine
Steuerinformationssequenz aufweist, die Information in
Bezug auf jede Datensequenz angibt, sowie eine
Fehlerfeststellungsinformationssequenz zur Feststellung
eines Fehlers der Steuerinformationssequenz, wobei die
Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformations-Bitsequenz entspricht, und mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden, versorgt werden, wobei während des Empfangs der Steuerinformationssequenz die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der Steuerinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt wird und die Addierer mit der erzeugten Rückkopplungsbitsequenz versorgt werden, wobei, nach Beendigung des Empfangs der Steuerinformationssequenz ein vorbestimmtes Eingangsbit zu Ausgangsbits des endgültigen Registers sequentiell addiert und das Additionsergebnis als die Fehlerfeststellungsinformations-Bitsequenz ausgegeben wird.
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformations-Bitsequenz entspricht, und mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Additionsergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden, versorgt werden, wobei während des Empfangs der Steuerinformationssequenz die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der Steuerinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt wird und die Addierer mit der erzeugten Rückkopplungsbitsequenz versorgt werden, wobei, nach Beendigung des Empfangs der Steuerinformationssequenz ein vorbestimmtes Eingangsbit zu Ausgangsbits des endgültigen Registers sequentiell addiert und das Additionsergebnis als die Fehlerfeststellungsinformations-Bitsequenz ausgegeben wird.
20. Einrichtung nach Anspruch 19, bei welchem eine
Datensequenz unter den beiden Datensequenzen doppelt so
lang bezüglich der Schlitzlänge ist wie eine andere
Datensequenz.
21. Einrichtung nach Anspruch 19, bei welchem das
voreingestellte Eingangsbit einen Wert von "0" aufweist.
22. Einrichtung zur Erzeugung einer Sendeinformationssequenz
durch Anbringen einer
Fehlerfeststellungsinformationssequenz an einer
Eingangsinformationssequenz einer ersten
Informationssequenz oder einer zweiten
Informationssequenz, in einem Kommunikationssystem, das
eine erste Informationssequenz mit einer ersten Länge
mit einer vorbestimmten Kodierrate vor dem Senden
kodiert, und eine zweite Informationssequenz mit einer
zweiten Länge, die das F-fache (wobei F ein Mehrfaches
von 2 ist) der ersten Länge beträgt, mit der
vorbestimmten Kodierrate kodiert, vor einem F-fach
wiederholten Senden, wobei die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht, sowie mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz bestimmt werden;
wobei während des Empfangs der Eingangsinformationssequenz die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der Eingangsinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt wird und der Addierer mit der erzeugten Rückkopplungsbitsequenz versorgt und die Eingangsinformationssequenz als die Sendeinformationssequenz ausgegeben wird, und wobei nach Beendigung des Empfangs der Eingangsinformationssequenz die Addierer mit einem voreingestellten Eingangsbit bereitgestellt, das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers zur Erzeugung einer Fehlerfeststellungsinformationssequenz sequentiell addiert und die Fehlerfeststellungsinformations- Bitsequenz als die Sendeinformationssequenz ausgegeben wird.
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht, sowie mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz bestimmt werden;
wobei während des Empfangs der Eingangsinformationssequenz die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der Eingangsinformationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt wird und der Addierer mit der erzeugten Rückkopplungsbitsequenz versorgt und die Eingangsinformationssequenz als die Sendeinformationssequenz ausgegeben wird, und wobei nach Beendigung des Empfangs der Eingangsinformationssequenz die Addierer mit einem voreingestellten Eingangsbit bereitgestellt, das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers zur Erzeugung einer Fehlerfeststellungsinformationssequenz sequentiell addiert und die Fehlerfeststellungsinformations- Bitsequenz als die Sendeinformationssequenz ausgegeben wird.
23. Einrichtung nach Anspruch 22, bei welchem die
Eingangsinformationssequenz eine
Steuerinformationssequenz von Paketdaten ist.
24. Einrichtung nach Anspruch 23, bei welchem die erste
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von zwei Schlitzen ist, und die zweite
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von vier Schlitzen ist.
25. Einrichtung nach Anspruch 22, bei welchem das
voreingestellte Eingangsbit einen Wert von "0" aufweist.
26. Einrichtung zur Prüfung eines Fehlers einer empfangenen
Steuerdatensequenz zur Feststellung einer Länge von
Datensequenzen, die über einen Datenkanal übertragen
werden, in einem Kommunikationssystem, das einen Sender
aufweist, der zumindest zwei Datensequenzen mit
unterschiedlichen Längen durch den Datenkanal übertragen
kann, und über einen Datensteuerkanal eine
Steuerdatensequenz mit derselben Länge wie jener der
Datensequenzen übertragen kann, wobei die
Steuerdatensequenz eine Steuerinformationssequenz
aufweist, die eine Datenrate und ein Datensendeformat
jeder Datensequenz anzeigt, sowie eine
Fehlerfeststellungsinformationssequenz zur Feststellung
eines Fehlers in der Steuerinformationssequenz, und
einen Empfänger aufweist, der Datensequenzen empfängt,
die über den Datenkanal von dem Sender übertragen
werden, und eine Steuerdatensequenz, die über den
Datensteuerkanal von dem Sender übertragen wird, wobei
die Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht, und mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden, versorgt werden, wobei während des Empfangs der Steuerinformationssequenz, die in der empfangenen Steuerdatensequenz enthalten ist, die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der Steuerdatensequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt und die erzeugte Rückkopplungsbitsequenz für die Addierer bereitgestellt wird,
wobei nach Beendigung des Empfangs der Steuerinformationssequenz ein voreingestelltes Eingangsbit zu Ausgangsbits des endgültigen Registers sequentiell addiert und das Additionsergebnis als empfangene Fehlerfeststellungsinformationssequenz ausgegeben wird, und
wobei die empfangene Fehlerfeststellungsinformationssequenz mit einer Fehlerfeststellungsinformationssequenz entsprechend dem ausgewählten Anfangswert verglichen wird, um so das Vorhandensein eines Fehlers festzustellen.
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht, und mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die beiden Datensequenzen festgelegt werden, versorgt werden, wobei während des Empfangs der Steuerinformationssequenz, die in der empfangenen Steuerdatensequenz enthalten ist, die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der Steuerdatensequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt und die erzeugte Rückkopplungsbitsequenz für die Addierer bereitgestellt wird,
wobei nach Beendigung des Empfangs der Steuerinformationssequenz ein voreingestelltes Eingangsbit zu Ausgangsbits des endgültigen Registers sequentiell addiert und das Additionsergebnis als empfangene Fehlerfeststellungsinformationssequenz ausgegeben wird, und
wobei die empfangene Fehlerfeststellungsinformationssequenz mit einer Fehlerfeststellungsinformationssequenz entsprechend dem ausgewählten Anfangswert verglichen wird, um so das Vorhandensein eines Fehlers festzustellen.
27. Einrichtung nach Anspruch 26, bei welchem eine
Datensequenz unter den beiden Datensequenzen doppelt so
lang bezüglich der Schlitzlänge ist wie eine andere
Datensequenz.
28. Einrichtung nach Anspruch 26, bei welchem das
voreingestellte Eingangsbit einen Wert von "0" aufweist.
29. Einrichtung zur Prüfung eines Fehlers einer empfangenen
Informationssequenz in einem Kommunikationssystem, das
einen Sender aufweist, der eine erste
Informationssequenz mit einer ersten Länge bei einer
vorbestimmten Kodierrate vor dem Senden kodiert, und
eine zweite Informationssequenz mit einer zweiten Länge,
die das F-fache (wobei F ein Mehrfaches von 2 ist) der
ersten Länge beträgt, mit der vorbestimmten Kodierrate
vor dem F-fach wiederholten Senden kodiert, und eine
Fehlerfeststellungsinformationssequenz an der ersten
Informationssequenz oder der zweiten Informationssequenz
anbringt, und das Ergebnis als Sendeinformationssequenz
sendet, und einen Empfänger aufweist, der eine
Informationssequenz von dem Sender empfängt, wobei die
Einrichtung aufweist:
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht, sowie mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz bestimmt werden, versorgt werden,
wobei während des Empfangs der empfangenen Informationssequenz die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der empfangenen Informationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt wird, um Versorgung der Addierer mit der erzeugten Rückkopplungsbitsequenz;
wobei nach Beendigung des Empfangs der empfangenen Informationssequenz ein voreingestelltes Eingangsbit für die Addierer bereitstellt, das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers sequentiell addiert und das Additionsergebnis als eine empfangene Fehlerfeststellungsinformationssequenz ausgegeben wird, und
wobei die empfangene Fehlerfeststellungsinformationssequenz mit einer Fehlerfeststellungsinformationssequenz entsprechend dem ausgewählten Anfangswert verglichen wird, um so das Vorhandensein eines Fehlers festzustellen.
mehrere Register in Kaskadenschaltung, wobei die Anzahl an Registern der Anzahl an Bits in der Fehlerfeststellungsinformationssequenz entspricht, sowie mehrere Addierer, die durch ein vorbestimmtes Generatorpolynom bestimmt werden, und zwischen den Registern angeordnet sind, wobei jeder der Addierer eine Bitsequenz, die über einen Eingangsweg empfangen wird, zu einer Rückkopplungsbitsequenz addiert, und das Ergebnis über einen Ausgangsweg ausgibt;
wobei die Register mit einem ausgewählten unter zwei Anfangswerten, die getrennt für die erste Informationssequenz und die zweite Informationssequenz bestimmt werden, versorgt werden,
wobei während des Empfangs der empfangenen Informationssequenz die Rückkopplungsbitsequenz durch sequentielles Addieren von Bits der empfangenen Informationssequenz zu Ausgangsbits eines endgültigen Registers unter den Registern erzeugt wird, um Versorgung der Addierer mit der erzeugten Rückkopplungsbitsequenz;
wobei nach Beendigung des Empfangs der empfangenen Informationssequenz ein voreingestelltes Eingangsbit für die Addierer bereitstellt, das voreingestellte Eingangsbit zu Ausgangsbits des endgültigen Registers sequentiell addiert und das Additionsergebnis als eine empfangene Fehlerfeststellungsinformationssequenz ausgegeben wird, und
wobei die empfangene Fehlerfeststellungsinformationssequenz mit einer Fehlerfeststellungsinformationssequenz entsprechend dem ausgewählten Anfangswert verglichen wird, um so das Vorhandensein eines Fehlers festzustellen.
30. Einrichtung nach Anspruch 29, bei welchem die
Informationssequenz eine Steuerinformationssequenz von
Paketdaten ist.
31. Einrichtung nach Anspruch 30, bei welchem die erste
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von zwei Schlitzen ist, und die zweite
Informationssequenz eine Steuerinformationssequenz mit
einer Länge von vier Schlitzen ist.
32. Einrichtung nach Anspruch 29, bei welchem das
voreingestellte Eingangsbit einen Wert von "0" aufweist.
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