DE4236455A1

DE4236455A1 - Halbleiterspeichereinrichtung mit einer bitweisen Schreibfunktion im Page-Mode

Info

Publication number: DE4236455A1
Application number: DE4236455A
Authority: DE
Inventors: Masaki Nishimoto; Junko Matsumoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-05-25
Filing date: 1992-10-28
Publication date: 1993-12-02
Also published as: US5315560A; JPH05325545A; KR940006033A; KR0132283B1

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Anspruches 1 und ein Verfahren nach dem Oberbegriff des Anspruches 12. Die Erfindung betrifft insbesondere eine Halbleiterspeichereinrichtung mit einer bitweisen Schreibfunktion im Page-Mode.

Fig. 22 ist ein Blockschaltbild einer Halbleiterspeichereinrichtung mit einer bitweisen Schreibfunktion im Page-Mode. Bevor die bitweise Schreibfunktion im Page-Mode beschrieben wird, werden Aufbau und Betrieb der in Fig. 22 gezeigten Halbleiterspeichereinrichtung erläutert.

Diese Halbleiterspeichereinrichtung weist einen Aufbau auf, der die parallele Ein- und Ausgabe eines 4-Bit-Wertes erlaubt. Ein Speicherfeld 1 weist vier Speicherfeldblöcke B0-B3 auf. Jeder Speicherfeldblock ist entsprechend dem jeweiligen Datenbit angeordnet. Jeder der Speicherfeldblöcke B0-B3 weist eine Mehrzahl von Speicherzellen auf, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind.

Ein PAS-Puffer 2 empfängt ein externes Zeilenadreß-Abtastsignal /RAS und erzeugt ein internes Signal /RASI. Das interne Signal /RASI weist dieselbe Phase wie das externe Zeilenadreß-Abtastsignal /RAS auf. Ein CAS-Puffer 3 empfängt ein externes Spaltenadreß- Abtastsignal /CAS und erzeugt ein internes Signal /CASI. Das interne Signal /CASI weist dieselbe Phase wie das externe Spaltenadreß- Abtastsignal /CAS auf. Ein W-Puffer 4 empfängt ein externes Datenschreib-Steuersignal /W und erzeugt ein internes Signal /WI. Das interne Signal /WI weist dieselbe Phase wie das externe Datenschreib-Steuersignal (externe Schreibsignal) /W auf.

Ein Zeilenadreßpuffer 5 empfängt ein externes Adreßsignal Add und erzeugt ein Zeilenadreßsignal in Abhängigkeit vom Abfall des internen Signals /PASI. Ein Zeilendekoder 6 dekodiert das Zeilenadreßsignal und wählt eine Zeile in jedem der Speicherfeldblöcke B0-B3 aus.

Die aus den Speicherzellen in der ausgewählten Zeile gelesenen Daten einer Zeile werden von einem Leseverstärker verstärkt, der in einem Leseverstärker/IO-Gatter 7 enthalten ist, und gehalten.

Ein Spaltenadreßpuffer 8 empfängt ein externes Adreßsignal Add und erzeugt ein Spaltenadreßsignal in Abhängigkeit vom Abfall des internen Signals /CASI. Ein Spaltendekoder 9 dekodiert das Spaltenadreßsignal und wählt eine Spalte in jedem der Speicherfeldblöcke B0-B3 aus. Dadurch werden die im jeweiligen Speicherfeldblock B0-B3 ausgewählten Daten über ein IO-Gatter, das im Leseverstärker/IO-Gatter 7 enthalten ist, zu entsprechenden Ein- /Ausgabeleitungen IO0-IO3 übertragen.

Beim Schreibbetrieb werden die extern an die externen Dateneingangsanschlüsse WIO0-WIO3 angelegten Daten über vier Eingabeschaltungen 10 zu den Ein-/Ausgabeleitungen IO0-IO3 gesandt.

Im Lesebetrieb werden die Daten auf den Ein-/Ausgabeleitungen IO0- IO3 über vier Ausgabeschaltungen 11 an die externen Datenausgabeanschlüssen RIO0-RIO0 übergeben. Eine Ausgabesteuerschaltung 12 steuert die Ausgabeschaltungen 11 in Abhängigkeit von einem externen Ausgabeaktivierungssignal /OE.

Ein Taktsignalgenerator 13 ist von den internen Signalen /RASI, /CASI und /WI abhängig, um verschiedene Taktsignale zu erzeugen. Diese Halbleiterspeichereinrichtung ist auf einem Halbleiterchip CH gebildet.

Nun wird die bitweise Schreibfunktion im Page-Mode beschrieben. Im Page-Mode werden die Speicherzellen in der einen ausgewählten Zeile durch ein wiederholtes Abfallen des externen Spaltenadreß- Abtastsignals /CAS nacheinander ausgewählt, während der Zustand, in dem eine Zeile im jeweiligen Speicherfeldblock durch den Abfall des externen Zeilenadreß-Abtastsignals /RAS ausgewählt ist, beibehalten wird. Dieser Modus ermöglicht einen wahlfreien oder Direktzugriff innerhalb einer Zeile der Speichermatrix mit höherer Geschwindigkeit als im Normalmodus und mit geringerer Leistungsaufnahme. Die bitweise Schreibfunktion ist eine Funktion, die das Schreiben eines beliebigen Bits extern angelegter Daten verhindert.

Die in Fig. 22 gezeigte Halbleiterspeichereinrichtung weist die bitweise Schreibfunktion im Page-Mode auf. Im folgenden wird eine spezielle Konstruktion der Eingabeschaltung 10 in der Halbleiterspeichereinrichtung von Fig. 22 und außerdem die bitweise Schreibfunktion im Page-Mode beschrieben.

Fig. 23 zeigt das Blockdiagramm einer der Eingabeschaltungen 10. Die Eingabeschaltung 10 weist einen Maskierungsdaten-Eingabepuffer 101, einen Dateneingabepuffer 102 und einen IO-Puffer 103 auf.

Der Maskierungsdaten-Eingabepuffer 101 ist von den internen Signalen /PASI und /WI abhängig und empfängt die Daten über einen externen Dateneingabeanschluß WIOi, um Maskierungsdaten MDi zu erzeugen. Die Maskierungsdaten MDi bilden die Maskierungsinformation /MSKi. Hier ist "i" eine ganze Zahl von 0 bis 3.

Der Dateneingabepuffer 102 ist von den internen Signalen /CASI und /WI abhängig, und empfängt die Daten über den externen Dateneingabeanschluß WIOi, um Schreibdaten DBi zu erzeugen.

Die IO-Pufferschaltung 103 ist von der Maskierungsinformation /MSKi abhängig, und legt die Schreibdaten DBi an die Ein-/Ausgabeleitung IOi an oder hemmt deren Eingabe. Die Ein-/Ausgabeleitung IOi weist zwei Ein-/Ausgabeleitungen IO und /IO auf, die komplementäre Daten empfangen.

Fig. 24 ist ein Schaltbild, das eine spezielle Konstruktion der in Fig. 23 gezeigten Maskierungsdaten-Eingabepufferschaltung 101 darstellt. Die Maskierungsdaten-Eingabepufferschaltung 101 weist Inverter G1-G8, NOR-Gatter G9 und G10, Inverter INV1 und INV2 und eine Latch-Schaltung LT1 auf.

Wenn das interne Signal /RASI und das interne Signal /WI auf "L" abfallen, erreicht das Ausgangssignal des Inverters G1 "L" und das Ausgangssignal des NOR-Gatters G10 wird für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch wird die Inverterschaltung INV1 aktiviert, und die Inverterschaltung INV2 wird für die vorbestimmte Zeitspanne in einem aktiven Zustand gehalten. Daher wird der am externen Dateneingabeanschluß WIOi anliegende Wert über die Inverterschaltung INV1, den Inverter G8 und die Inverterschaltung INV2 in die Latch-Schaltung LT1 eingelesen. Die Latch-Schaltung LT1 verriegelt den Wert und gibt ihn als Maskierungsinformation MDi aus.

Fig. 25 zeigt das Schaltbild einer speziellen Konstruktion der Dateneingabepufferschaltung 102 von Fig. 23. Die Dateneingabepufferschaltung 102 weist Inverter G11-G18, NOR-Gatter G19 und G20, Inverterschaltungen INV3 und INV4 und eine Latch- Schaltung LT2 auf.

Wenn die internen Signale /CASI und /WI auf "L" abfallen, erreicht das Ausgangssignal des Inverters G11 den Pegel "L", und das Ausgangssignal des NOR-Gatters G20 wird für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch wird die Inverterschaltung INV3 aktiviert, und die Inverterschaltung INV4 wird für die vorbestimmte Zeitspanne im aktiven Zustand gehalten. Daher wird der am externen Dateneingabeanschluß WIOi anliegende Wert über die Inverterschaltung INV3, den Inverter G18 und die Inverterschaltung INV4 in die Latch- Schaltung LT2 eingelesen. Die Latch-Schaltung LT2 verriegelt den Wert und gibt ihn als Schreibwert DBi aus.

Fig. 26 zeigt das Schaltbild einer speziellen Konstruktion der IO- Pufferschaltung 103 von Fig. 23. Die IO-Pufferschaltung 103 weist Inverter G21 und G22, NOR-Gatter G25 und G26, P-Kanal MOS- Transistoren P1 und P2 und N-Kanal MOS-Transistoren N1 und N2 auf.

Wenn der Maskierungswert /MSKi gleich "L" ist (Schreibsperrzustand), liegen die Ausgangssignal der NAND-Gatter G23 und G24 auf "H" und die Ausgangssignale der NOR-Gatter G25 und G26 auf "L". Dadurch werden die Transistoren P1, P2, N1 und N2 gesperrt. Somit wird der Schreibwert DBi nicht zu den Ein-/Ausgabeleitungen IO und /IO übertragen.

Wenn die Maskierungsinformation /MSKi gleich "H" ist (Schreibaktivierungszustand), arbeiten sowohl die NAND-Gatter G23 und G24 als auch die NOR-Gatter G25 und G26 als Inverter. Somit wird der Schreibwert DBi zur Ein-/Ausgabeleitung IO und der invertierte Wert des Schreibwerts DBi zur Ein-/Ausgabeleitung /IO übertragen.

Unter Bezugnahme auf das Zeitdiagramm in Fig. 27 wird im folgenden der bitweise Schreibbetrieb im Page-Mode der Halbleiterspeichereinrichtung beschrieben, der in den Fig. 22-26 dargestellt ist.

Als Reaktion auf den Abfall des externen Zeilenadreß-Abtastsignals /RAS wird das externe Adreßsignal Add als Zeilenadreßsignal X eingelesen. Dadurch wird eine Zeile in jedem Speicherfeldblock ausgewählt. Wenn das externe Datenschreib-Steuersignal /W gleich "L" ist, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, werden die Daten an den externen Dateneingabeanschlüssen WIO0-WIO3 als Maskierungsinformation /MSK0-/MSK3 eingelesen.

Beim in Fig. 27 gezeigten Beispiel fallen die Maskierungsinformationen /MSKO und /MSK2 auf "L" ab (Schreibsperrzustand), während die Maskierungsinformationen /MSK1 und /MSK3 auf "H" ansteigen (Schreibaktivierungszustand). Dadurch werden die externen Dateneingabeanschlüsse WIO0 und WIO2 im Schreibsperrzustand und die externen Dateneingabeanschlüsse WIO1 und WIO3 im Schreibaktivierungszustand gehalten.

Während das externe Zeilenadreß-Abtastsignal /RAS auf "L" gehalten wird, fällt das externe Spaltenadreß-Abtastsignal /CAS wiederholt auf "L" ab. In Abhängigkeit vom Abfall des externen Spaltenadreß- Abtastsignals /CAS werden die externen Adreßsignal Add nacheinander als Spaltenadreßsignal Y1, Y2, Y3 und Y3 eingelesen. Dadurch werden im jeweiligen Speicherfeldblock die Speicherzellen in einer durch das Zeilenadreßsignal X ausgewählten Zeile nacheinander durch die Spaltenadreßsignale Y1, Y2, Y3 bzw. Y4 ausgewählt. Der Spaltenauswahlvorgang, der vom Abfallen des externen Spaltenadreß- Abtastsignals /CAS abhängig ist, wird als CAS-Zyklus bezeichnet.

Im CAS-Zyklus T1, wird das Schreiben des Wertes D01 am externen Dateneingabeanschluß WIO0 und des Wertes D21 am externen Dateneingabeanschluß WIO2 gesperrt, und das Schreiben des Wertes D11 am externen Dateneingabeanschluß WIO1 und des Wertes D31 am externen Dateneingabeanschluß WIO3 wird ausgeführt. In gleicher Weise wird bei jedem der CAS-Zyklen T2, T3 und T4 das Schreiben von Daten an den externen Dateneingabeanschlüssen WIO0 und WIO2 gesperrt, und das Schreiben der Daten an den externen Dateneingabeanschluß WIO1 und WIO3 wird ausgeführt.

Wie oben beschrieben ist, wird in Übereinstimmung mit der bitweisen Schreibfunktion im Page-Mode der Halbleiterspeichereinrichtung, die in den Fig. 22-26 dargestellt ist, die Maskierungsinformation eingelesen, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, und in jedem CAS-Zyklus danach wird der Schreibsperrzustand oder Schreibaktivierungszustand des jeweiligen externen Dateneingabeanschlusses in Abhängigkeit von der eingelesenen Maskierungsinformation bestimmt. Damit beeinflußt die Maskierungsinformation, die beim Abfall des externen Zeilenadreß- Abtastsignals /RAS eingelesen worden ist, jeden anschließenden CAS- Zyklus, so daß die Maskierungsinformation im jeweiligen Zyklus nicht beliebig ist.

Aufgabe der Erfindung ist es, einen Maskierungsvorgang für jeden CAS-Zyklus in einem bitweisen Schreibbetrieb im Page-Mode einer Halbleiterspeichereinrichtung beliebig ausführen zu können. Ferner soll ein Maskierungsvorgang für jeden CAS-Zyklus in einem bitweisen Schreibbetrieb im Page-Mode einer Halbleiterspeichereinrichtung ohne Vergrößerung der Anzahl externen Anschlüsse beliebig ausgeführt werden können.

Die Aufgabe wird gelöst durch die in Anspruch 1 gekennzeichnete Einrichtung. Das Verfahren ist in Anspruch 12 gekennzeichnet. Eine erfindungsgemäße Halbleiterspeichereinrichtung weist eine Mehrzahl von Speicherfeldern, eine Zeilenauswahlschaltung, eine Spaltenauswahlschaltung, eine Steuerschaltung, eine Mehrzahl von Eingabeschaltungen, eine Sperrschaltung und eine Aktivierungsschaltung auf.

Jedes der Speicherfelder weist eine Mehrzahl von Speicherzellen auf, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind. Die Zeilenauswahlschaltung wählt eine beliebige Zeile in jedem der Mehrzahl von Speicherfeldern aus. Die Spaltenauswahlschaltung wählt eine beliebige Spalte in jedem der Mehrzahl von Speicherfeldern aus. Die Steuerschaltung steuert die Spaltenauswahlschaltung so, daß sie den Spaltenauswahlbetrieb wiederholt ausführt, während der Zustand beibehalten wird, in dem die Zeilenauswahlschaltung eine Zeile in jedem der Mehrzahl von Speicherfeldern auswählt, um einen Betrieb zum aufeinanderfolgenden Auswählen von Speicherzellen in der ausgewählten Zeile auszuführen.

Die Mehrzahl von Eingabeschaltungen ist entsprechend der Mehrzahl von Speicherfeldern angeordnet, und jede Eingabeschaltung legt extern zugeführte Daten an die Speicherzelle an, die von der Zeilenauswahlschaltung und der Spaltenauswahlschaltung im entsprechenden Speicherfeld ausgewählt worden ist. Die Sperrschaltung verhindert die Eingabe von Daten durch eine beliebige Eingabeschaltung. Die Aktivierungsschaltung aktiviert oder deaktiviert die Sperrschaltung für jeden Spaltenauswahlvorgang durch die Spaltenauswahlschaltung im Betrieb zum aufeinanderfolgenden Auswählen der Speicherzellen in der einen ausgewählten Zeile.

Beim bitweisen Schreibbetrieb im Page-Mode der oben angegebenen Halbleiterspeichereinrichtung wird die Sperrschaltung für jeden CAS- Zyklus aktiviert oder deaktiviert. Wenn die Sperrschaltung aktiviert ist, wird das Schreiben eines beliebigen Bits der extern angelegten Daten verhindert. Wenn die Sperrschaltung deaktiviert ist, wird das Schreiben aller Bits der extern angelegten Daten erlaubt.

Daher ist für den bitweisen Schreibbetrieb im Page-Mode für den Maskierungsvorgang in jedem CAS-Zyklus eine Beliebigkeit gegeben.

Die Halbleiterspeichereinrichtung weist ferner einen Steueranschluß zum Empfangen eines vorbestimmten Steuersignals auf. Die Aktivierungsschaltung kann von diesem vorbestimmten Steuersignal abhängig sein, um die Sperrschaltung zu aktivieren oder zu deaktivieren.

Die Spaltenauswahlschaltung ist vom Spaltenauswahl-Steuersignal abhängig, um den Spaltenauswahlvorgang auszuführen. Die Mehrzahl von Eingabeschaltungen ist vom Schreibsteuersignal abhängig, um den Eingabevorgang auszuführen. Die Aktivierungsschaltung kann vom Schreibsteuersignal abhängig sein, das man erhält, wenn sich das Spaltenauswahl-Steuersignal ändert, um die Sperrschaltung zu aktivieren oder zu deaktivieren.

In diesem Fall ist es nicht notwendig, einen Steueranschluß zum Aktivieren oder Deaktivieren der Sperrschaltung hinzuzufügen, und damit erhöht sich die Anzahl der Anschlüsse der Halbleiterspeichereinrichtung nicht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild der Gesamtkonstruktion einer Halbleiterspeichereinrichtung nach einer ersten Ausführungsform;

Fig. 2 ein Blockschaltbild der Konstruktion einer Eingabeschaltung, die in der Halbleiterspeichereinrichtung nach der ersten Ausführungsform enthalten ist;

Fig. 3 ein Schaltbild der Konstruktion einer Maskierungssteuerschaltung, die in der Eingabeschaltung von Fig. 2 enthalten ist;

Fig. 4 ein Schaltbild der Konstruktion einer Maskierungsinformation-Erzeugungsschaltung, die in der Eingabeschaltung von Fig. 2 enthalten ist;

Fig. 5 eine Wahrheitstafel der in Fig. 4 dargestellten Maskierungsinformation-Erzeugungsschaltung;

Fig. 6 ein Zeitdiagramm des bitweisen Schreibbetriebs im Page-Mode einer Halbleiterspeichereinrichtung nach der ersten Ausführungsform;

Fig. 7 ein Blockschaltbild der Konstruktion einer Eingabeschaltung, die in einer Halbleiterspeicher einrichtung nach einer zweiten Ausführungsform enthalten ist;

Fig. 8 ein Schaltbild der Konstruktion einer Maskierungsregister schaltung, die in der Eingabeschaltung von Fig. 7 enthalten ist;

Fig. 9 ein Schaltbild der Konstruktion einer Maskierungsinformation-Erzeugungsschaltung, die in der Eingabeschaltung von Fig. 7 enthalten ist;

Fig. 10 eine Wahrheitstafel der in Fig. 9 dargestellten Maskierungsinformation-Erzeugungsschaltung;

Fig. 11 ein Zeitdiagramm, das einen /CAS-vor-/RAS-Zyklus darstellt;

Fig. 12 ein Zeitdiagramm des bitweisen Schreibbetriebs im Page-Mode einer Halbleiterspeichereinrichtung nach der zweiten Ausführungsform;

Fig. 13 ein Blockschaltbild der Konstruktion einer Eingabeschaltung, die in einer Halbleiterspeicher einrichtung nach einer dritten Ausführungsform enthalten ist;

Fig. 14 ein Schaltbild der Konstruktion einer Maskierungssteuer schaltung;

Fig. 15 ein Schaltbild der Konstruktion einer Maskierungsinformation-Erzeugungsschaltung, die in der Eingabeschaltung von Fig. 13 enthalten ist;

Fig. 16 eine Wahrheitstafel der in Fig. 15 dargestellten Maskierungsinformation-Erzeugungsschaltung;

Fig. 17 ein Zeitdiagramm des bitweisen Schreibbetriebs im Page-Mode einer Halbleiterspeichereinrichtung nach der dritten Ausführungsform;

Fig. 18 ein Blockschaltbild der Konstruktion einer Eingabeschaltung, die in einer Halbleiterspeicher einrichtung nach einer vierten Ausführungsform enthalten ist;

Fig. 19 ein Schaltbild der Konstruktion einer Maskierungsinformation-Erzeugungsschaltung, die in der Eingabeschaltung von Fig. 18 enthalten ist;

Fig. 20 eine Wahrheitstafel der in Fig. 19 dargestellten Maskierungsinformation-Erzeugungsschaltung;

Fig. 21 ein Zeitdiagramm des bitweisen Schreibbetriebs im Page-Mode einer Halbleiterspeichereinrichtung nach der vierten Ausführungsform;

Fig. 22 ein Blockschaltbild der Gesamtkonstruktion einer Halbleiterspeichereinrichtung;

Fig. 23 ein Blockschaltbild der Konstruktion einer Eingabeschaltung, die in der Halbleiterspeichereinrichtung von Fig. 22 enthalten ist;

Fig. 24 ein Schaltbild der Konstruktion einer Maskierungsdaten- Eingabepufferschaltung;

Fig. 25 ein Schaltbild der Konstruktion einer Dateneingabe- Pufferschaltung;

Fig. 26 ein Schaltbild der Konstruktion einer IO-Pufferschaltung; und

Fig. 27 ein Zeitdiagramm des bitweisen Schreibbetriebs im Page-Mode bei der in Fig. 22 dargestellten Halbleiterspeichereinrichtung.

(1) Erste Ausführungsform

Fig. 1 zeigt ein Blockschaltbild der Gesamtkonstruktion einer Halbleiterspeichereinrichtung nach einer ersten Ausführungsform. Die in Fig. 1 dargestellte Halbleiterspeichereinrichtung unterscheidet sich in den folgenden Punkten von der in Fig. 22 gezeigten Halbleiterspeichereinrichtung.

Die Halbleiterspeichereinrichtung weist einen Steuersignal- Eingangsanschluß zum Empfangen eines Schreibsteuersignals DSF auf. Im Taktsignalgenerator 13a ist eine Maskierungssteuerschaltung 104 gebildet zum Erzeugen eines Maskierungssteuersignals MC in Abhängigkeit vom Schreibsteuersignal DSF. Ferner unterscheidet sich der Aufbau einer jeden Eingabeschaltung 10a von dem der in Fig. 22 gezeigten Eingabeschaltung 10. Der restliche Aufbau ist dem in Fig. 22 gezeigten ähnlich.

Fig. 2 zeigt ein Blockschaltbild der Konstruktion von einer der Eingabeschaltungen 10a, die in der Halbleiterspeichereinrichtung von Fig. 1 enthalten ist. Die Eingabeschaltung 10a weist eine Maskierungsdaten-Eingabepufferschaltung 101, eine Dateneingabepufferschaltung 102, eine Maskierungsinformation- Erzeugungsschaltung 105 und eine IO-Pufferschaltung 103 auf.

Die Maskierungssteuerschaltung 104 ist gemeinsam für die vier Eingabeschaltungen gebildet, wie in Fig. 1 gezeigt ist.

Konstruktion und Betrieb von Maskierungsdaten-Eingabepufferschaltung 101, Dateneingabepufferschaltung 102 und IO-Pufferschaltung 103 sind ähnlich wie bei der Maskierungsdaten-Eingabepufferschaltung 101, Dateneingabepufferschaltung 102 und IO-Pufferschaltung 103, die in den Fig. 24, 25 bzw. 26 dargestellt sind.

Die Maskierungssteuerschaltung 104 ist von internen Signalen /RASI und /WI abhängig, um das Schreibsteuersignal DSF zu empfangen und das Maskierungssteuersignal MC zu erzeugen. Das Maskierungssteuersignal MC mit Pegel "H" stellt einen ersten Modus zum Ausführen eines speziellen erfindungsgemäßen Betriebs dar, und das Maskierungssteuersignal MC mit Pegel "L" stellt einen zweiten Modus zum Ausführen eines Betriebs wie bei der Halbleiterspeichereinrichtung dar, die in Fig. 22 gezeigt ist.

Die Maskierungsinformation-Erzeugungsschaltung 105 erzeugt die Maskierungsinformation /MSKi in Abhängigkeit vom internen Signal /CAS1, dem Maskierungssteuersignal MC, den Maskierungsdaten MDi und dem Schreibsteuersignal DSF.

Fig. 3 zeigt ein Schaltbild der Konstruktion einer Maskierungssteuerschaltung 104, die Fig. 2 dargestellt ist. Die Maskierungssteuerschaltung 104 weist Inverter G31-G38, NOR-Gatter G39 und G40, Inverterschaltungen INV5 und INV6 und eine Latch- Schaltung LT3 auf.

Wenn die internen Steuersignale /RASI und /WI auf "L" abfallen, sinkt das Ausgangssignal des Inverters G31 auf "L", und das Ausgangssignal des NOR-Gatters G40 wird für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch werden die Inverterschaltung INV5 und die Inverterschaltung INV6 für die vorbestimmte Zeitspanne aktiviert. Daher wird das Schreibsteuersignal DSF über die Inverterschaltung INV5, den Inverter G38 und die Inverterschaltung INV6 in die Latch-Schaltung LT3 eingelesen. Die Latch-Schaltung LT3 verriegelt das Schreibsteuersignal DSF und gibt es als Maskierungssteuersignal MC aus.

Falls das Schreibsteuersignal DSF gleich "H" ist, wird das Maskierungssteuersignal MC gleich "H", wenn das interne Signal /RASI abfällt. Falls das Schreibsteuersignal DSF gleich "L" ist, wird das Maskierungssteuersignal MC gleich "L", wenn das interne Signal /RASI abfällt.

Fig. 4 zeigt ein Schaltbild der Konstruktion der in Fig. 2 dargestellten Maskierungsinformation-Erzeugungsschaltung 105. Die Maskierungsinformation-Erzeugungsschaltung 105 weist Inverter G41- G50, NOR-Gatter G51 und G52, ein UND-Gatter G53, Inverterschaltungen INV7 und INV8 und eine Latch-Schaltung LT4 auf.

Wenn das interne Signal /CASI auf "L" abfällt, wird die Inverterschaltung INV7 aktiviert. Ferner wird das Ausgangssignal des NOR-Gatters G51 für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch wird die Inverterschaltung INV8 für die vorbestimmte Zeitspanne aktiviert. Somit wird das Schreibsteuersignal DSF über die Inverterschaltung INV7, den Inverter G47 und die Inverterschaltung INV8 in die Latch-Schaltung LT4 eingelesen. Die Latch-Schaltung LT4 verriegelt das Schreibsteuersignal DSF und gibt es aus.

Die Inverter G48, G49 und G50, das UND-Gatter G53 und das NOR-Gatter G52 führen eine Logikverarbeitung mit dem Schreibsteuersignal DSF, das in der Latch-Schaltung LT4 gehalten wird, dem Maskierungssteuersignal MC, das von der Maskierungssteuerschaltung 104 angelegt wird, und den Maskierungsdaten MDi, die von der Maskierungsdaten-Eingabepufferschaltung 101 zugeführt werden, aus, wodurch die Maskierungsinformation /MSKi erzeugt wird.

Fig. 5 zeigt eine Wahrheitstafel der in Fig. 4 dargestellten Maskierungsinformation-Erzeugungsschaltung.

Falls das Schreibsteuersignal DSF gleich "H" ist, wenn das Maskierungssteuersignal MC auf "H" liegt, d. h. beim Abfall des internen Signals /RASI, wird die Eingabeschaltung 10a in den ersten Modus versetzt, um den besonderen erfindungsgemäßen Betrieb auszuführen. In diesem Fall wird die Maskierungsinformation /MSKi in Abhängigkeit vom Status des Schreibsteuersignals DSF in jedem CAS- Zyklus bestimmt.

In jedem CAS-Zyklus ist die Maskierungsinformation /MSKi gleich den Maskierungsdaten MDi, wenn das Schreibsteuersignal DSF gleich "H" ist. Genauer gesagt ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn der Maskierungswert MDi gleich "H" ist. Wenn der Maskierungswert MDi gleich "L" ist, ist die Maskierungsinformation /MSKi gleich "L" (Schreibsperrzustand). In jedem CAS-Zyklus ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn das Schreibsteuersignal DSF gleich "L" ist. Daher wird ein Datenschreiben ausgeführt.

Falls das Schreibsteuersignal DSF gleich "L" ist, wenn das Maskierungssteuersignal MC auf "L" liegt, d. h. beim Abfall des internen Signals /RASI, wird die Eingabeschaltung 10a in einen zweiten Modus versetzt, um einen Betrieb auszuführen wie bei der in Fig. 22 dargestellten Halbleiterspeichereinrichtung. In diesem Fall ist die Maskierungsinformation /MSKi gleich den Maskierungsdaten MDi beim Abfall des internen Signals /RASI, und zwar unabhängig vom Zustand des Schreibsteuersignals DSF im jeweiligen CAS-Zyklus.

Unter Bezugnahme auf das Zeitdiagramm von Fig. 6 wird im folgenden der bitweise Schreibbetrieb im Page-Mode der Halbleiterspeichereinrichtung nach der ersten Ausführungsform beschrieben.

Falls das externe Datenschreibsteuersignal /W auf "L" liegt und das Schreibsteuersignal DSF auf "H" liegt, wenn das externe Zeilenadreß- Abtastsignal /RAS abfällt, ist das Maskierungssteuersignal MC gleich "H" und die Eingabeschaltung 10a wird in den ersten Modus versetzt.

Als Reaktion auf den Abfall des externen Zeilenadreß-Abtastsignals /RAS werden die Daten an den externen Dateneingabeanschlüssen WIO0- WIO3 als Maskierungsdaten MD0-MD3 eingelesen. Im Beispiel der Fig. 6 sind die Maskierungswerte MD0 und MD2 gleich "L" (Schreibsperrzustand) und die Maskierungswerte MDI und MD3 gleich "H" (Schreibaktivierungszustand).

In jedem der CAS-Zyklen T1 und T3 ist das Schreibsteuersignal DSF gleich "H", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich den Maskierungsdaten MD0-MD3. Daher sind die Maskierungsinformationen /MSK0 und /MSK2 gleich "L" (Schreibsperrzustand) und die Maskierungsinformationen /MSK1 und /MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0 und WIO2 nicht zu den Ein- /Ausgabeleitungen IO0 und IO2 übertragen, während die Daten an den externen Dateneingabeanschlüssen WIOI und WIO3 an die Ein- /Ausgabeleitungen IO1 und IO3 übergeben und in die Speicherfeldblöcke B1 bzw. B3 eingeschrieben werden.

In jedem der CAS-Zyklen T2 und T4 ist das Schreibsteuersignal DSF gleich "L", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0-WIO3 zu den Ein-/Ausgabeleitungen IO0-IO3 übertragen und in die Speicherfeldblöcke B0-B3 eingeschrieben.

Wie oben beschrieben worden ist, wird die Maskierungsinformation in jedem CAS-Zyklus in Abhängigkeit vom Zustand des Schreibsteuersignals DSF beim Abfall des externen Spaltenadreß- Abtastsignals /CAS gesteuert.

(2) Zweite Ausführungsform

Fig. 7 zeigt ein Blockschaltbild der Konstruktion einer der Eingabeschaltungen 10a, die in einer Halbleiterspeichereinrichtung nach einer zweiten Ausführungsform enthalten sind. Die Gesamtkonstruktion der Halbleiterspeichereinrichtung nach der zweiten Ausführungsform ist ähnlich der in Fig. 1 dargestellten.

Die Eingabeschaltung 10a weist eine Maskierungsregisterschaltung 106, eine Dateneingabepufferschaltung 102, eine Maskierungsinformation-Erzeugungsschaltung 107 und eine IO- Pufferschaltung 103 auf. Eine Maskierungssteuerschaltung 104 ist gemeinsam für die vier Eingabeschaltungen 10a gebildet, wie in Fig. 1 gezeigt ist. Konstruktion und Betrieb von Dateneingabepufferschaltung 102 und IO-Pufferschaltung 103 sind ähnlich wie bei der Dateneingabepufferschaltung 102 und IO- Pufferschaltung 103, die in den Fig. 25 und 26 dargestellt sind. Konstruktion und Betrieb der Maskierungssteuerschaltung 104 sind ähnlich wie bei der Maskierungssteuerschaltung 104, die in Fig. 3 dargestellt ist.

Die Maskierungsregisterschaltung 106 ist von den internen Signalen /RASI und /CASI abhängig, um die Daten am externen Dateneingabeanschluß WIOi zu empfangen und die Maskierungsregisterinformation RMi zu erzeugen.

Die Maskierungsinformation-Erzeugungsschaltung 107 erzeugt die Maskierungsinformation /MSKi in Abhängigkeit vom internen Signal /CASI, dem Maskierungssteuersignal MC von der Maskierungssteuerschaltung 104, dem Schreibsteuersignal DSF und der Maskierungsregisterinformation RMi von der Maskierungsregisterschaltung 106.

Fig. 8 zeigt ein Schaltbild einer speziellen Konstruktion der Maskierungsregisterschaltung 106, die Fig. 7 dargestellt ist. Die Maskierungsregisterschaltung 106 weist Inverter G51-G64, NOR-Gatter G66-G69, Inverterschaltungen INV9 und INV10 und Latch-Schaltungen LT5 und LT6 auf.

Das Erfassungssignal /CBR fällt auf "L" ab, falls das interne Signal /CASI bereits auf "L" liegt, wenn das interne Signal /RASI abfällt. Dadurch wird der /CAS-vor-/RAS-Zyklus erfaßt, bei dem das externe Spaltenadreß-Abtastsignal /CAS bereits auf "L" liegt, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt.

Wenn das Erfassungssignal /CBR auf "L" fällt, wird die Inverterschaltung INV10 für eine vorbestimmte Zeitspanne aktiviert. Dadurch wird der Wert am externen Dateneingabeanschluß WIOi über das NOR-Gatter G69, den Inverter G64 und die Inverterschaltung INV10 in die Latch-Schaltung LT6 eingelesen. Die Latch-Schaltung LT6 verriegelt den eingelesenen Wert und gibt ihn als Maskierungsregisterinformation RMi aus.

Fig. 9 zeigt das Schaltbild einer speziellen Konstruktion der in Fig. 7 dargestellten Maskierungsinformation-Erzeugungsschaltung 107. Die Maskierungsinformation-Erzeugungsschaltung 107 weist Inverter G71-G79, NOR-Gatter G80 und G81, UND-Gatter G82 und G83, Inverterschaltungen INV11 und INV12 und eine Latch-Schaltung LT7 auf.

Wenn das interne Signal /CASI auf "L" abfällt, wird die Inverterschaltung INV11 aktiviert. Ferner wird das Ausgangssignal des NOR-Gatters G80 für eine vorbestimmte Zeitspanne auf "H" gehalten und die Inverterschaltung INV12 für die vorbestimmte Zeitspanne aktiviert. Somit wird das Schreibsteuersignal DSF über die Inverterschaltung INV11, den Inverter G77 und die Inverterschaltung INV12 in die Latch-Schaltung LT7 eingelesen. Die Latch-Schaltung LT7 verriegelt das Schreibsteuersignal DSF und gibt es als Schreibsteuersignal /DSF′ aus.

Die Inverter G78 und G79, die UND-Gatter G82 und G83 und das NOR- Gatter G81 führen eine Logikverarbeitung mit dem Schreibsteuersignal /DSF′, das von der Latch-Schaltung LT7 gehalten wird, dem Maskierungssteuersignal MC, das von der Maskierungssteuerschaltung 104 übergeben wird, und der Maskierungsregisterinformation RMi, die von der Maskierungsregisterschaltung 106 zugeführt werden, aus, wodurch die Maskierungsinformation /MSKi erzeugt wird.

Fig. 10 zeigt eine Wahrheitstafel der in Fig. 9 dargestellten Maskierungsinformation-Erzeugungsschaltung 107.

In jedem CAS-Zyklus ist die Maskierungsinformation /MSKi gleich der Maskierungsregisterinformation RMi, wenn das Schreibsteuersignal DSF gleich "H" ist. Genauer gesagt ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn die Maskierungsregisterinformation RMi gleich "H" ist. Wenn die Maskierungsregisterinformation RMi gleich "L" ist, ist die Maskierungsinformation /MSKi gleich "L" (Schreibsperrzustand). In jedem CAS-Zyklus ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn das Schreibsteuersignal DSF gleich "L" ist. Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn die Maskierungsregisterinformation RMi gleich "H" ist. Wenn die Maskierungsregisterinformation RMi gleich "L" ist, ist die Maskierungsinformation /MSKi gleich "L" (Schreibsperrzustand). In jedem CAS-Zyklus ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn das Schreibsteuersignal DSF gleich "L" ist. Daher wird ein Datenschreiben ausgeführt.

Falls das Schreibsteuersignal DSF gleich "L" ist, wenn das Maskierungssteuersignal MC auf "L" liegt, d. h. beim Abfall des internen Signals /RASI, wird die Eingabeschaltung 10a in einen zweiten Modus versetzt, um einen Betrieb auszuführen wie bei der in Fig. 22 dargestellten Halbleiterspeichereinrichtung. In diesem Fall ist die Maskierungsinformation /MSKi gleich der Maskierungsregisterinformation RMi, die beim Abfall des internen Signals /RASI bestimmt worden ist, und zwar unabhängig vom Zustand des Schreibsteuersignals DSF im jeweiligen CAS-Zyklus.

Unter Bezugnahme auf die Zeitdiagramme in den Fig. 11 und 12 wird im folgenden der bitweise Schreibbetrieb im Page-Mode der Halbleiterspeichereinrichtung nach der zweiten Ausführungsform beschrieben.

Im bitweisen Schreibbetrieb im Page-Mode sind die Daten an den externen Dateneingabeanschlüssen WIO0-WIO3 in der Maskierungsregisterschaltung 106 als Maskierungsregisterinformation RM0-RM3 im /CAS-vor-/RAS-Zyklus gehalten worden, wie in Fig. 11 gezeigt ist. Im Beispiel der Fig. 11 werden die Maskierungsregisterinformationen RM0 und RM1 auf "L" und die Maskierungsregisterinformationen RM2 und RM3 auf "H" gesetzt.

Wie in Fig. 12 dargestellt ist, wird jede Eingabeschaltung 10a in den ersten Modus versetzt, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, falls das externe Datenschreibsteuersignal /W auf "L" und das Schreibsteuersignal DSF auf "H" liegt.

In jedem der CAS-Zyklen T1 und T3 ist das Schreibsteuersignal DSF gleich "H", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich der Maskierungsregisterinformation RM0-RM3. Daher sind die Maskierungsinformationen /MSK0 und /MSK1 gleich "L" (Schreibsperrzustand) und die Maskierungsinformationen /MSK2 und /MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0 und WIO1 nicht zu den Ein-/Ausgabeleitungen IO0 und IO1 übertragen, während die Daten an den externen Dateneingabeanschlüssen WIO2 und WIO3 an die Ein- /Ausgabeleitungen IO2 und IO3 übergeben und in die Speicherfeldblöcke B2 bzw. B3 eingeschrieben werden.

In jedem der CAS-Zyklen T2 und T4 ist das Schreibsteuersignal DSF gleich "L", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO1-WIO3 zu den Ein-/Ausgabeleitungen IO0- IO3 übertragen und in die Speicherfeldblöcke B0-B3 eingeschrieben.

Auf diese Weise wird die Maskierungsinformation in jedem CAS-Zyklus in Abhängigkeit vom Zustand des Schreibsteuersignals DSF beim Abfall des externen Spaltenadreß-Abtastsignals /CAS gesteuert.

(3) Dritte Ausführungsform

Fig. 13 zeigt ein Blockschaltbild der Konstruktion einer der Eingabeschaltungen 10a, die in einer Halbleiterspeichereinrichtung nach einer dritten Ausführungsform enthalten sind. Die Gesamtkonstruktion dieser Halbleiterspeichereinrichtung ist mit folgenden Ausnahmen ähnlich der Gesamtkonstruktion der in Fig. 1 dargestellten Halbleiterspeichereinrichtung.

Es ist kein Steueranschluß zum Empfangen des Schreibsteuersignals DSF gebildet. Statt der Maskierungssteuerschaltung 104 zum Erzeugen des Maskierungssteuersignals MC in Abhängigkeit des Schreibsteuersignals DSF ist eine Maskierungssteuerschaltung 108 (siehe Fig. 14) zum Erzeugen des Maskierungssteuersignals MC in Abhängigkeit vom externen Ausgabeaktivierungssignal /OE gebildet.

Wie in Fig. 13 gezeigt ist, weist die Eingabeschaltung 10a eine Maskierungsdaten-Eingabepufferschaltung 101, eine Dateneingabepufferschaltung 102, eine Maskierungsinformation- Erzeugungsschaltung 109 und eine IO-Pufferschaltung 103 auf. Konstruktion und Betrieb von Maskierungsdaten-Eingabepufferschaltung 101, Dateneingabepufferschaltung 102 und IO-Pufferschaltung 103 sind ähnlich wie bei der Maskierungsdaten-Eingabepufferschaltung 101, Dateneingabepufferschaltung 102 und IO-Pufferschaltung 103, die in den Fig. 24, 25 bzw. 26 dargestellt sind.

Die Maskierungssteuerschaltung 108 ist von den internen Signalen /RASI und /WI abhängig, um das externe Ausgabeaktivierungssignal /OE zu empfangen und die Maskierungssteuersignal MC zu erzeugen.

Die Maskierungsinformation-Erzeugungsschaltung 109 erzeugt die Maskierungsinformation /MSKi in Abhängigkeit von den internen Signalen /CASI und /WI, dem Maskierungssteuersignal MC von der Maskierungssteuerschaltung 108 und den Maskierungsdaten MDi von der Maskierungsdaten-Eingabepufferschaltung 101.

Fig. 14 zeigt ein Schaltbild einer speziellen Konstruktion der Maskierungssteuerschaltung 108, die Fig. 13 dargestellt ist. Die Maskierungssteuerschaltung 108 weist Inverter G91-G99, NOR-Gatter G100 und G101, Inverterschaltungen INV13 und INV14 und eine Latch- Schaltung LT8 auf.

Wenn die internen Signale /RASI und /WI auf "L" abfallen, fällt das Ausgangssignal des Inverters G91 auf "L", und das Ausgangssignal des NOR-Gatters G101 wird für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch wird die Inverterschaltung INV13 aktiviert, und die Inverterschaltung INV14 wird für die vorbestimmte Zeitspanne aktiviert. Somit wird das externe Ausgabeaktivierungssignal /OE über die Inverterschaltung INV13, die Inverter G98 und G99 und die Inverterschaltung INV14 in die Latch-Schaltung LT8 eingelesen. Die Latch-Schaltung LT8 verriegelt das invertierte Signal des externen Ausgabeaktivierungssignals /OE und gibt es als Maskierungssteuersignal MC aus.

Falls das externe Ausgabeaktivierungssignal /OE gleich "L" ist, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, steigt das Maskierungssteuersignal MC auf "H" an. Falls das externe Ausgabeaktivierungssignal /OE gleich "H" ist, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, fällt das Maskierungssteuersignal MC auf "L" ab.

Fig. 15 zeigt das Schaltbild einer speziellen Konstruktion der in Fig. 13 dargestellten Maskierungsinformation-Erzeugungsschaltung 109. Die Maskierungsinformation-Erzeugungsschaltung 109 weist Inverter G111-G120, NOR-Gatter G121 und G122, ein UND-Gatter G123, eine Inverterschaltung INV15 und eine Latch-Schaltung LT9 auf.

Wenn das interne Signal /CASI auf "L" abfällt, wird das Ausgangssignal des NOR-Gatters G121 für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch wird die Inverterschaltung INV15 für eine vorbestimmte Zeitspanne aktiviert. Somit wird das interne Signal /W über den Inverter G117 und die Inverterschaltung INV15 in die Latch- Schaltung LT9 eingelesen. Die Latch-Schaltung LT9 verriegelt das invertierte Signal des internen Signals /WI und gibt es aus.

Die Inverter G118-G120, das UND-Gatter G123 und das NOR-Gatter G122 führen eine Logikverarbeitung mit dem von der Latch-Schaltung LT7 gehaltenen Signal, dem Maskierungssteuersignal MC, das von der Maskierungssteuerschaltung 108 übergeben wird, und den Maskierungsdaten MDi, die von der Maskierungsdaten- Eingabepufferschaltung 101 zugeführt werden, aus, und erzeugt die Maskierungsinformation /MSKi.

Fig. 16 zeigt eine Wahrheitstafel der in Fig. 15 dargestellten Maskierungsinformation-Erzeugungsschaltung 109.

Falls das externe Ausgabeaktivierungssignal /OE gleich "L" ist, wenn das Maskierungssteuersignal MC auf "H" liegt, d. h. beim Abfall des internen Signals /RASI, wird die Eingabeschaltung 10a in den ersten Modus versetzt, um den besonderen erfindungsgemäßen Betrieb auszuführen. In diesem Fall wird die Maskierungsinformation /MSKi in jedem CAS-Zyklus in Abhängigkeit davon bestimmt, ob das externe Datenschreibsteuersignal /W beim Abfall des externen Spaltenadreß- Abtastsignals /CAS bereits auf "L" abgefallen ist.

Wenn im jeweiligen CAS-Zyklus das externe Datenschreibsteuersignal /W beim Abfall des externen Spaltenadreß-Abtastsignals /CAS bereits auf "L" abgefallen ist, wird die Maskierungsinformation /MSKi gleich den Maskierungsdaten MDi. Genauer gesagt ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn die Maskierungsdaten MDi gleich "H" sind. Wenn die Maskierungsdaten MDi gleich "L" sind, ist die Maskierungsinformation /MSKi gleich "L" (Schreibsperrzustand). Im jeweiligen CAS-Zyklus ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn das externe Datenschreibsteuersignal /W beim Abfall des externen Spaltenadreß- Abtastsignals /CAS bereits auf "H" liegt. Daher ist ein Datenschreiben erlaubt.

Falls das externe Ausgabeaktivierungssignal /OE gleich "H" ist, wenn das Maskierungssteuersignal MC auf "L" liegt, d. h. beim Abfall des internen Signals /RASI, wird die Eingabeschaltung 10a in den zweiten Modus versetzt, um einen Betrieb auszuführen wie bei der in Fig. 22 dargestellten Halbleiterspeichereinrichtung. In diesem Fall ist die Maskierungsinformation /MSKi gleich dem Maskierungswert MDi, der beim Abfall des internen Signals /RASI bestimmt worden ist, und zwar unabhängig vom Zustand des externen Datenschreibsteuersignals /W im jeweiligen CAS-Zyklus.

Unter Bezugnahme auf das Zeitdiagramm in Fig. 17 wird im folgenden der bitweise Schreibbetrieb im Page-Mode der Halbleiterspeichereinrichtung nach der dritten Ausführungsform beschrieben.

Wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, falls das externe Datenschreibsteuersignal /W und das externe Ausgabeaktivierungssignal /OE auf "L" liegen, wird das Maskierungssteuersignal MC gleich "H" und die jeweilige Eingabeschaltung 10a wird in den ersten Modus versetzt,

Ferner werden die Daten an den externen Dateneingabeanschlüssen WIO0-WIO3 in Abhängigkeit vom Abfall des externen Zeilenadreß- Abtastsignals /RAS als Maskierungsdaten MD0-MD3 eingelesen. Im Beispiel der Fig. 17 werden die Maskierungswerte MD0 und MD2 auf "L" (Schreibsperrzustand) und die Maskierungswerte MD1 und MD3 auf "H" (Schreibaktivierungszustand) gesetzt.

In jedem der CAS-Zyklen T1 und T3 ist das externe Datenschreibsteuersignal /W gleich "L", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich den Maskierungsdaten MD0- MD3. Daher sind die Maskierungsinformationen /MSK0 und /MSK2 gleich "L" (Schreibsperrzustand) und die Maskierungsinformationen /MSK1 und /MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0 und WIO2 nicht zu den Ein-/Ausgabeleitungen 100 und 102 übertragen, während die Daten an den externen Dateneingabeanschlüssen WIO1 und WIO3 an die Ein- /Ausgabeleitungen IO1 und IO3 übergeben und in die Speicherfeldblöcke B1 und B3 eingeschrieben werden.

In jedem der CAS-Zyklen T2 und T4 ist das externe Datenschreibsteuersignal /W gleich "H", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0-WIO3 zu den Ein-/Ausgabeleitungen IO0-IO3 übertragen und in die Speicherfeldblöcke B0-B3 eingeschrieben.

Auf diese Weise wird die Maskierungsinformation in jedem CAS-Zyklus in Abhängigkeit vom Zustand des externen Datenschreibsteuersignals /W beim Abfall des externen Spaltenadreß-Abtastsignals /CAS gesteuert.

(4) Vierte Ausführungsform

Fig. 18 zeigt ein Blockschaltbild der Konstruktion einer der Eingabeschaltungen 10a, die in einer Halbleiterspeichereinrichtung nach einer vierten Ausführungsform enthalten sind. Die Gesamtkonstruktion dieser Halbleiterspeichereinrichtung ist ähnlich der Gesamtkonstruktion der Halbleiterspeichereinrichtung nach der dritten Ausführungsform.

Wie in Fig. 18 gezeigt ist, weist die Eingabeschaltung 10a eine Maskierungsregisterschaltung 106, eine Dateneingabepufferschaltung 102, eine Maskierungsinformation-Erzeugungsschaltung 110 und eine IO-Pufferschaltung 103 auf. Konstruktion und Betrieb der Maskierungsregisterschaltung 106 sind ähnlich wie bei der in Fig. 8 dargestellten Maskierungsregisterschaltung 106. Konstruktion und Betrieb von Dateneingabepufferschaltung 102 und IO-Pufferschaltung 103 sind ähnlich wie bei der Dateneingabepufferschaltung 102 und IO- Pufferschaltung 103, die in den Fig. 25 und 26 dargestellt sind. Konstruktion und Betrieb der Maskierungssteuerschaltung 108 sind ähnlich wie bei der in Fig. 14 dargestellten Maskierungssteuerschaltung 108.

Die Maskierungsinformation-Erzeugungsschaltung 110 erzeugt die Maskierungsinformation /MSKi in Abhängigkeit von den internen Signalen /CASI und /WI, dem Maskierungssteuersignal MC von der Maskierungssteuerschaltung 108 und der Maskierungsregisterinformation RMi von der Maskierungsregisterschaltung 106.

Fig. 19 zeigt ein Schaltbild einer speziellen Konstruktion der Maskierungsinformation-Erzeugungsschaltung 110, die Fig. 18 dargestellt ist. Die Maskierungsinformation-Erzeugungsschaltung 110 weist Inverter G131-G139, NOR-Gatter G140 und G141, UND-Gatter G142 und G143, eine Inverterschaltung INV16 und eine Latch-Schaltung LT10 auf.

Wenn das interne Signal /CASI auf "L" abfällt, wird das Ausgangssignal des NOR-Gatters G140 für eine vorbestimmte Zeitspanne auf "H" gehalten. Dadurch wird die Inverterschaltung INV16 für die vorbestimmte Zeitspanne aktiviert. Somit wird das interne Signal /WI über den Inverter G137 und die Inverterschaltung INV16 in die Latch- Schaltung LT10 eingelesen. Die Latch-Schaltung LT10 verriegelt das interne Signal /WI und gibt es als internes Signal WI′ aus.

Die Inverter G138 und G139, die UND-Gatter G142 und G143 und das NOR-Gatter G141 führen eine Logikverarbeitung mit dem internen Signal WI′, das von der Latch-Schaltung LT7 gehalten wird, dem Maskierungssteuersignal MC, das von der Maskierungssteuerschaltung 108 übergeben wird, und der Maskierungsregisterinformation RMi, die von der Maskierungsregisterschaltung 106 zugeführt werden, aus, wodurch die Maskierungsinformation /MSKi erzeugt wird.

Fig. 20 zeigt eine Wahrheitstafel der in Fig. 19 dargestellten Maskierungsinformation-Erzeugungsschaltung 110.

Wenn im jeweiligen CAS-Zyklus das externe Datenschreibsteuersignal /W beim Abfall des externen Spaltenadreß-Abtastsignals /CAS bereits auf "L" abgefallen ist, wird die Maskierungsinformation /MSKi gleich der Maskierungsregisterinformation RMi. Genauer gesagt ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn die Maskierungsregisterinformation RMi gleich "H" sind. Wenn die Maskierungsregisterinformation RMi gleich "L" sind, ist die Maskierungsinformation /MSKi gleich "L" (Schreibsperrzustand). Im jeweiligen CAS-Zyklus ist die Maskierungsinformation /MSKi gleich "H" (Schreibaktivierungszustand), wenn das externe Datenschreibsteuersignal /W beim Abfall des externen Spaltenadreß- Abtastsignals /CAS noch nicht auf "L" gefallen ist. Daher wird ein Datenschreiben ausgeführt.

Falls das externe Ausgabeaktivierungssignal /OE gleich "H" ist, wenn das Maskierungssteuersignal MC auf "L" liegt, d. h. beim Abfall des internen Signals /RASI, wird die Eingabeschaltung 10a in den zweiten Modus versetzt, um einen Betrieb auszuführen wie bei der in Fig. 22 dargestellten Halbleiterspeichereinrichtung. In diesem Fall ist die Maskierungsinformation /MSKi gleich der Maskierungsregisterinformation RMi, und zwar unabhängig vom Zustand des externen Datenschreibsteuersignals /W im jeweiligen CAS-Zyklus.

Unter Bezugnahme auf das Zeitdiagramm in Fig. 21 wird im folgenden der bitweise Schreibbetrieb im Page-Mode der Halbleiterspeichereinrichtung nach der vierten Ausführungsform beschrieben.

Im bitweisen Schreibbetrieb im Page-Mode werden, die in Fig. 11 gezeigt ist, die Daten an den externen Dateneingabeanschlüssen WIO0- WIO3 von der Maskierungsregisterschaltung 106 als Maskierungsregisterinformation RM0-RM3 im /CAS-vor-/RAS-Zyklus gehalten. Im Beispiel der Fig. 21 werden die Maskierungsregisterinformationen RM0 und RM1 auf "L" und die Maskierungsregisterinformationen RM2 und RM3 auf "H" gesetzt.

Falls das externe Datenschreibsteuersignal /W und das externe Ausgabeaktivierungssignal /OE auf "L" liegen, wenn das externe Zeilenadreß-Abtastsignal /RAS abfällt, wird das Maskierungssteuersignal MC gleich "H" und die jeweilige Eingabeschaltung 10a wird in den ersten Modus versetzt, wie in Fig. 21 dargestellt ist.

In jedem der CAS-Zyklen T1 und T3 ist das externe Datenschreibsteuersignal /W gleich "L", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. In diesem Fall ist die Maskierungsinformation /MSK0-/MSK3 gleich der Maskierungsregisterinformation RM0-RM3. Daher sind die Maskierungsinformationen /MSK0 und /MSK1 gleich "L" (Schreibsperrzustand) und die Maskierungsinformationen /MSK2 und /MSK3 gleich "H" (Schreibaktivierungszustand). Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0 und WIO1 nicht zu den Ein-/Ausgabeleitungen 100 und 101 übertragen, während die Daten an den externen Dateneingabeanschlüssen WIO2 und WIO3 an die Ein- /Ausgabeleitungen IO2 und IO3 übergeben und in die Speicherfeldblöcke B2 und B3 eingeschrieben werden.

In jedem der CAS-Zyklen T2 und T4, ist die Maskierungsinformation /MSK0-/MSK3 gleich "H" (Schreibaktivierungszustand), falls das externe Datenschreibsteuersignal /W gleich "H", wenn das externe Spaltenadreß-Abtastsignal /CAS abfällt. Somit werden die Daten an den externen Dateneingabeanschlüssen WIO0-WIO3 zu den Ein- /Ausgabeleitungen IO0-IO3 übertragen und in die Speicherfeldblöcke B0-B3 eingeschrieben.

Auch bei der vierten Ausführungsform erhöht sich die Anzahl der Anschlußstifte nicht, weil es nicht notwendig ist, einen Steuersignal-Eingangsanschluß zum Eingeben des Schreibsteuersignals DSF hinzuzufügen.

Die Maskierungsinformation kann durch Ausführen einer Logikoperation mit einem beliebigen Signal oder einem beliebigen Wert unter den Maskierungsdaten MDi, dem Maskierungssteuersignal MC, dem Schreibsteuersignal DSF beim Abfall des externen Spaltenadreß- Abtastsignals /CAS, dem internen Signal /WI beim Abfall des internen Spaltenadreß-Abtastsignals /CASI und der Maskierungsregisterinformation RMi in der Maskierungsinformation- Erzeugungsschaltung erzeugt werden.

Claims

1. Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Mehrzahl von Speicherfeldern (B0-B3), die jeweils eine Mehrzahl von Speicherzellen aufweisen, die in einer Mehrzahl von Zeilen und
einer Mehrzahl von Spalten angeordnet sind,
eine Zeilenauswahleinrichtung (6), zum Auswählen von einer Zeile in jedem der Mehrzahl von Speicherfeldern (B0-B3),
eine Spaltenauswahleinrichtung (9), zum Auswählen von einer Spalte in jedem der Mehrzahl von Speicherfeldern (B0-B3),
eine Steuereinrichtung (13a) zum Ansteuern der Spaltenauswahleinrichtung (9) in einer Weise, daß sie einen Spaltenauswahlbetrieb wiederholt ausführt, bei dem die Speicherzellen in der ausgewählten einen Zeile aufeinanderfolgend ausgewählt werden, indem ein Spaltenauswahlbetrieb durch die Spaltenauswahleinrichtung (9) wiederholt ausgeführt wird, während ein Zustand beibehalten wird, in dem die Zeilenauswahleinrichtung (6) eine Zeile in jedem der Mehrzahl von Speicherfeldern (B0-B3) ausgewählt hat, um einen Betrieb zum aufeinanderfolgenden Auswählen von Speicherzellen in der einen ausgewählten Zeile auszuführen,
eine Mehrzahl von Eingabeeinrichtungen (102, 103), die entsprechend der Mehrzahl von Speicherfeldern (B0-B3) gebildet sind, und jeweils extern angelegte Daten in die Speicherzelle eingeben, die von der Zeilenauswahleinrichtung (6) und der Spaltenauswahleinrichtung (9) im entsprechenden Speicherfeld ausgewählt worden ist,
eine Sperreinrichtung (101, 106) zum Sperren der Eingabe der Daten durch eine beliebige Eingabeeinrichtung, und
eine Aktivierungseinrichtung (105, 107, 109, 110) zum Aktivieren oder Deaktivieren der Sperreinrichtung (101, 106) in jeder Spaltenauswahloperation der Spaltenauswahleinrichtung (9) während des Betriebs zum aufeinanderfolgenden Auswählen der Speicherzellen in der einen ausgewählten Zeile.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch einen Steueranschluß zum Empfangen eines vorbestimmten Steuersignals (DSF), wobei die Aktivierungseinrichtung (105, 107) die Sperreinrichtung (101, 106) in Abhängigkeit vom vorbestimmten Steuersignal (DSF) aktiviert oder deaktiviert.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die Spaltenauswahleinrichtung (9) in Abhängigkeit von einem Spaltenauswahl-Steuersignal (/CAS) einen Spaltenauswahlbetrieb ausführt,
jede der Mehrzahl von Eingabeeinrichtungen (102, 103) in Abhängigkeit von einem Schreibsteuersignal (/W) eine Eingabebetrieb ausführt, und
die Aktivierungseinrichtung (109, 110) in Abhängigkeit vom Schreibsteuersignal (/W) bei der Änderung des Spaltenauswahl- Steuersignal (/CAS) die Sperreinrichtung (01, 106) aktiviert oder deaktiviert.

4. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Zeilenauswahleinrichtung (6) einen Zeilenauswahlbetrieb in Abhängigkeit von einem Zeilenauswahl-Steuersignal (/RAS) ausführt,
die Spaltenauswahleinrichtung (9) einen Spaltenauswahlbetrieb in Abhängigkeit von einem Spaltenauswahl-Steuersignal (/CAS) ausführt,
jede der Mehrzahl von Eingabeeinrichtungen (102, 103) in Abhängigkeit von einem Schreibsteuersignal (/W) einen Eingabebetrieb ausführt,
die Sperreinrichtung eine Mehrzahl von Maskierungsdaten- Eingabeeinrichtungen (101) aufweist, die entsprechend der Mehrzahl von Eingabeeinrichtungen (102, 103) gebildet sind, und jeweils Maskierungsdaten (MDi) in Abhängigkeit vom Zeilenauswahl- Steuersignal (/RAS) und dem Schreibsteuersignal (/W) eingeben, die Aktivierungseinrichtung eine Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (105) aufweist, die entsprechend der Mehrzahl von Maskierungsdaten-Eingabeeinrichtungen (101) gebildet sind, und jeweils Maskierungsinformationen (/MSKi) in Abhängigkeit vom vorbestimmten Steuersignal (DSF), dem Spaltenauswahl-Steuersignal (/CAS) und den Maskierungsdaten (MDi), die von einer entsprechenden der Maskierungsdaten- Eingabeeinrichtungen (101) zugeführt werden, erzeugen, und jede der Mehrzahl von Eingabeeinrichtungen (102, 103) in Abhängigkeit von der Maskierungsinformation (/MSKi), die von einer entsprechenden der Maskierungsinformation-Erzeugungseinrichtungen (105) zugeführt wird, aktiviert oder deaktiviert wird.

5. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Spaltenauswahleinrichtung (9) einen Spaltenauswahlbetrieb in Abhängigkeit von einem Spaltenauswahl-Steuersignal (/CAS) ausführt,
die Sperreinrichtung eine Mehrzahl von Maskierungsregistereinrichtungen (106) aufweist, die entsprechend der Mehrzahl von Eingabeeinrichtungen (102, 103) gebildet sind, und jeweils Maskierungsregisterinformationen (RMi) vorher halten,
die Aktivierungseinrichtung eine Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (107) aufweist, die entsprechend der Mehrzahl von Maskierungsregistereinrichtungen (106) gebildet sind, und jeweils Maskierungsinformationen (/MSKi) in Abhängigkeit vom vorbestimmten Steuersignal (DSF), dem Spaltenauswahl-Steuersignal (/CAS) und der Maskierungsregisterinformation (RMi), die von einer entsprechenden der Maskierungsregistereinrichtungen (106) zugeführt werden, erzeugen, und
jede der Mehrzahl von Eingabeeinrichtungen (102, 103) in Abhängigkeit von der Maskierungsinformation (/MSKi), die von einer entsprechenden der Maskierungsinformation-Erzeugungseinrichtungen (105) zugeführt wird, aktiviert oder deaktiviert wird.

6. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Zeilenauswahleinrichtung (6) den Zeilenauswahlbetrieb in Abhängigkeit vom Zeilenauswahl-Steuersignal (/RAS) ausführt,
die Sperreinrichtung eine Mehrzahl von Maskierungsdaten- Eingabeeinrichtungen (101) aufweist, die entsprechend der Mehrzahl von Eingabeeinrichtungen (102, 103) gebildet sind, und jeweils Maskierungsdaten (MDi) in Abhängigkeit vom Zeilenauswahl- Steuersignal (/RAS) und dem Schreibsteuersignal (/W) eingeben,
die Aktivierungseinrichtung eine Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (109) aufweist, die entsprechend der Mehrzahl von Maskierungsdaten-Eingabeeinrichtungen (101) gebildet sind, und jeweils Maskierungsinformationen (/MSKi) in Abhängigkeit vom Spaltenauswahl-Steuersignal (/CAS), dem Schreibsteuersignal (/W) und der Maskierungsdaten (MDi), die von einer entsprechenden der Maskierungsdaten-Eingabeeinrichtungen (101) zugeführt werden, erzeugen, und
jede der Mehrzahl von Eingabeeinrichtungen (102, 103) in Abhängigkeit von der Maskierungsinformation (/MSKi), die von einer entsprechenden der Maskierungsinformation-Erzeugungseinrichtungen (109) zugeführt wird, aktiviert oder deaktiviert wird.

7. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Sperreinrichtung eine Mehrzahl von Maskierungsregistereinrichtungen (106) aufweist, die entsprechend der Mehrzahl von Eingabeeinrichtungen (102, 103) gebildet sind, und jeweils Maskierungsregisterinformationen (RMi) vorher halten,
die Aktivierungseinrichtung eine Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (110) aufweist, die entsprechend der Mehrzahl von Maskierungsregistereinrichtungen (106) gebildet sind, und jeweils Maskierungsinformationen (/MSKi) in Abhängigkeit vom Schreibsteuersignal (/W), dem Spaltenauswahl- Steuersignal (/CAS) und der Maskierungsregisterinformation (RMi), die von einer entsprechenden der Maskierungsregistereinrichtungen (106) zugeführt werden, erzeugen, und
jede der Mehrzahl von Eingabeeinrichtungen (102, 103) in Abhängigkeit von der Maskierungsinformation (/MSKi), die von einer entsprechenden der Maskierungsinformation-Erzeugungseinrichtungen (105) zugeführt wird, aktiviert oder deaktiviert wird.

8. Halbleiterspeichereinrichtung nach Anspruch 4, gekennzeichnet durch eine Maskierungssteuereinrichtung (104) zum Versetzen der Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (105) in einen ersten Modus oder einen zweiten Modus in Abhängigkeit vom Zeilenauswahl-Steuersignal (/RAS), dem Schreibsteuersignal (/W) und dem vorbestimmten Steuersignal (DSF), wobei jede der Mehrzahl von Maskierungsinformation- Erzeugungseinrichtungen (105) im ersten Modus so betreibbar ist, daß die Maskierungsinformation (/MSKi) in Abhängigkeit von Maskierungsdaten (MDi), die von einer entsprechenden der Maskierungsdaten-Eingabeeinrichtungen (101) zugeführt werden, in einen Aktivierungszustand oder Sperrzustand versetzt wird, falls das vorbestimmte Steuersignal (DSF) in einem ersten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und die Maskierungsinformation (/MSKi) in einen Aktivierungszustand versetzt wird, falls das vorbestimmte Steuersignal (DSF) in einem zweiten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und jede der Mehrzahl von Maskierungsinformation- Erzeugungseinrichtungen (105) im zweiten Modus so betreibbar ist, daß die Maskierungsdaten (MDi), die von einer entsprechenden der Maskierungsdaten-Eingabeeinrichtungen (101) zugeführt werden, als Maskierungsinformation (/MSKi) ausgegeben werden.

9. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
die Zeilenauswahleinrichtung (6) einen Zeilenauswahlbetrieb in Abhängigkeit von einem Zeilenauswahl-Steuersignal (/RAS) ausführt,
jede der Mehrzahl von Eingabeeinrichtungen (102, 103) einen Eingabebetrieb in Abhängigkeit von einem Schreibsteuersignal (/W) ausführt,
und die Halbleiterspeichereinrichtung ferner eine Maskierungssteuereinrichtung (104) aufweist zum Versetzen der Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (107) in einen ersten Modus oder einen zweiten Modus in Abhängigkeit vom Zeilenauswahl-Steuersignal (/RAS), dem Schreibsteuersignal (/W) und dem vorbestimmten Steuersignal (DSF),
wobei jede der Mehrzahl von Maskierungsinformation- Erzeugungseinrichtungen (107) im ersten Modus so betreibbar ist, daß die Maskierungsinformation (/MSKi) in Abhängigkeit von der Maskierungsregisterinformation (RMi), die von einer entsprechenden der Maskierungsregistereinrichtungen (106) zugeführt werden, in einen Aktivierungszustand oder Sperrzustand versetzt wird, falls das vorbestimmte Steuersignal (DSF) in einem ersten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und die Maskierungsinformation (/MSKi) in einen Aktivierungszustand versetzt wird, falls das vorbestimmte Steuersignal (DSF) in einem zweiten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und jede der Mehrzahl von Maskierungsinformation- Erzeugungseinrichtungen (107) im zweiten Modus so betreibbar ist, daß die Maskierungsregisterinformation (RMi), die von einer entsprechenden der Maskierungsregistereinrichtungen (106) zugeführt werden, als Maskierungsinformation (/MSKi) ausgegeben wird.

10. Halbleiterspeichereinrichtung nach Anspruch 6, gekennzeichnet durch
eine Empfangseinrichtung zum Empfangen eines Ausgabesteuersignals (/OE), und
eine Maskierungssteuereinrichtung (108) zum Versetzen der Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (109) in einen ersten Modus oder einen zweiten Modus in Abhängigkeit vom Zeilenauswahl-Steuersignal (/RAS), dem Schreibsteuersignal (/W) und dem Ausgabesteuersignal (/OE),
wobei jede der Mehrzahl von Maskierungsinformation- Erzeugungseinrichtungen (109) im ersten Modus so betreibbar ist, daß die Maskierungsinformation (/MSKi) in Abhängigkeit von Maskierungsdaten (MDi), die von einer entsprechenden der Maskierungsdaten-Eingabeeinrichtungen (101) zugeführt werden, in einen Aktivierungszustand oder Sperrzustand versetzt wird, falls das Schreibsteuersignal (/W) in einem ersten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und die Maskierungsinformation (/MSKi) in einen Aktivierungszustand versetzt wird, falls das Schreibsteuersignal (/W) in einem zweiten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und jede der Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (109) im zweiten Modus so betreibbar ist, daß die Maskierungsdaten (MDi), die von einer entsprechenden der Maskierungsdaten- Eingabeeinrichtungen (101) zugeführt werden, als Maskierungsinformation (/MSKi) ausgegeben werden.

11. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
die Zeilenauswahleinrichtung (6) einen Zeilenauswahlbetrieb in Abhängigkeit von einem Zeilenauswahl-Steuersignal (/RAS) ausführt, und die Halbleiterspeichereinrichtung ferner eine Empfangseinrichtung zum Empfangen eines Ausgabesteuersignals (/OE), und
eine Maskierungssteuereinrichtung (108) zum Versetzen der Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (110) in einen ersten Modus oder einen zweiten Modus in Abhängigkeit vom Zeilenauswahl-Steuersignal (/RAS), dem Schreibsteuersignal (/W) und dem Ausgabesteuersignal (/OE), aufweist,
wobei jede der Mehrzahl von Maskierungsinformation- Erzeugungseinrichtungen (110) im ersten Modus so betreibbar ist, daß die Maskierungsinformation (/MSKi) in Abhängigkeit von der Maskierungsregisterinformation (RMi), die von einer entsprechenden der Maskierungsregistereinrichtungen (106) zugeführt werden, in einen Aktivierungszustand oder Sperrzustand versetzt wird, falls das Schreibsteuersignal (/W) in einem ersten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und die
Maskierungsinformation (/MSKi) in einen Aktivierungszustand versetzt wird, falls das Schreibsteuersignal (/W) in einem zweiten Zustand ist, wenn sich das Spaltenauswahl-Steuersignal (/CAS) ändert, und jede der Mehrzahl von Maskierungsinformation-Erzeugungseinrichtungen (110) im zweiten Modus so betreibbar ist, daß die
Maskierungsregisterinformation (RMi), die von einer entsprechenden der Maskierungsregistereinrichtungen (106) zugeführt werden, als Maskierungsinformation (/MSKi) ausgegeben wird.

12. Betriebsverfahren für eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherfeldern (B0-B3), die jeweils eine Mehrzahl von Speicherzellen aufweisen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
einer Zeilenauswahleinrichtung (6), zum Auswählen einer beliebigen Zeile in jedem der Mehrzahl von Speicherfeldern (B0-B3), und
eine Spaltenauswahleinrichtung (9), zum Auswählen einer beliebigen Spalte in jedem der Mehrzahl von Speicherfeldern (B0-B3),
gekennzeichnet durch die Schritte:
Steuern der Spaltenauswahleinrichtung (9) so, daß sie wiederholt einen Spaltenauswahlbetrieb ausführt, während ein Zustand aufrecht erhalten bleibt, in dem die Zeilenauswahleinrichtung (6) die eine Zeile in der jeweiligen der Mehrzahl von Speicherfeldern (B0-B3) auswählt, um nacheinander Speicherzellen in der einen ausgewählten Zeile auszuwählen,
Eingeben extern angelegter Daten an die Speicherzellen, die von der Zeilenauswahleinrichtung (6) und der Spaltenauswahleinrichtung (9) im jeweiligen Speicherfeld ausgewählt worden sind,
Sperren der Eingabe beliebiger Daten unter den Daten, die an die Mehrzahl von Speicherfeldern (B0-B3) angelegt sind, und
Aktivieren oder Deaktivieren des Sperrschrittes während eines jeden Spaltenauswahlbetriebs durch die Spaltenauswahleinrichtung (9) im Schritt der aufeinanderfolgenden Auswahl der Speicherzellen in der einen ausgewählten Zeile.

13. Betriebsverfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Aktivierung oder Deaktivierung den Schritt der Schritt der Aktivierung oder Deaktivierung des Sperrschrittes in Abhängigkeit von einem vorbestimmten Steuersignal (DSF) aufweist.

14. Betriebsverfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Aktivierung oder Deaktivierung den Schritt der Schritt der Aktivierung oder Deaktivierung des Sperrschrittes in Abhängigkeit von einem Schreibsteuersignal (/W), das erhalten wird, wenn sich ein Spaltenauswahl-Steuersignal (/CAS) ändert, aufweist.