DE4218650A1 - Verfahren zur Herstellung eines Quantendrahtes - Google Patents

Verfahren zur Herstellung eines Quantendrahtes

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Quantendrahtes.
Quantendrähte, wie sie für die Herstellung von Bauelementen fuhr Hochgeschwindigkeitsbauelemente mit den Eigenschaften ei­ nes geringen Rauschens sehr attraktiv erscheinen, können der­ zeit nur durch komplizierte Verfahren, die eine Implantation mit fokussierten Ionenstrahlen und Maskierungs- und Ätzpro­ zesse umfassen oder durch Wachstum an Bruchkanten von Halb­ leiterschichten erzeugt werden.
Alle bekannten Verfahren setzen komplexe Technologien und sehr viele Prozeßschritte voraus, um den Quantendraht einer­ seits zu erzeugen und ihn andererseits zu kontaktieren und beispielsweise mittels Feldeffekt den Stromfluß durch den Draht zu modulieren. Fuhr die zur Herstellung mehrfach notwen­ digen Lithographieschritte ist eine extrem hohe Justierge­ nauigkeit im Submikrometerbereich erforderlich.
Der im Anspruch 1 angegebenen Erfindung liegt die Aufgabe zu­ grunde, eine vereinfachte Herstellung von Quantendrähten be­ reitzustellen, die auch eine vereinfachte Herstellung von mit solchen Quantendrähten versehenen Bauelementen nach sich zieht.
Das erfindungsgemäße Verfahren basiert auf den Erkenntnissen, die im Zusammenhang mit der in der nicht vorveröffentlichten deutschen Patentanmeldung 41 28 602.2 (GR 91 1424 DE) mit äl­ terem Zeitrang beschriebenen Erfindung gewonnen wurden. Da­ nach bildet sich bei der auf die einkristalline Schicht aus dem Halbleitermaterial aufgebrachten Quantum-Well-Schicht aus dem anderen Halbleitermaterial eine streifenförmig längs der Randkante oder der schrägen streifenförmigen äußeren Kri­ stallfläche der einkristallinen Schicht verlaufende äußere Kristallfläche aus, die schräg im Winkel zu senkrecht zuein­ ander stehenden äußeren Kristallflächen dieser Quantum-Well- Schicht steht, wobei auf dieser schrägen streifenförmigen Kristallfläche der Quantum-Well-Schicht und die Bereiche die­ ser Schicht unterhalb dieser schrägen streifenförmigen Kri­ stallfläche das andere Halbleitermaterial der Quantum-Well- Schicht geändert ist. Dadurch lassen sich vorteilhafterweise mit einem einzigen Wachstumsprozeß mit nur gewachsenen Grenz­ flächen Quantendrähte in der Richtung entlang der Randkanten der Maskenschicht herstellen.
Besonders vorteilhaft bei dem erfindungsgemäßen Verfahren ist, daß die Quantendrähte weit weg von irgendwelchen geätz­ ten und damit eventuell gestörten Oberflächen erzeugt werden. Überdies lassen sich vorteilhafterweise die Quantendrähte mittels der selektiven Epitaxie in einem metallorganischen Molekularstrahlepitaxieverfahren (MOMBE) auf einfachste Weise herstellen.
Auch die Kontaktierung der mit dem Erfindungsgemäßen Verfah­ ren hergestellten Quantendrähte ist vorteilhafterweise sehr einfach erzielbar. Dazu ist es nur notwendig, zusätzlich zu dem von der Maskenschicht freie Bereich einen oder mehrere weitere von der Maskenschicht freien Bereiche vorzusehen, die an dem für die Quantendrähte vorgesehenen freien Bereich an­ schließen. Auch in diesen zusätzlichen freien Bereichen wach­ sen die einkristalline Schicht und die Quantum-Well-Schicht. Die Kontaktierung kann durch Eindiffundieren von Metall in die Quantum-Well-Schicht in den zusätzlichen freien Bereichen auf einfache leise erfolgen.
Mehrere parallele Quantendrähte können durch die im Anspruch 2 angegebenen Maßnahmen auf einfachste Weise erhalten werden.
Zur Steuerung der Quantendrähte ist es zweckmäßig, eine Deck­ schicht gemäß Anspruch 3 vorzusehen. Auf dieser Deckschicht können Elektroden über dem oder den Quantendrähten angeordnet werden, mit denen der Strom durch die Quantendrähte moduliert werden kann.
Im Bereich der Drähte kann die Deckschicht dotiert sein (Anspruch 4). Zur gezielten Ladungsträgerinjektion kann die Deckschicht einen pn-Übergang aufweisen (Anspruch 5). Vor­ zugsweise werden horizontale und vertikale pn-Übergänge ver­ wendet. Zu demselben Zweck können auch flächensensitive Do­ tierstoffe verwendet werden.
Die Erfindung wird anhand der Figuren in der nachfolgenden Beschreibung beispielhaft näher erläutert. Es zeigt
Fig. 1 einen in Bezug auf die Oberfläche des Substrats vertikalen Querschnitt durch eine Struktur mit ei­ nem durch das erfindungsgemäße Verfahren herge­ stellten Quantendraht, wobei der Schnitt längs der Schnittlinie I-I in Fig. 2 senkrecht zur Längs­ richtung eines Quantendrahtes geführt ist,
Fig. 2 einen zur Oberfläche des Substrats parallelen Schnitt durch die Struktur nach Fig. 1 längs der Schnittlinie II-II in Fig. 1,
Fig. 3 in der Darstellung nach Fig. 1 eine Modifikation der Struktur nach Fig. 1,
Fig. 4 in der Darstellung nach Fig. 1 eine weitere Modi­ fikation der Struktur nach Fig. 1, und
Fig. 5 bis 8 in vereinfachter Darstellung Draufsichten auf verschiedene Strukturen mit nach dem erfindungsge­ mäßen Verfahren hergestellten Quantendrähten.
Das erfindungsgemäße Verfahren ward anhand der Fig. 1 und 2 beschrieben. In Fig. 1 ist mit dem Bezugszeichen 1 ein Substrat aus beispielsweise Si und/oder InP oder einem ande­ ren Halbleitermaterial bezeichnet. Das Bezugszeichen 10 be­ zeichnet eine Oberfläche dieses Substrats 1. Das Material des Substrats ist so zu wählen, daß auf die Oberfläche 10 epitak­ tisch eine einkristalline Schicht aus einem vorgebbaren Halb­ leitermaterial abscheidbar ist.
Auf die Oberfläche 10 wird eine diese Fläche 10 teilweise ab­ deckende Maskenschicht 2 aus einem Material aufgebracht, auf dem sich das Halbleitermaterial der einkristallinen Schicht nicht abscheidet. Die Maskenschicht 2 deckt Bereiche 12 der Oberfläche 10 ab und läßt einen Bereich 11 dieser Oberfläche 10 frei. Der freie Bereich 11 wird durch mindestens eine Randkante der Maskenschicht 2, im dargestellten Beispiel durch zwei Randkanten 21 und 22 der Maskenschicht 2 begrenzt. Diese Randkanten 21 und 22, deren Verlauf in der Fig. 2 ge­ strichelt eingezeichnet ist, definiert den Verlauf jeweils eines herzustellenden Quantendrahtes. Dabei ist in der Fig. 2 anzunehmen, daß die Quantendrähte längs der Randkanten 21 und 22 sich nur im freien Bereich 11 der Oberfläche 10 und nicht in den daran beidseitig angrenzenden erweiterten freien Bereichen 13 der Oberfläche 10 erstrecken, die für eine Kon­ taktierung der Quantendrähte vorgesehen sind. Die Masken­ schicht 2 besteht vorzugsweise aus SiO2 oder einem anderen glasartigen Material.
Auf den von der Maskenschicht 2 freien zusammenhängenden Be­ reichen 11 und 13 der Oberfläche 10 wird epitaktisch eine einkristalline Schicht 3 aus dem dafür bestimmten Halbleiter­ material bis zu einer Dicke D aufgewachsen, die größer ist als die Dicke d der Maskenschicht 2. Beispielsweise ist D et­ wa zwölfmal so groß wie d. Die Abscheidung der einkristalli­ nen Schicht 3 erfolgt vorzugsweise mittels eines metallorga­ nischen epitaktischen Abscheideverfahrens.
Während der epitaktischen Abscheidung des Halbleitermaterials der einkristallinen Schicht 3 werden die Bedingungen für das Wachstum der einkristallinen Schicht 3 so gewählt, daß diese Schicht 3 zwei zueinander im wesentlichen senkrechte, längs der Randkante 21 und 22 der Maskenschicht 2 aneinanderstoßen­ de äußere Kristallflächen 30 und 31 bzw. 30 und 32 aufweist, von denen die eine Kristallfläche 30 von der Oberfläche 10 abgekehrt und parallel zu dieser ist, während die andere Kri­ stallfläche 31 bzw. 32 sich gegenüber der Randkante 21 bzw. 22 der Maskenschicht 2 versetzt über der Maskenschicht 2 be­ findet. Diese aneinanderstoßenden äußeren Kristallflächen 30 und 31 bzw. 30 und 32 definieren jeweils eine längs der Randkante 21 bzw. 22 der Maskenschicht 2 verlaufende Rand­ kante 33 bzw. 34 der einkristallinen Schicht, entlang denen sich später die herzustellenden Quantendrähte 7 und 8 (siehe Fig. 5 bis 8) von selbst ausbilden.
Die Bedingungen für das Wachstum der einkristallinen Schicht 3 können ferner auch so gewählt werden, daß die zwei zueinan­ der im wesentlichen senkrechten äußeren Kristallflächen 30 und 31 bzw. 30 und 32 durch eine schräg im Winkel zu diesen äußeren Kristallflächen 30 und 31 bzw. 30 bzw. 32 stehende und streifenförmig längs der Randkante 21 bzw. 22 der Masken­ schicht 2 verlaufende äußere Kristallfläche 35 bzw. 36 von­ einander getrennt sind, so wie es aus der Fig. 3 hervorgeht, die sich nur in diesem Punkt von der Fig. 1 unterscheidet.
Auf die aufgewachsene einkristalline Schicht 3 wird epitaktisch zumindest eine einkristalline Quantum-Well-Schicht 4 aus einem im Vergleich zum Halbleitermaterial der aufgewachsenen einkristallinen Schicht 3 anderen Halbleitermaterial aufge­ wachsen, so daß die äußeren Kristallflächen 30 und 31 bzw. 30 und 32 der einkristallinen Schicht 3 abgedeckt sind. Das Auf­ wachsen erfolgt vorzugsweise mittels des metallorganischen epitaktischen Abscheideverfahrens.
Während der epitaktischen Abscheidung des anderen Halbleiter­ materials werden die Bedingungen für das Wachstum der Quan­ tum-Well-Schicht 4 so gewählt, daß die Quantum-Well-Schicht 4 zwei zueinander im wesentlichen senkrechte äußere Kristall­ flächen 40 und 41 bzw. 40 und 42 aufweist, die durch eine schräg im Winkel zu diesen Kristallflächen 40 und 41 bzw. 40 und 42 stehende und streifenförmig längs der Randkante 33 bzw. 34 oder der schrägen streifenförmigen äußeren Kristall­ fläche 35 bzw. 36 der aufgewachsenen einkristallinen Schicht 3 verlaufende äußere Kristallfläche 43 bzw. 44 der Quantum- WeIl-Schicht 4 voneinander getrennt sind. Dabei definiert ein Bereich 70 bzw. 80 der Quantum-Well-Schicht 4 zwischen deren schräger streifenförmiger Kristallfläche 43 bzw. 44 und der Randkante 33 bzw. 34 oder der schrägen streifenförmigen Kri­ stallfläche 35 bzw. 36 der einkristallinen Schicht 3 im we­ sentlichen den Quantendraht 7 bzw. 8, wobei der Bereich 70 bzw. 80 den Querschnitt dieses Quantendrahtes 7 bzw. 8 dar­ stellt. In diesem Bereich 70 bzw. 80 ist das andere Halbleiter­ material in der Quantum-Well-Schicht 4 relativ zur übrigen Schicht 4 verändert.
Beispielsweise bestehen die einkristalline Schicht 3 aus InP und die Quantum-Well-Schicht 4 aus InP/GaInAsP, wobei im Be­ reich 70 bzw. 80 die Zusammensetzung GaInAsP geändert ist.
Anstelle einer einzigen Quantum-Well-Schicht 4 (single quan­ tum well, SQW) kann auch ein Stapel aus zwei oder mehreren übereinanderliegenden Quantum-Well-Schichten 4 (multi quantum well, MQW) auf der einkristallinen Schicht 3 erzeugt werden, so wie es in der Fig. 4 für zwei Quantum-Well-Schichten 4 dargestellt ist.
Jede Quantum-Well-Schicht 4 des Stapels weist ebenso wie die einzelne Quantum-Well-Schicht 4 nach Fig. 1 zwei zueinander im wesentlichen senkrechte und von der einkristallinen Schicht 3 abgekehrte Kristallflächen 40 und 41 bzw. 40 und 42 auf, die durch eine schräg im Winkel zu diesen Kristallflä­ chen 40 und 41 bzw. 40 und 42 stehende und streifenförmig längs der Randkante 33 bzw. 34 oder der schrägen streifenför­ migen äußeren Kristallfläche 35 bzw. 36 (siehe Fig. 3) der einkristallinen Schicht 3 verlaufende Kristallfläche 43 bzw. 44 voneinander getrennt sind. Dabei definiert in jeder Quan­ tum-Well-Schicht 4 der Bereich 70 bzw. 80 dieser Schicht 4 zwischen deren schräger streifenförmiger Kristallfläche 43 bzw. 44 und der schrägen streifenförmigen Kristallfläche 43 bzw. 44 der darunterliegenden Quantum-Well-Schicht 4 jeweils im wesentlichen einen eigenen Quantendraht 7 bzw. 8.
Die Kontaktierung der durch die Bereiche 70 bzw. 80 definier­ ten Quantendrähte 7 und 8 kann auf einfache Weise dadurch er­ folgen, daß die eine oder mehreren Quantum-Well-Schichten 4 auf der einkristallinen Schicht 3 in den im Vergleich zum Be­ reich 11 größeren Bereichen 13, die sich an den Bereich 11 anschließen, mit Metall dotiert werden, beispielsweise durch Eindiffusion eines Metalls.
Zur Modulation und Steuerung der Quantendrähte wird vorzugs­ weise auf die Quantum-Well-Schicht 4 oder den Stapel aus den zwei oder mehreren Quantum-Well-Schichten 4 zumindest eine Deckschicht 5 aus einem Halbleitermaterial abgeschieden, auf der Elektroden 6 zur Steuerung oder Modulation aufgebracht werden können.
Im Fall, daß die einkristalline Schicht 3 aus InP und die Quantum-Well-Schicht oder -Schichten 4 aus InP/GaInAsP be­ steht, wird vorzugsweise InP als Halbleitermaterial für die Deckschicht 5 verwendet. Die Deckschicht 5 kann auch dotiert sein, beispielsweise n⁺-dotiert. Zur gezielten Ladungsträge­ rinjektion kann die Deckschicht 5 vorteilhafterweise auch ei­ nen pn-Übergang 50 aufweisen, wie er in der Fig. 4 gestri­ chelt angedeutet ist.
Elektroden 6 aus Metall können unmittelbar auf die Deck­ schicht 5 aufgebracht werden. Beispielsweise können die Elek­ troden 6 in Form von metallischen Streifenleitern ausgebildet sein, die quer zu den Quantendrähten 7 und 8 verlaufen.
Die Dicke jeder Quantum-Well-Schicht 4 ist bei vorgegebener Materialzusammensetzung im wesentlichen festgelegt und rich­ tet sich danach, ob die Quantum-Well-Schicht 4 unverspannt oder verspannt ist, was beides möglich ist.
Die in den Fig. 5 bis 8 dargestellten Strukturen sind in Draufsicht auf die Oberfläche 10 des Substrats dargestellt, wobei der Einfachheit halber die Deckschicht 5 als nicht vor­ handen angenommen ist, so daß in Draufsicht nur die Masken­ schicht 2, die Quantum-WeIl-Schicht 4 oder die äußerste Quan­ tum-Well-Schicht 4 eines Stapels aus solchen Schichten und die Elektroden sichtbar sind. Gestrichelt ist zudem der Ver­ lauf der verdeckten Randkanten 21 bzw. 22 der Maskenschicht 2 eingezeichnet.
Die Fig. 5 zeigt ein Doppeldraht-System mit den beiden pa­ rallelen Quantendrähten 7 und 8, über die streifenförmige Elektroden 6 quer verlaufen. Die Elektroden 6 können über ei­ nen Gatekontakt 9 eingesteuert werden. Die Anzahl der strei­ fenförmigen Elektroden 6 richtet sich nach der Länge der Quantendrähte 7 und 8. Die Kontakte über den Bereichen 13 und 14 können als Drain- und Source-Anschlüsse verwendet werden.
Die Struktur nach Fig. 5 erlaubt eine einfache Kaskadierung der Bauelemente bei gleichzeitiger Integration und ist inter­ essant für Ultra-Low-Noise-Anwendungen.
Die Fig. 6 zeigt eine kaskadierte Struktur, bei welcher meh­ rere Doppeldraht-Systeme nach Fig. 5 in Reihenschaltung kom­ biniert sind. Auch eine Reihenschaltung von Kaskadensystemen ist möglich. Bei der Stufe mit Drain 1 und Source 1 der Struktur nach Fig. 6 ist der Gateanschluß mit 90 und sind die Elektrodenstreifen mit 60 bezeichnet.
Die in der Fig. 7 dargestellte Struktur ist eine Zweigate- Zweidraht-Struktur. Bei dieser Struktur ist jeder Quanten­ draht 7 bzw. 8 abgewinkelt, so daß insgesamt ein etwa recht­ eckförmiger Verlauf beider Drähte 7 und 8 gegeben ist. Diago­ nal über diese Quantendrähte 7 und 8 ist die streifenförmige Elektrode 6 geführt, die mit zwei Gateanschlüssen 95 und 96 verbunden ist. Hierbei können die Ströme in den Quantendräh­ ten 7 und 8 zwischen Drain und Source über zwei unabhängige Gatesysteme gesteuert werden und somit Quantendraht-Resonanz- Systeme erzeugt und untersucht werden.
Die Geometrie der Struktur nach Fig. 7 ist ähnlich zur Struktur nach Fig. 6 einfach kaskadierbar, hier aber über die diagonal verlaufende streifenförmige Elektrode 6. Wie im Fall nach den Fig. 5 und 6 sind auch im Fall der Fig. 7 Kaskaden- und Doppeldrahtsysteme einfach in Reihenschaltung zu verknüpfen.
Bei der Struktur nach Fig. 8 sind zwei in Reihe geschaltete Doppeldrahtsysteme nach Fig. 5 zu einer Kaskade konfigu­ riert. Die Gateanschlüsse 91 bis 94 können je nach Anwendung einzeln oder gemeinsam angesteuert werden. Zur besseren Iso­ lation zwischen den Bauelementen bietet sich in diesem Fall SiInP anstelle von InP als Halbleitermaterial für die einkri­ stalline Schicht 3 an.
Generell lassen die geringen Dimensionen der erfindungsgemäßen Quantendrahtstrukturen hohe Bandbreiten erwarten.

Claims (5)

1. Verfahren zur Herstellung eines Quantendrahtes (7; 8), dadurch gekennzeichnet,
  • - daß auf eine Oberfläche (10) eines Substrats (1), auf die epitaktisch eine einkristalline Schicht (3) aus einem vorgebbaren Halbleitermaterial abscheidbar ist, eine die Oberfläche (10) teilweise abdeckende Maskenschicht (2) aus einem Material, auf dem sich das Halbleitermaterial nicht abscheidet, aufgebracht wird, wobei die Masken­ schicht (2) eine an einen von der Maskenschicht (2) frei­ en Bereich (11) der Oberfläche (10) grenzende und den Verlauf des herzustellenden Quantendrahtes bestimmende Randkante (21, 22) aufweist,
  • - daß auf dem freien Bereich (11) der Oberfläche (10) epi­ taktisch eine einkristalline Schicht (3) aus dem Halblei­ termaterial bis zu einer Dicke (D) aufgewachsen wird, die größer als die Dicke (d) der Maskenschicht (2) ist, wobei während der epitaktischen Abscheidung des Halbleitermate­ rials die Bedingungen für das Wachstum der einkristalli­ nen Schicht (3) so gewählt werden, daß diese Schicht (3) zwei zueinander im wesentlichen senkrechte, längs der Randkante (21, 22) der Maskenschicht (2) aneinandersto­ ßende äußere Kristallflächen (30, 31; 30, 32) aufweist, die eine längs der Randkante (21, 22) der Maskenschicht (2) verlaufende Randkante (33; 34) der einkristallinen Schicht (3) definieren, oder so, daß die einkristalline Schicht (3) zwei zueinander im wesentlichen senkrechte äußere Kristallflächen (30, 31; 30, 32) aufweist, die durch eine schräg im Winkel zu diesen äußeren Kristall­ flächen (30, 31; 30, 32) stehende und streifenförmig längs der Randkante (21; 22) der Maskenschicht (2) ver­ laufende äußere Kristallfläche (35; 36) voneinander ge­ trennt sind, und
  • - daß auf die äußeren Kristallflächen (30, 31; 30, 32) der aufgewachsenen einkristallinen Schicht (3) epitaktisch zumindest eine einkristalline Quantum-Well-Schicht (4) aus einem im Vergleich zum Halbleitermaterial der aufge­ wachsenen einkristallinen Schicht (3) anderen Halbleiter­ material aufgewachsen wird, wobei während der epitakti­ schen Abscheidung des anderen Halbleitermaterials die Be­ dingungen für das Wachstum der Quantum-Well-Schicht (4) so gewählt werden, daß die Quantum-Well-Schicht (4) zwei zu­ einander im wesentlichen senkrechte äußere Kristallflä­ chen (40, 41; 40, 42) aufweist, die durch eine schräg im Winkel zu diesen Kristallflächen (40, 41; 40, 42) stehen­ de und streifenförmig längs der Randkante (33; 34) oder der schrägen streifenförmigen äußeren Kristallfläche (35; 36) der aufgewachsenen einkristallinen Schicht (3) ver­ laufende äußere Kristallfläche (43; 44) der Quantum-Well- Schicht (4) voneinander getrennt sind, und wobei ein Be­ reich (70; 80) der Quantum-Well-Schicht (4) zwischen de­ ren schräger streifenförmiger Kristallfläche (43; 44) und der Randkante (33; 34) oder der schrägen streifenförmigen Kristallfläche (35; 36) der einkristallinen Schicht (3) im wesentlichen den Quantendraht (7, 8) definiert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf der einkristallinen Schicht (3) ein Stapel aus zwei oder mehreren übereinanderliegenden Quantum-Well-Schichten (4) erzeugt wird, von denen jede zwei zueinander im wesentli­ chen senkrechte und von der einkristallinen Schicht (3) abge­ kehrte Kristallfläche (40, 41; 40, 42) aufweist, die durch eine schräg im Winkel zu diesen Kristallflächen (40, 41; 40, 42) stehende und streifenförmig längs der Randkante (33; 34) oder der schrägen streifenförmigen äußeren Kristallfläche (35; 36) der einkristallinen Schicht (3) verlaufende Kri­ stallfläche (43; 44) voneinander getrennt sind, wobei in je­ der Quantum-Well-Schicht (4) der Bereich (7) dieser Schicht (4) zwischen deren schräger streifenförmiger Kristallfläche (43; 44) und der schrägen streifenförmigen Kristallfläche (43; 44) der darunterliegenden Quantum-Well-Schicht (4) je­ weils im wesentlichen einen Quantendraht definiert.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß auf die Quantum-Well-Schicht (4) oder den Stapel aus den zwei oder mehreren Quantum-Well-Schichten (4) zumindest eine Deckschicht (5) aus Halbleitermaterial abgeschieden wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß eine Deckschicht (5) aus dotiertem Halbleitermaterial ab­ geschieden wird.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß auf die Quantum-Well-Schicht (4) oder den Stapel aus den zwei oder mehreren Quantum-Well-Schichten (4) einen einen pn- Übergang (50) aufweisende Deckschicht (5) aus Halbleitermate­ rial abgeschieden wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19522351A1 (de) * 1995-06-20 1997-01-09 Max Planck Gesellschaft Verfahren zur Herstellung von Quantenstrukturen, insbesondere von Quantenpunkten und Tunnelbarrieren sowie Bauelemente mit solchen Quantenstrukturen
DE102004003374A1 (de) * 2004-01-22 2005-08-25 Infineon Technologies Ag Halbleiter-Leistungsschalter sowie dafür geeignetes Herstellungsverfahren

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018181237A1 (ja) * 2017-03-31 2018-10-04 パナソニックＩｐマネジメント株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3712864C2 (de) * 1986-09-01 2001-05-17 Daimler Chrysler Ag Monolithisch integrierter Photoempfänger
JPH0812913B2 (ja) * 1988-11-07 1996-02-07 日本電気株式会社 半導体装置及びその製造方法
JP2629408B2 (ja) * 1989-06-29 1997-07-09 日本電気株式会社 電界効果トランジスタおよびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19522351A1 (de) * 1995-06-20 1997-01-09 Max Planck Gesellschaft Verfahren zur Herstellung von Quantenstrukturen, insbesondere von Quantenpunkten und Tunnelbarrieren sowie Bauelemente mit solchen Quantenstrukturen
US5989947A (en) * 1995-06-20 1999-11-23 Max-Planck-Geselleschaft Zur Method for the manufacture of quantum structures, in particular quantum dots and tunnel barriers as well as components with such quantum structures
DE102004003374A1 (de) * 2004-01-22 2005-08-25 Infineon Technologies Ag Halbleiter-Leistungsschalter sowie dafür geeignetes Herstellungsverfahren
US8319259B2 (en) 2004-01-22 2012-11-27 Infineon Technologies Ag Semiconductor power switch having nanowires

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