DE1639282A1 - Halbleiterbauelement mit einer aus einem Substrat,einer Maske mit mindestens einem Fenster und aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiterschicht bestehenden Grundstruktur und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement mit einer aus einem Substrat,einer Maske mit mindestens einem Fenster und aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiterschicht bestehenden Grundstruktur und Verfahren zu seiner Herstellung

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DE1639282A1 DE19681639282 DE1639282A DE1639282A1 DE 1639282 A1 DE1639282 A1 DE 1639282A1 DE 19681639282 DE19681639282 DE 19681639282 DE 1639282 A DE1639282 A DE 1639282A DE 1639282 A1 DE1639282 A1 DE 1639282A1
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Description

- IBM Deutschland Internationale Büro-Maschinen Geielhthaft mbH
BÖblingen, 11. März 1968 si -he
Amtliches Aktenzeichen: Neuanmeldung
Aktenzeichen der Anmelderin: Docket SZ 9-66-002
Halbleiterbauelement mit einer aus einem Substrat, einer Maske mit mindestens einem Fenster pnd aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiterschicht bestehenden Grundstruktur und Verfahren zu- seiner Herstellung.
Die Erfindung betrifft Halbleiterbauelemente mit einer aus einem Substrat, einer Maske mit mindestens einem Fenster und aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiter schicht bestehenden Grundstruktur und ein Verfahren zum Herstellen derartiger Halbleiterbauelemente.
An moderne Halbleiterbauelemente werden zunehmend höhere Anforderungen bezüglich der Reduzierung ihrer räumlichen Abmessungen gestellt. Diese
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Forderung ergibt sich beispielsweise, wenn integrierte Schaltungen bei relativ hohen Frequenzen mit geringer Störanfälligkeit arbeiten sollen. Durch die Verringerung der Abmessungen werden in erster Linie die Laufzeiten der Ladungsträger innerhalb der Bauelemente redziert und kapazitive Streuströme vermindert.
Einer beliebigen Verringerung der Abmessungen stehen jedoch verschiedene W ' Hindernisse entgegen. Beispielsweise können bei Halbleiteranordnungen, die nach bekannten Verfahren hergestellt werden, die verwendeten Masken nicht beliebig klein gemacht werden. Die Grenzen sind entweder dadurch gegeben, dass sich mechanische Bearbeitungsmethoden bei der Herstellung der Maske nicht weiter verfeinern lassen oder dass bei spiel swei se bei fotomechanischen Prozessen das optische Auflösungsvermögen durch physikalische Gegebenheiten begrenzt ist.
k Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine für Halbleiterbauelemente günstige Grundstruktur anzugeben. Diese soll sowohl für Halbleiterbauelemente, denen ein bipolarer Leitungsmechanismus zugrunde liegt, wie z. B. für Dioden, Transistoren und Thyristoren ( Vier schicht struktur) als auch für Halbleiterbauelemente geeignet sein, die auf einem unipolaren Leitungsmechanismus beruhen, z. B. für Feldeffekttransistoren.
Die genannten Halbleiterbauelemente sollen ferner für die Benutzung innerhalb integrierter Schaltungen geeignet sein.
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Die Grundstruktur nach der vorliegenden Erfindung besitzt die oben genannten Eigenschaften und besteht im wesentlichen aus einem Substrat, einer Maske mit mindestens einem Fenster sowie aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiters chi cht. Sie ist dadurch gekennzeichnet, dass die einkristalline Halbleiter schicht aus einem Material besteht, das für verschiedene Kristallorientierungsrichtungen unterschiedlich grosse Aufwachsgeschwindigkeiten aufweist, dass die dem Substrat abgewandte Oberfläche der Maske wenigstens teilweise von der j(
einkristallinen Halbleiterschicht bedeckt ist, dass die Trennfläche zwischen der Maske und der einkristallinen Halbleiterschicht parallel zur Richtung maximaler Aufwachsgeschwindigkeit verläuft und dass diejenigen Teile der einkristallinen Halbleiterschicht, welche die Maske bedecken, Strompfade des Halbleiterbauelementes bilden.
Die geometrische Form der epitaktisch aufgebrachten einkristallinen Halbleiters chi cht und deren Abmessungen lassen sich gut bestimmen. Durch , Kristallwachstum aus der Gasphase ist es nämlich möglich, praktisch beliebig dünne Schichten herzustellen, wenn die Wachstumsbedingungen (Zusammensetzung der Gasphase, Temperatur, Zeit etc.) geeignet gewählt werden. Dadurch lassen sich sehr kleine Sperrschichtausdehmngen und relativ geringe Elektrodenabstände realisieren.
Das erfindungsgemässe Verfahren zur Herstellung von Halbleiteranordnungen, bei denen unter Verwendung einer Maske auf einem Substrat eine
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Schicht einkristallinen Halbleitermaterials aufgebracht wird, ist dadurch gekennzeichnet, dass die Maske auf eine SubstratoberÄäche aufgebracht wird, die parallel zur Richtung höchster Aufwachs ge sch windigkeit des einkristallinen Halbleitermaterials liegt, und dass der Züchtungsprozess für die einkristalline Halbleiters chi cht solange fortgesetzt wird, bis die von der Maskenöffnung ausgehende einkristalline Halbleiters chi cht die dem Substrat abgewandte Oberfläche der Maske wenigstens teilweise überdeckt.
Nach einem weiteren erfindungsgemässen Merkmal ist es besonders günstig, wenn eine von der Maske nicht bedeckte Fläche des Substrats mit einer Elektrode und der die Maske bedeckende Teil der einkristallinen Halbleiterschicht mit einer Kontaktelektrode versehen sind, und wenn nach dem Prinzip eines Feldeffekt-Transistors zwischen der als Quelle wirkenden Elektrode und der als Senke wirkenden Elektrode mindestens eine Steuerelektrode auf der einkristallinen Halbleiterschicht angeordnet ist.
In einer besonders günstigen Ausführungsforna der Erfindung werden für die einkristalline Halbleiters chi cht Substanzen der Gruppe IV des Periodischen Systems oder III-V-Verbindungen gewählt.
Gemäss einem weiteren Merkmal der Erfindung ist es vorteilhaft, für die epitaktisch aufzubringende Schicht Gallium-Ar s enid zu verwenden.
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Eine besonders günstige Ausgestaltung des Erfindungsgedankens besteht schliesslich in der Verwendung einer nach dem erfindungsgemässen Verfahren hergestellten Halbleiteranordnung als integrierte Schaltung.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert.
Es zeigen: . .
Fig. IA bis ID· Verschiedene, Vei-fahrensschritte bei der Herstellung
. eine,i* ersten erfindungsgemässen Halbleiteranordnung;
Fig. 2 ein zweites Ausführungsbeispiel einer erfindungs-
gemässen Halbleiteranordnung und '
Fig. 3 ein drittes Ausführungsbeispiel einer erfindungs- '
gemassen Halbleiteranordnung.
Im folgenden soll zunächst anhand der Figuren IA bis ID die Herstellung eines Feldeffekttransistors als Anwendung des erfindungs-
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massen Verfahrens beschrieben werden. Vereinfacht dargestellt bestehen solcher Transistoren aus einem als Strompfad dienenden Halbleiterstab,· dessen Längswiderstand durch ein angelegtes transversales elektrisches Feld gesteuert werden kann. Je nach Dotierung des Ausgangsmaterials kann der .Strompfad, auch Kanal genannt, P- oder N-leitend sein. An einer Seitenfläche des Kanals ist ein als Steuerelektrode dienender Metallbelag angebracht, der
^ durch eine nichtleitende Halbleiter-Oxydschicht von dem strom- ■
führenden Halbleiterstab isoliert sein kann (Metall-Oxyd-Feldeffekttransistor oder MOSFET). Ueber die im folgenden als Gitter bezeichnete Steuerelektrode kann durch Anlegen einer geeigneten Spannung der zwischen S-PoI (source) und D-Pol (drain) durch den Kanal fliessende Strom geregelt werden.
Für gewisse Anwendungen solcher Feldeffekttransistoren ist es W wichtig, neben den eingangs erwähnten guten Hochfrequenzeigenschaften einen geringen ohmschen Widerstand zwischen S-PoI und Gitter und in gewissem Mass zwischen D-Pol und Gitter zu erreichen. Aus diesem Grund darf der Querschnitt des Halbleitermaterials zwischen diesen Elektroden bestimmte Mindestmasse nicht unterschreiten. Diese Forderung steht in gewissem Gegensatz zu der erwünschten Reduzierung der Abmessungen.
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Es hat «ich für die angedeuteten Zwecke als günstig erwiesen, wenn einerseits die Kanaldicke 1 um nicht überschreitet, andererseits der Abstand zwischen S-PoI und D-Pol grössenordnungsmässig 5 um beträgt. Zur Realisierung solcher geringer Abmessungen lassen-sich die bisher bekannten Maskierungsverfahren nicht mehr ohne weiteres verwenden.
Nach dem erfindungsgemässen Verfahren wird nun gemäss Fig. IA ^
auf ein Halbleitersubstrat 1 eine Maske 2 aufgebracht, die einen Teil der Halbleiteroberfläche abdeckt. Grundsätzlich lassen sich für diesen Schritt beliebige Maskierungsverfahren anwenden. Die Maske 2 muss jedoch eine amorphe Kristallstruktur aufweisen.
Selbstverständlich muss sich mit dem gewählten Verfahren das geforderte hohe Auflösungsvermögen für die Aussparungen innerhalb der Maske erreichen lassen. Als günstiges Material
für die Maske 2 hat sich beispielsweise Siliziumdioxyd erwiesen, {
wenn als Substrat 1 ein Halbleiter der Gruppe IV oder eine III-V-Verbindung gewählt wird.
Das Substrat 1 muss eine bestimmte Kristallorientierung bezüglich der durch die Maske 2 abgedeckten Oberfläche aufweisen, auf die an späterer Stelle der Beschreibung eingegangen wird. Als nächster Verfahrensschritt folgt nun die epitaktische Abscheidung ' '
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von weiterem Halbleitermaterial auf den durch die.Maske 2 frei ' ' gelassen Stellen der Substratoberfläche. Die Kristallzüchtung wird •solange fortgesetzt, bis die epitaktische Halbleiterschicht über die Maske 2 hinauswächst. In diesem Augenblick macht sich die vorhin·erwähnte geeignete Wahl der Kristallorientierung für das Substrat 1 bemerkbar. Die Orientierung ist nämlich so gewählt, dass die Wachstumsgeschwindigkeit für die epitaktische Schicht in einer Richtung parallel zur Maskenebene höher ist als senkrecht zu ihr. Auf diese Weise wird in der herzustellenden Halbleiteranordnung eine starke laterale Ausdehnung der epitaktischen Halbleiterschicht 3 oberhalb der Maske 2 erreicht. Dabei ist das Verhältnis der lateralen zur vertikalen Ausdehnung bestimmbar durch geeignete Wahl des Halbleitermaterials und seiner Orientierung.
Die Wachstumsgeschwindigkeit für eine einkristalline Schicht, wie sie die Halbleiterschicht 3 darstellt, hängt in bekannter Weise von " verschiedenen Parametern ab. Zunächst besteht eine Abhängigkeit von den drei möglichen Kristall-Achsen <10Cf>,s <110^>, 0 11> . Ausserdem ist bekannt, dass bei III-V-Verbindungen das beispielsweise von der (111)-Oberfläche ausgehende Kristallwachstum eine andere Geschwindigkeit aufweist als jenes auf der entgegengesetzten (111)-Oberfläche. Diese Unterschiede sind bekanntermassen dadurch begründet, dass einander gegenüberliegende Oberflächen mit
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verschiedenen Atomen besetzt sind, also beispielsweise die (IH)-' Ebene mit Atomen der Gruppe III und die (l ll)-Ebene mit Atomen der Gruppe V. Ferner ist die Wachstumsgeschwindigkeit einer epitaktisch abgeschiedenen einkristallinen Halbleiterschicht abhängig von dem.angewendeten Ablagerungsverfa.hren. Für die Aufwachsgeschwindigkeiten auf einander gegenüberliegenden Oberflächen eines Substrats sind vereinzelt Unterschiede von
Γ0:1, häufiger jedoch Verhältnisse von 5:1 oder 4:1 bekannt . "
geworden. " '
In dem Verfahren zur Herstellung einer Halbleiteranordnung gemäss Fig. 1 wird also die Kristallorientierung des Substrats 1 zweckmässigerweise "so gewählt, dass beispielsweise bei Verwendung von III-V-Verbindungen, wie GaAs1 die Aufwachsgeschwindigkeit in einer Richtung parallel zur Maskenebene höher ist als in Richtung senkrecht zur Maskenebene und dass die laterale Ueberdeckung der {
Maske 2 eine ausgewählte Vorzuges richtung aufweist. Auf dieser Ueberdeckung können dann, wie später beschrieben, Elektroden angebracht werden, nachdem ausgewählte Zonen gegebenenfalls ' entsprechend dotiert worden sind. Dabei kann die Dotierung der aufgebrachten einkrietallinen Halbleiterschicht 3 gleich oder entgegengesetzt derjenigen des Substrate 1 sein. Aueeerdem lassen •ich aufgewühlte Zonen der aufgebrachten Schicht verschieden und
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verschieden stark dotieren. Zur Dotierung bestimmter Zonen eignen sich bekannte Verfahren wie beispielsweise das Diffusionsverfahren. Es wäre auch denkbar, dass die Dotierung des abzuscheidenden · Halbleitermaterial» während des Aufwachevorgangs geändert wird.
Nach diesem Vorgang werden zur Vervollständigung des Halbleiterbauelements gemäss Fig. ID die Elektroden für den S-PoI 4.und den D-Pol 5 angebracht. .Zweckmässigerweise wird als S-PoI die der maskierten Oberfläche des Substrats entgegengesetzte Oberfläche verwendet, während als D-Pol der am weitesten von der Maskenöffnung entfernte Zipfel der epitaktisch abgeschiedenen Halbleiterschicht 3 verwendet wird. Auf diese Weise lässt sich ein Kanal zwischen S-PoI und D-Pol realisieren, dessen Dicke die geforderten geringen Abmessungen von beispielsweise l,um aufweist. Zur Steuerung des durch den Kanal flies senden Stroms ist schliesslich die Anbringung der Gitterelektrode 6 erforderlich. Diese wird zweckmässigerweise gemäss Fig. ID auf der epitaktisch abgeschiedenen Halbleiterschicht 3 in der Nähe der'Maskenöffnung angebracht. Dadurch lässt sich einerseits eine wirksame Steuerung des effektiven Ka na !querschnitts, andererseits ein geringer Widerstand zwischen S-PoI .und Gitter erreichen.
Aehnliche Vorteile ergeben sich für andere nach dem erfindungegemässen Verfahren hergestellte Halbleiteranordnungen, wenn be«ondere geringe räumliche Abmessungen verlangt werden. Im
. ■ . 109808/0.612
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folgenden werden kurz zwei weitere Beispiele solcher Halbleiteranordnungcn beschrieben, die sich nach dem erfindungsgemässen· Verfahren herstellen lassen. ·:
Ein gemäss Fig. 2 aufgebauter Vierschichtentransistor, auch Thyristor genannt·, lässt sich mit Hilfe des erfindungsgemässen Verfahrens besonders einfach herstellen. N-leitendes Halbleitersubstrat 11 wird teilweise mit eine Maske 12 abgedeckt. Anschliessend wird P-dotiertes Halbleitermaterial epitaktisch auf den durch die Maske 12 frei gelassenen Stellen des Substrats 11 abgeschieden. Diese epitaktische Halbleiter schicht 13 dehnt sich nach Ueberwachsen dor Maske stark lateral aus und bildet ein Gebiet 13A innerhalb der Halbleiterschicht 13. In diesem Gebiet 13A wird in einem nächsten Verfahrensschritt ein Teilgebiet 14 mit einer N-Dotierung versehen. Dies kann beispielsweise durch1 Diffusion geschehen. Dadurch wird die epitaktische Schicht in.zwei Zonen 13', 13A aufgeteilt. Auf diese ™
Weise ergibt sich eine NPNP-Halbleiteranordnung. Bei solchen Bauelementen braucht im allgemeinen eine der beiden Zwischenschichten nicht kontaktiert werden. Diese Schicht, im gezeigten Ausführungsbeispiel gemäss Fig. 2 die N-Zone 14, kann also besonders . ' klein ausgeführt werden. Die restlichen drei Halbleiterzonen werden in einem letzten Verfahrens schritt mit Kontakten 15, 16 und 17 versehen.
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"* J. Ct ~
Durch die erhöhte laterale Aufwachsgeschwindigkeit der Halbleiterschicht 13 können relativ breite Halbleiterzonen gebildet werden, die sich für eine Kontaktierung nach bekannten Methoden eignen. Die nicht kontaktierte Zone, im Ausführungebeispiel die Zone 14, sowie die Sperrschicht können dagegen wesentlich verkleinert werden.
Anhand der Fig. 3 soll ein weiteres Ausführungsbeispiel des erfindungsgemässen Verfahren zur Herstellung einer Halbleiter- diode erläutert werden. Als Ausgangsmaterial dient ein im Beispiel N-dotiertes Halbleitersubstrat 21. Dieses wird wiederum teilweise von eine Maske 22 abgedeckt. Auf den von der Maske nicht abgedeckten Gebieten des Substrats 21 wird eine einkristalline Halbleiterschicht 23 aufgetragen. Im gezeigten Ausführungsbeispiel sind sowohl Substrat 21 als auch die aufgebrachte Halbleiterschicht 23 N-dotiert. Ein nächster Verfahrensschritt sieht die P-Dotierung eines Teils der einkristallinen Halbleiterschicht 23 vor. Durch diesen Verfahrensschritt, der beispielsweise in einer Diffusion bestehen kann, wird die Zone 24 gemäss Fig. 3 gebildet. Die Diffusionszeit ist dabei nicht kritisch. Sie muss nur gross genug sein, so dass die P-Zone 24 die einkristalline Halbleiterschicht 23 durchsetzt und bis zur Maske 22 reicht. Schliesslich werden auf der N-Zone 23 und der P-Zone 24 Kontakte 25 und 26 angebracht.
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Dabei kann der Kontakt 25 grundsätzlich auch auf der Unterseite der Anordnung gemäss Fig. 3 angeordnet werden. Für manche Anwendungen, vor allem in integrierten Schaltungen, ist es jedoch wünschenswert, die Anschlüsse an die Oberseite zu legen. Dann muss aber die Anordnung eventuell gegenüber einer auf der Unterseite des Substrats 21 durchgehend angeordnete Flächenelektrode isoliert werden. Dies kann dadurch geschehen, dass als Substrat hochohmiges GaAs verwendet wird. ^
Eine nach dem erfindungsgemässen Verfahren hergestellte Diode weist neben besonders günstigen Schalteigenschaften, die durch die geringe räumliche Ausdehnung der Sperrschicht bedingt sind, besonders günstige Abmessungen für die Verwendung in integrierten Schaltungen auf. Trotz der geringen Abmessungen der Anordnung sind die Oberflächen der N- und der P-Zone genügend gross, um
die erforderlichen Elektroden ohne grössere Schwierigkeiten . f
anbringen zu können.
Ee sei ausdrücklich'darauf hingewesen, dass sich neben den gezeigten Ausführungsbeispielen auch andere Halbleiteranordnungen nach dem erfindungsgemässen Verfahren herstellen lassen. Ein besonderer Vorteil des erfiridungsgemäseen Verfahrens zeigt eich u, a. darin, das* bei der Herstellung integrierter Schaltungen mehrere Schaltelemente in gemeinsamen Verfahreneschritten realisierbar sind.
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Claims (12)

PATENTANSPRÜCHE
1. Halbleiterbauelement mit einer aus einem Substrat, einer Maske mit mindestens einem Fenster und aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiter schicht bestehenden Grund struktur, dadurch gekennzeichnet, dass die einkristalline Halbleiterschicht (3) aus einem Material besteht, das für verschiedene Kristall-
_ Orientierungsrichtungen unterschiedlich grosse Aufwachsgeschwindigkei-
ten aufweist, dass die dem Substrat abgewandte Oberfläche der Maske (2) wenigstens teilweise von der einkristallinen Halbleiterschicht bedeckt ist, dass die Trennfläche zwischen der Maske (2) und der einkristallinen Halbleiterschicht (3) parallel zur Richtung maximaler Aufwachsgeschwindigkeit verläuft und dass diejenigen Teile der einkristallinen Halbleiterschicht (3), welche die Maske bedecken, Strompfade des Halbleiterbauelementes bilden.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die
von der Maske (2) nicht bedeckte Fläche des Substrats (1) mit einer Elektrode (4) und der die Maske bedeckende Teil der einkristallinen Halbleiterschicht (3) mit einer Kontaktelektrode (5) versehen sind und dass nach dem Prinzip eines Feldeffekt-Transistors zwischen der als Senke wirkenden Elektrode (4) und der als Quelle wirkenden Elektrode (5) mindestens eine Steuerelektrode (6) auf der einkristallinen Halbleiter schicht (3) angeordnet ist.
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3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die einkristalline Halbleiterschicht (3) eine Dotierung aufweist, die derjenigen des Substrats (l) entgegengesetzt ist, dass in der einkristallinen Halbleiters chi cht (3) eine Zone (14) angeordnet ist, deren Dotierung derjenigen des Substrats (1) entspricht, derart, dass diese Zone (14) die gesamte einkristalline Halbleiters chi cht (3) zwischen der Oberfläche der Anordnung und der Maske (2) durchsetzt und die einkristalline Halbleiterschicht (3) in zwei gleich-dotierte Halbleite rzonen aufteilt und insgesamt " eine Vierschichtstruktur NPNP mit einer transversalen NPN- und einer lateralen PNP-T eil struktur entsteht.
4. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die einkristalline Halbleite rs chi cht (3) die gleiche Dotierung aufweist wie das Substrat (l) und dass die einkristalline Halbleiters chi cht (3) mit einer Zone (24) entgegengesetzter Dotierung versehen ist.
5. Verfahren zum Herstellen von Halbleiterbauelementen wobei unter Verwendung einer Maske (2) auf einem Substrat (l) eine Schicht einkristallinen Halbleitermaterials (3) aufgezüchtet wird, das für verschiedene Kristallorientierungsrichtungen unterschiedliche Aufwachsgeschwindigkeiten aufweist, dadurch gekennzeichnet, dass die Maske (2) auf eine Substratoberfläche aufgebracht wird, die parallel zur Richtung höchster Aufwachsgeschwindigkeit des einkristallinen Halbleitermaterials verläuft, und dass
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der Züchtungsprozess für die einkristalline Halbleiter schicht (3) solange fortgesetzt wird, bis die von der Maskenöffnung ausgehende einkristalline Halbleiters chi cht (3) die dem Substrat abgewandte Oberfläche der Maske (2) wenigstens teilweise überdeckt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass für die einkristalline Halbleite rs chi cht (3) Substanzen der Gruppe IV des Perio-
^ disehen Systems oder III-V-Verbindungen gewählt werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass für die einkristalline Halbleite rs chi cht (3) Gallium-Ar s enid gewählt wird.
8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass als Substrat (1) hochohrniges Gallium-Ars enid verwendet wird.
ψ
9. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass als Material
für die Maske (2) Siliziumdioxyd verwendet wird.
10. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der die Maske (2) wenigstens teilweise überdeckende Teil der einkristallinen Halbleiterschicht (3) mit Zonen verschiedener Dotierung (13A, 14) versehen wird.
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11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Dotierung durch Diffusion vorgenommen wird.
12. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass eine Vielzahl gleich- oder verschiedenartiger Halbleiterbauelemente zu einer integrierten Schaltung zusammengefasst sind.
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DE19681639282 1967-03-15 1968-03-13 Halbleiterbauelement mit einer aus einem Substrat,einer Maske mit mindestens einem Fenster und aus einer durch die Fenster auf das Substrat aufgewachsenen einkristallinen Halbleiterschicht bestehenden Grundstruktur und Verfahren zu seiner Herstellung Pending DE1639282A1 (de)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1229093B (de) * 1963-01-23 1966-11-24 Basf Ag Verfahren zur Herstellung von Hexahydropyrimidinderivaten
NL165334C (nl) * 1971-12-27 1981-03-16 Fujitsu Ltd Veldeffecttransistor.
NL188550C (nl) * 1981-07-02 1992-07-16 Suwa Seikosha Kk Werkwijze voor het vervaardigen van een halfgeleidersubstraat.
US4637127A (en) * 1981-07-07 1987-01-20 Nippon Electric Co., Ltd. Method for manufacturing a semiconductor device
US4837175A (en) * 1983-02-15 1989-06-06 Eaton Corporation Making a buried channel FET with lateral growth over amorphous region
US4833095A (en) * 1985-02-19 1989-05-23 Eaton Corporation Method for buried channel field effect transistor for microwave and millimeter frequencies utilizing ion implantation
US4935789A (en) * 1985-02-19 1990-06-19 Eaton Corporation Buried channel FET with lateral growth over amorphous region
US4724220A (en) * 1985-02-19 1988-02-09 Eaton Corporation Method for fabricating buried channel field-effect transistor for microwave and millimeter frequencies
US4990977A (en) * 1988-03-29 1991-02-05 Xerox Corporation High current thin film transistor
WO1991001569A1 (en) * 1989-07-14 1991-02-07 Seiko Instruments Inc. Semiconductor device and method of producing the same

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