DE4138063A1 - Halbleitereinrichtung und verfahren zur herstellung derselben - Google Patents

Halbleitereinrichtung und verfahren zur herstellung derselben

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Description

Die vorliegende Erfindung bezieht sich auf Halbleitereinrich­ tungen und im besonderen auf eine Halbleitereinrichtung mit durch Ionenimplantation unter Nutzung einer Gateelektrode als Maske gebildeten Störstellengebieten sowie auf ein Verfahren zur Herstellung derselben.
Eine Halbleitereinrichtung mit einer Gateelektrode ist bekannt. Fig. 6 ist eine Querschnittsdarstellung eines herkömmlichen p-Kanal-MOS-Transistors mit einer Gateelektrode. Wie Fig. 6 zeigt, weist ein herkömmlicher p-Kanal-MOS-Transistor ein n-Siliziumsubstrat 11, Elementisolations-Oxidschichten 12, die auf dem n-Siliziumsubstrat 11 mit einem vorbestimmten Abstand voneinander zur Elementisolation gebildet sind, ein zwischen den Elementisolations-Oxidschichten 12 mit vorgegebenem Abstand voneinander gebildetes Paar von p⁺-Störstellengebieten 16 und eine zwischen dem Paar von p⁺-Störstellengebieten 16 mit einer Gateoxidschicht 13 darunter gebildete polykristalline Silizium­ schicht 14 auf. Fig. 7 ist eine vergrößerte Querschnittsdar­ stellung zur Erklärung der Kristallstruktur der Gateelektrode nach Fig. 6. Wie Fig. 7 zeigt, sind die kristallographischen Achsen der polykristallinen Siliziumschicht 14, die die Gate­ elektrode bildet, nicht in der gleichen Richtung angeordnet. Genauer gesagt, ist die polykristalline Siliziumschicht 14 aus Kristallkörnern mit zwei unterschiedlichen Ebenenorientierungen (111) und (110) gebildet, wie in Fig. 7 beispielhaft gezeigt.
Die Fig. 8A bis 8D sind Querschnittsdarstellungen zur Erklärung eines Verfahrens zur Herstellung eines herkömmlichen p-Kanal-MOS-Transistors. Wie Fig. 8A zeigt, wird auf einem n-Siliziumsubstrat 11 unter Nutzung des LOCOS-Verfahrens eine Isolationsoxidschicht 12 gebildet. Dann wird auf der gesamten Oberfläche eine Gateoxidschicht 13 gebildet. Wie Fig. 8B zeigt, wird eine mit Phosphor dotierte polykristalline Siliziumschicht 14 mittels des CVD-Verfahrens auf der Gateoxid­ schicht 13 gebildet. Wie Fig. 8C zeigt, werden die Gateoxid­ schichten 13 und die polykristalline Siliziumschicht 14 unter Nutzung eines (nicht gezeigten) Resistmusters als Maske selektiv geätzt, um ein Gate-Muster zu bilden. Wie Fig. 8D zeigt, wird unter Nutzung der polykristallinen Siliziumschicht 14, die eine Gateelektrode wird, als Maske eine Implantation von P⁺-Ionen 17 ausgeführt. Im Ergebnis dessen werden p⁺-Stör­ stellengebiete 16 auf selbstausrichtende Weise gebildet. Damit wird ein herkömmlicher p-Kanal-MOS-Transistor gebildet. Ein herkömmlicher p-Kanal-MOS-Transistor weist Störstellengebiete 16 auf, die auf selbstausrichtende Weise unter Nutzung einer polykristallinen Siliziumschicht 14, die die Gateelektrode wird, als Maske gebildet sind, wie oben dargestellt.
Die Orientierung der kristallographischen Achsen der Kristall­ körner der polykristallinen Siliziumschicht 14 weist eine Mehrzahl unterschiedlicher Orientierungen auf. Damit ergibt sich das Problem, daß beim B⁺-Ionenimplantationsverfahren unter Nutzung der polykristallinen Siliziumschicht 14 nach Fig. 8D als Maske B⁺-Ionen durch die polykristalline Siliziumschicht 14 hindurchgehen. Diese Erscheinung wird als Kanalbildungs-(chan­ nelling-)Phänomen bezeichnet und kommt insbesondere dann vor, wenn die polykristalline Siliziumschicht 14, die die Gateelek­ trode bildet, eine säulenförmige Kristallstruktur mit einer Ebenenorientierung, die dem Ionenimplantationswinkel entspricht, hat. Es werden zwei Typen des Kanalbildungs-Phä­ nomens beobachtet: einer, bei dem die B⁺-Ionen durch das Innere der Kristallkörner hindurchgehen, und einer, bei dem B⁺-Ionen durch die bzw. längs der Kristall-Korngrenzen hindurchgehen.
Bei einer herkömmlichen polykristallinen Siliziumschicht 14, die eine Gate-Elektrode wird, gibt es bestimmte Stellen, an denen B⁺-Ionen leicht hindurchgehen. B⁺-Ionen, die durch das polykristalline Silizium 14 hindurchgehen, gehen leicht auch durch die darunterliegende Gateoxidschicht 13 hindurch, da die Gateoxidschicht 13 sehr dünn ist. Dies bedeutet, daß B⁺-Ionen in das n⁻-Gebiet unterhalb der Gateoxidschicht 13 implantiert werden. Das n⁻-Gebiet gerade unterhalb der Gateoxidschicht 13 ist das Kanalgebiet des p-Kanal-MOS-Transistors. Diese lokale B⁺-Ionenimplantation in das Kanalgebiet führt zu den folgenden Nachteilen:
Es wird leicht ein Kanal gebildet, wodurch VTH ansteigt ( die Kanalausschaltspannung ansteigt). Die Durchbruchsspannung zwi­ schen Source und Drain sinkt ab, was zu dem Problem führt, daß während des Kanal-Aus-Zustandes der Leckstrom erhöht wird. Außerdem gibt es das Problem des Ansteigens des Leckstromes und des Entstehens von Funktionsfehlern in der gesamten Halbleiter­ einrichtung, wie etwa einem IC oder einer LSI-Schaltung. Diese Probleme werden umso signifikanter, je mehr die Größe der Elemente zur Erhöhung der Integrationsdichte der Halbleiterein­ richtung verringert wird. Bei der Miniaturisierung der Elemente werden eine Verringerung der Schichtdicke der polykristallinen Siliziumschicht 14, die die Gateelektrode wird, und eine Verringerung der Strukturbreite erforderlich. Dies führt dazu, daß die Kristallkörner der polykristallinen Siliziumschicht 14 einschichtig werden, wobei die Anzahl der Kristallkörner in Richtung der Gatebreite drastisch verringert wird. Aus diesem Grunde gehen B⁺-Ionen leicht durch die polykristalline Siliziumschicht 14 hindurch.
Bei einem herkömmlichen p-Kanal-MOS-Transistor, bei dem die Störstellengebiete durch Ionenimplantation unter Nutzung der Gateelektrode als Maske gebildet werden, ist es schwierig, die Ionen effektiv daran zu hindern, stellenweise in das Kanalge­ biet direkt unterhalb der Gateelektrode hindurchzudringen, das heißt dem Kanalbildungs-Phänomen abzuhelfen. Dies führt zu dem Problem, daß die Transistorcharakteristiken beispielsweise von MOS-Transistoren verschlechtert werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein­ richtung anzugeben, die ein durch Ionenimplantation unter Nutzung einer Gateelektrode als Maske gebildetes Störstellen­ gebiet aufweist und deren Transistorcharakteristiken nicht ver­ schlechtert sind, wobei insbesondere ein Ansteigen des Leckstromes des Transistors während des Kanal-Aus-Zustandes verhindert ist.
Um dies zu erreichen, ist es Aufgabe der Erfindung, effektiv das Kanalbildungs-Phänomen, das darin besteht, daß beim Bilden eines Störstellengebietes durch Ionenimplantation unter Nutzung einer Gateelektrode als Maske Ionen in das Kanalgebiet direkt unterhalb der Gateelektrode vordringen, zu verhindern, was insbesondere ohne Erschwerung des Herstellungsprozesses geschehen soll.
Es gehört zur Aufgabe der Erfindung, ein Herstellungsverfahren für die genannte Halbleitereinrichtung anzugeben.
Nach einem Aspekt der vorliegenden Erfindung weist eine Halb­ leitereinrichtung ein Halbleitersubstrat eines ersten Leitungs­ typs, ein Paar von Störstellengebieten eines zweiten Leitungs­ typs und eine Gateelektrode auf. Das Paar von Störstellenge­ bieten ist im Halbleitersubstrat des ersten Leitungstyps mit einem vorbestimmten Abstand voneinander gebildet. Die Gateelek­ trode ist auf dem Halbleitersubstrat zwischen dem Paar von Störstellengebieten mit einer Isolationsschicht darunter gebil­ det. Die Gateelektrode enthält eine polykristalline Silizium­ schicht, bei der die Kristallorientierungen der Kristallkörner in einer vorbestimmten Richtung ausgerichtet sind, und eine einkristalline Schicht, deren Kristallorientierung gleich der der polykristallinen Schicht ist. Die polykristalline Schicht ist auf der Isolatorschicht auf dem Halbleitersubstrat gebildet. Die einkristalline Schicht ist auf der polykristal­ linen Schicht gebildet.
Die Gateelektrode ist als Mehrschichtstruktur aus der poly­ kristallinen Schicht und der einkristallinen Schicht ausge­ bildet, so daß eine Kanalbildung durch die einkristalline Schicht effektiv verhindert wird.
Nach einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitereinrichtung ein Halbleitersubstrat eines ersten Leitungstyps, ein Paar von Störstellengebieten eines zweiten Leitungstyps und eine Gateelektrode auf. Das Paar von Störstel­ lengebieten ist im Halbleitersubstrat des ersten Leitungstyps mit einem vorbestimmten Abstand voneinander gebildet. Die Gate­ elektrode ist auf dem Halbleitersubstrat zwischen dem Paar von Störstellengebieten mit einer Isolatorschicht darunter gebildet. Die Gateelektrode weist eine Mehrschichtstruktur aus einer polykristallinen Schicht und einer einkristallinen Schicht auf.
Die Gateektrode enthält eine auf der Isolatorschicht auf dem Halbleitersubstrat gebildete polykristalline Schicht, bei der die Kristallorientierungen der Kristallkörner in einer vorbe­ stimmten Richtung ausgerichtet sind, und eine einkristalline Schicht, die auf der polykristallinen Schicht gebildet ist, und deren Kristallorientierung identisch zu der der polykristalli­ nen Schicht ist. Durch Implantation von Ionen unter einem vor­ bestimmten Winkel bezüglich der Kristallorientierung der poly­ kristallinen Schicht wird effektiv verhindert, daß Ionen stel­ lenweise durch die Gateelektrode hindurchtreten und in den Bereich direkt unterhalb der Gateelektrode implantiert werden. Da es keine Korngrenzen in der einkristallinen Schicht gibt, können die Ionen effektiv daran gehindert werden, an den Korn­ grenzen hindurchzugehen, was in dem Falle geschieht, daß die Gateelektrode nur aus einer polykristallinen Schicht gebildet ist.
Nach einem weiteren Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleitereinrichtung den Schritt des Bildens einer polykristallinen Schicht auf einem Halbleitersub­ strat derart, daß die Kristallorientierungen der Kristallkörner in einer vorbestimmten Richtung ausgerichtet sind, auf. Eine einkristalline Schicht wird auf der Kristallschicht so gebildet, daß ihre Kristallorientierung gleich der der polykri­ stallinen Schicht ist. Durch Mustern der polykristallinen Schicht und der einkristallinen Schicht wird ein Mehrschicht- Muster einer vorbestimmten Konfiguration gebildet. Unter Nutzung des Mehrschicht-Musters als Maske wird durch Ionenimplantation unter einem vorbestimmten Winkel bezüglich der Kristallorientierung der einkristallinen Schicht im Halb­ leitersubstrat ein Störstellengebiet gebildet.
Die polykristalline Schicht wird auf dem Halbleitersubstrat so gebildet, daß die Kristallorientierungen der Kristallkörner in einer vorbestimmten Richtung ausgerichtet sind, und die ein­ kristalline Schicht wird auf der polykristallinen Schicht so gebildet, daß die Kristallorientierung gleich der der polykri­ stallinen Schicht ist. Durch Mustern der polykristallinen Schicht und der einkristallinen Schicht wird eine Mehrschicht­ struktur einer vorbestimmten Konfiguration gebildet. Ein Stör­ stellengebiet wird im Halbleitersubstrat durch Implantation von Ionen unter einem vorbestimmten Winkel bezüglich der Kristall­ orientierung der einkristallinen Schicht unter Nutzung der Mehrschichtstruktur als Maske gebildet. Im Ergebnis dessen wird effektiv verhindert, daß Ionen stellenweise durch die Gateelek­ trode in den Bereich direkt unterhalb des Gates während der Ionenimplantation hindurchtreten. Durch Implantation von Ionen unter einem vorbestimmten Winkel bezüglich der Kristallorien­ tierung der Kristallkörner kann leicht verhindert werden, daß Ionen direkt unterhalb der Gateelektrode hindurchtreten. Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsdarstellung eines p-Kanal-MOS- Transistors mit einer Gateelektrode entsprechend einer Ausführungsform,
Fig. 2 eine vergrößerte Querschnittsdarstellung zur Er­ klärung des Kristallaufbaus der Gateelektrode nach Fig. 1,
Fig. 3A bis 3E Querschnittsdarstellungen des p-Kanal-MOS-Transi­ stors nach Fig. 1 zur Erklärung des Verfahrens zu seiner Herstellung,
Fig. 4A bis 4D Darstellungen, die die Röntgenbeugung in Abhängig­ keit von der Kristallorientierung einer polykri­ stallinen Siliziumschicht bei veränderter Tempera­ tur während des Schrittes der Bildung einer poly­ kristallinen Schicht durch eines Niederdruck-CVD- Verfahrens zeigen,
Fig. 5 eine Darstellung der Beziehung zwischen den Ionen­ implantationswinkel und der Ionenimplantations­ tiefe bezüglich der (110)-Orientierung der kri­ stallographischen Achse,
Fig. 6 eine Querschnittsdarstellung eines herkömmlichen p-Kanal-MOS-Transistors einer Gateelektrode,
Fig. 7 eine vergrößerte Querschnittsdarstellung zur Er­ klärung des Kristallaufbaus einer Gateelektrode nach Fig. 6 und
Fig. 8A bis 8D Querschnittsdarstellungen des herkömmlichen p-Ka­ nal-MOS-Transistors zur Erklärung des Verfahrens zu seiner Herstellung.
Im folgenden wird eine Ausführungsform unter Bezugnahme auf die Figuren erläutert.
Wie Fig. 1 zeigt, weist ein p-Kanal-MOS-Transistor nach der Ausführungsform ein n-Siliziumsubstrat 1, auf dem n-Silizium­ substrat 1 mit einem vorbestimmten Abstand voneinander gebil­ dete Elementisolations-Oxidschichten 2, p⁺-Störstellengebiete 6, die zwischen den Elementisolations-Oxidschichten 2 mit einem vorbestimmten Abstand voneinander gebildet sind, eine zwischen den p⁺-Störstellengebieten 6 mit einer Gateoxidschicht 3 darunter gebildete polykristalline Siliziumschicht 4 und eine auf der polykristallinen Siliziumschicht 4 gebildete einkristalline Siliziumschicht 5 auf. Die polykristalline Siliziumschicht 4 und die einkristalline Siliziumschicht 5 bilden die Gateelektrode 10 des p-Kanal-MOS-Transistors. Mit anderen Worten weist die Gateelektrode 10 eine Zweischicht­ struktur aus einer polykristallinen Siliziumschicht 4 und einer einkristallinen Siliziumschicht 5 auf.
Aus Fig. 2 ist zu erkennen, daß die Kristallorientierungen der polykristallinen Siliziumschicht 4 und der einkristallinen Siliziumschicht 5 in einer Richtung angeordnet sind. Die polykristalline Siliziumschicht 4 unterscheidet sich daher von einer herkömmlichen Schicht darin, daß die Ebenenorientierung der Kristallkörner längs der (110)-Richtung angeordnet ist. Die auf der polykristallinen Siliziumschicht 4 gebildete einkristalline Siliziumschicht 5 ist so gebildet, daß ihre Kristallebenenorientierung gleich der (110)- Ebenenorientierung der polykristallinen Siliziumschicht 4 ist.
Bei dieser Ausführungsform wird das Kanalbildungs-Phänomen direkt unterhalb der Gateelektrode 10 während der Bildung eines p⁺-Störstellengebietes 6 durch Anordnung der Kristallorien­ tierung der polykristallinen Siliziumschicht 4 und der einkristallinen Siliziumschicht 5, die die Gateelektrode 10 bilden, in einer Ebenenrichtung (110) effektiv verhindert, wie im folgenden erklärt wird. Im Ergebnis dessen werden die Transistorkennlinien (-charakteristiken) eines beispielsweise gebildeten p-Kanal-MOS-Transistors nicht verschlechtert. Durch die auf der polykristallinen Siliziumschicht 4 mit in (110)- Richtung ausgerichteter Kristallebenen-Orientierung der Kristallkörner gebildete einkristalline Siliziumschicht 5 werden Ionen effektiv daran gehindert, durch die bzw. längs der Kristallkorngrenzen hindurchzugehen, was bei einer Einrichtung mit einer auf herkömmliche Weise durch nur eine polykristalline Siliziumschicht gebildeten Gateelektrode auf Schwierigkeiten gestoßen ist.
Im folgenden wird unter Bezugnahme auf die Fig. 3A bis 3E das Herstellungsverfahren erklärt. Wie Fig. 3A zeigt, wird auf einem n-Siliziumsubstrat 1 mittels des LOCOS-Verfahrens zur Isolation einander benachbarter Elemente eine Elementiso­ lations-Oxidschicht 2 gebildet. Auf der Elementisolations- Oxidschicht 2 und dem n-Siliziumsubstrat 1 wird eine Gateoxidschicht 3 gebildet. Wie Fig. 3B zeigt, wird auf der Gateoxidschicht 3 mitttels eines Niederdruck-CVD-Verfahrens unter Dotierung mit Phosphor eine polykristalline Silizium­ schicht 4 gebildet. Vorteilhafte Verfahrensbedingungen dabei sind, ein Umgebungsdruck von 0,1-1,0 Torr, die Wahl von 100%-igem Silan oder 20-30% Silan in Stickstoff als Reaktionsgas und einer Verfahrenstemperatur von 550-620°C. Am günstigsten ist die Wahl eines Drucks von 0,17 Torr, 100% Silan als Reaktionsgas und einer Temperatur von 620°C. Die Bedeutung der Wahl der Temperatur wird weiter unten genauer erklärt. Nach der Bildung der polykristallinen Siliziumschicht 4 wird epitaxial auf der polykristallinen Siliziumschicht 4 eine mit Phosphor dotierte einkristalline Siliziumschicht 5 aufge­ wachsen. Dabei ist es wünschenswert, daß die Temperatur bei 620°C oder darunter liegt. Unter Nutzung eines (nicht gezeigten) Resistmusters als Maske wird durch selektives Ätzen, wie in Fig. 3D gezeigt, ein durch die Gateoxidschicht 3, die polykristalline Siliziumschicht 4 und die einkristalline Siliziumschicht 5 gebildetes Gate-Muster erzeugt. Die Gateelektrode wird durch die polykristalline Siliziumschicht 4 und die einkristalline Siliziumschicht 5 mit gleicher Kristallorientierung gebildet. Wie Fig. 3E zeigt, werden B⁺- Ionen 7 unter Nutzung der Gatelektrode 10 aus der polykristallinen Siliziumschicht 4 und der einkristallinen Siliziumschicht 5 als Maske implantiert. Damit werden auf selbstausrichtende Weise p⁺-Störstellengebiete 6 gebildet. Dieses Vorgehen unterscheidet sich vom herkömmlichen darin, daß die Kristallorientierung der polykristallinen Siliziumschicht wohldefiniert ist. Die einkristalline Siliziumschicht 5 mit gleicher Kristallebenenorientierung wie die polykristalline Siliziumschicht 4 wird epitaxial aufgewachsen. Wenn auf die oben beschriebene Weise eine eine einkristalline Silizium­ schicht 5 aufweisende Gateelektrode gebildet wird, ist der Winkel, unter dem während der B⁺-Ionenimplantation das Kanalbildungs-Phänomen unterdrückt werden kann, für alle Bereiche der Gateelektrode derselbe. Das heißt, es ist leicht, die B⁺-Ionen daran zu hindern, in den Bereich direkt unterhalb der Gateelekktrode 10 hindurchzutreten, indem der Implanta­ tionswinkel der B⁺-Ionen entsprechend eingestellt wird. Desweiteren kann dadurch, daß es innerhalb der einkristallinen Siliziumschicht 5 keine Korngrenzen gibt, das Hindurchtreten von Ionen an den Korngrenzen, das zu beobachten ist, wenn eine Gateelektrode nur aus einer polykristallinen Siliziumschicht gebildet ist, verhindert werden.
Die Bildung einer einkristallinen Siliziumschicht 5 auf der polykristallinen Siliziumschicht 4 erfordert, daß die Kristallorientierungen der Kristallkörner der polykristallinen Siliziumschicht 4 in eine vorbestimmte Richtung ausgerichtet sind. Daher muß die polykristalline Siliziumschicht 4 in einem Temperaturbereich von 550-620°C gebildet werden.
Der Einfluß der Temperatur auf die Anordnung der Kristallorien­ tierungen in der polykristallinen Siliziumschicht 4 in einer definierten Richtung wird im folgenden unter Bezugnahme auf die Fig. 4A-4D erklärt. Fig. 4A ist eine Darstellung, die die Kristallorientierung angibt, wenn die polykristalline Siliziumschicht 4 bei einer CVD-Temperatur von 660°C gebildet wird. Aus der graphischen Darstellung ist zu erkennen, daß das Peak der Ebenen-Orientierung (100) die Kristallorientierung des n-Siliziumsubstrates 1 darstellt. Die Peaks der Ebenen- Orientierungen (111) und (110) geben die Kristallorientierungen der polykristallinen Siliziumschicht 4 an. Mit anderen Worten hat die polykristalline Siliziumschicht 4 zwei unterschiedliche Ebenenorientierungen (110) und (111), wenn sie bei einer CVD- Temperatur von 660°C gebildet wird. Dies bedeutet, daß es schwierig ist, die Kristallorientierungen in der polykristal­ linen Siliziumschicht 4 bei einer CVD-Temperatur von 660°C in eine definierte Richtung auszurichten. Fig. 4B zeigt den Fall, daß die polykristalline Siliziumschicht 4 bei einer CVD- Temperatur von 640°C gebildet wird. Aus der graphischen Darstellung ist zu ersehen, daß die Ebenen-Orientierung (111) der polykristallinen Siliziumschicht 4 - obgleich abgeschwächt - noch vorhanden ist. Es ist daher auch bei einer CVD- Temperatur von 640°C schwierig, die Kristallorientierungen in der polykristallinen Siliziumschicht 4 in eine definierte Richtung auszurichten. Fig. 4C zeigt den Fall, daß die polykristalline Siliziumschicht 4 bei einer CVD-Temperatur von 620°C gebildet wird. Wenn man die Ebenen-Orientierungen (111) und (110) der polykristallinen Siliziumschicht 4 betrachtet, ist das zur Orientierung (111) gehörende Peak im wesentlichen verschwunden. Dies bedeutet, daß die polykristalline Siliziumschicht 4, wenn sie bei einer CVD-Temperatur von 620°C gebildet wird, nur das Peak der Ebenen-Orientierung (110) zeigt. Bei Absenken der Temperatur während der CVD bleibt nur das der Ebenen-Orientierung (110) entsprechende Peak übrig, wenn die Temperatur von 620°C erreicht ist. Dies ist so zu deuten, daß die Kristallorientierungen der Kristallkörner der polykristallinen Siliziumschicht 4 in Richtung der Ebenen- Orientierung (110) ausgerichtet sind. Fig. 4D zeigt den Fall, daß die CVD-Temperatur weiter auf 540°C abgesenkt wird. Aus der Darstellung ist zu erkennen, daß nur die Ebenen-Orientierung (100) der Kristallkörner des n-Siliziumsubstrates 1 übrig bleibt. Dies bedeutet, daß die polykristalline Siliziumschicht 4 amorph ist. Eine Temperatur oberhalb von etwa 550°C ist zum Anordnen der Kristallrichtungen der polykristallinen Silizium­ schicht 4 in einer vorbestimmten Richtung wünschenswert. Es ist daher erforderlich, die polykristalline Siliziumschicht 4 bei einer CVD-Temperatur von 550-620°C zu bilden, um eine Anordnung der Kristallorientierungen in einer definierten Richtung zu bewirken. Die weiteren Verfahrensbedingungen neben der Temperatur sind ein Druck von 0,1-1,0 Torr und die Ver­ wendung von 100%-igem Silan oder 20-30% Silan in Stickstoff als Reaktionsgas, wie oben bereits erwähnt. Nach der Bildung der polykristallinen Siliziumschicht 4 mit in einer definierten Richtung angeordneten Kristallorientierungen unter den oben beschriebenen Bedingungen kann durch epitaxiales Aufwachsen mit der polykristallinen Siliziumschicht 4 als Keim eine einkri­ stalline Siliziumschicht mit gleicher Kristallorientierung ge­ bildet werden.
Unter den oben beschriebenen Bedingungen werden eine polykri­ stalline Siliziumschicht 4 und eine einkristalline Silizium­ schicht 5 gleicher Ebenen-Ausrichtung in (110)-Richtung gebildet. Bei Nutzung einer Gateelektrode 10 der Ebenen­ Orientierung (110) als Maske ist es wünschenswert, daß der Winkel der Ionenimplantation etwa 8° beträgt. Die Darstellung nach Fig. 5 ist dem Kapitel 5, 5.3, Fig. 5.8 in MOS LSI Manufacturing Technology, Nikkei Mc Graw-Hill, zu entnehmen. Aus Fig. 5 ist zu erkennen, daß die Ionenimplantationstiefe den kleinsten Wert annimmt, wenn unter einem Winkel von 8° bezüglich der Orientierungsachse implantiert wird, wenn die Kristallorientierung bei der Ebenen-Orientierung (110) liegt. Dies bedeutet, daß das Kanalbildungs-Phänomen weniger leicht vorkommt, wenn Ionen unter einem Winkel von 8° bezüglich der Achsenrichtung der kristallographischen Achse implantiert werden.
Wie oben beschrieben, ist die Gateelektrode durch die polykristalline Siliziumschicht 4 mit in einer definierten Richtung angeordneten Kristallorientierungen und einer einkristallinen Siliziumschicht 5 mit gleicher Kristall­ orientierung wie die polykristalline Siliziumschicht 4 bei der vorliegenden Ausführung gebildet. Dieser Aufbau verhindert, daß Ionen in den Bereich direkt unterhalb der Gateelektrode (10) hindurchtreten (das Kanalbildungs-Phänomen) wenn unter Nutzung der Gateelektrode 10 als Maske eine Ionenimplantation vorgenommen wird. Da es in der einkristallinen Siliziumschicht 5 keine Korngrenzen gibt, kann das Hindurchtreten von Ionen an den Korngrenzen vollständig verhindert werden. Im Ergebnis dessen unterliegen die Transistorcharakteristiken des fertig­ gestellten Transistors keiner Verschlechterung. Es ist auch möglich, ein Anwachsen des Leckstromes zu verhindern und die Erzeugung von Funktionsfehlern zu verringern, was jeweils Probleme der gesamten Halbleitereinrichtung waren.
Die Erfindung ist nicht auf die dargestellte Ausführungsform, die eine Anwendung auf einen p-Kanal-MOS-Transistor darstellt, beschränkt, sondern kann auch auf einen n-Kanal-MOS-Transistor angewendet werden. Obgleich die Ausführungsform anhand dessen beschrieben wurde, daß die Kristallorientierung der Kristallkörner der polykristallinen Siliziumschicht 4 in der Ebenenrichtung (100) ausgerichtet wird, ist die Erfindung nicht auf die Ausrichtung in der (110) Richtung beschränkt, sondern die Kristallorientierung kann auch nach der (111)- Ebenenrichtung erfolgen. Dabei sollte die Temperatur beim Niederdruck-CVD-Verfahren so eingestellt werden, daß die Kristallorientierung in die (111)-Ebenenrichtung erfolgt. Die Erfindung ist nicht auf die vorliegende Ausführungsform, bei der ein Implantationswinkel von 8° bezüglich der kristallographischen Achsenorientierung der einkristallinen Siliziumschicht 5 eingehalten wird, beschränkt. Es ist jeder beliebige andere Winkel bezüglich der Kristallorientierung der gebildeten einkristallinen Siliziumschicht, bei dem das Kanal­ bildungsphänomen verhindert werden kann, wählbar.
Eine dem Konzept der vorliegenden Erfindung folgende Halblei­ tereinrichtung weist eine Ausführung der Gateelektrode als Mehrschichtstruktur mit einer polykristallinen Schicht und einer einkristallinen Schicht zur effektiven Verhinderung des Kanalbildungs-Phänomens durch die einkristalline Schicht auf. Damit unterliegen die Transistorkennlinien(-charakteristiken) keiner Verschlechterung infolge der Bildung von Störstel­ lengebieten durch lonenimplantation unter Nutzung der Gate­ elektrode als Maske.
Eine Halbleitereinrichtung entsprechend einem weiteren Aspekt der Erfindung enthält eine aus einer polykristallinen Schicht mit einer Kristallorientierung der Kristallkörner in einer vorbestimmten Richtung auf einer Isolierschicht auf einem Halbleitersubstrat und einer einkristallinen Schicht auf der polykristallinen Schicht gebildete Gateelektrode, wobei die Kristallorientierung der einkristallinen Schicht gleich der der polykristallinen Schicht ist. Durch Implantation von Ionen unter einem vorbestimmmten Winkel bezüglich der Kristallorien­ tierung der einkristallinen Schicht können die Ionen effektiv daran gehindert werden, stellenweise durch die Gateelektrode hindurchzutreten und in den Bereich direkt darunter implantiert zu werden. Da es weiterhin keine Korngrenzen in der einkri­ stallinen Schicht gibt, können die Ionen effektiv daran gehindert werden, an den Korngrenzen hindurchzutreten, was in dem Falle vorkommt, daß die Gateelektrode allein aus einer polykristallinen Schicht gebildet ist. Damit wird eine Halblei­ tereinrichtung bereitgestellt, deren Transistorcharak­ teristiken keiner Verschlechterung unterliegen, indem das Kanalbildungs-Phänomen bei der Bildung eines Störstellen­ gebietes durch Ionenimplantation unter Nutzung einer Gate­ elektrode als Maske effektiv bekämpft wird.
Gemäß einem weiteren Aspekt der Erfindung weist ein Verfahren zur Herstellung einer Halbleitereinrichtung einen Schritt des Bildens einer polykristallinen Schicht auf einem Halbleiter­ substrat derart auf, daß die Kristallorientierungen der Kristallkörner in eine vorbestimmmte Richtung ausgerichtet sind. Auf dieser Kristallschicht wird eine einkristalline Schicht derart gebildet, daß die Kristallorientierung der einkristallinen Schicht gleich der der polykristallinen Schicht ist. Durch Mustern der polykristallinen Schicht und der einkristallinen Schicht wird ein Mehrschicht-Muster einer vorbestimmten Konfiguration gebildet. Unter Nutzung des Mehrschicht-Musters als Maske wird durch Ionenimplantation unter einem vorbestimmten Winkel bezüglich der Kristall­ orientierung der einkristallinen Schicht im Halbleitersubstrat ein Störstellengebiet gebildet. Damit wird ein Verfahren zur Herstellung einer Halbleitereinrichtung mit nicht verschlech­ terten Transistorcharakteristiken bereitgestellt, bei dem bei der Bildung eines Störstellengebietes durch Ionenimplantation unter Nuzung der Gateelektrode als Maske das Kanalbildungs- Phänomen wirksam bekämpft wird. Das Herstellungsverfahren wird nicht komplizierter, da das Hindurchtreten von Ionen in den Bereich direkt unterhalb der Gateelektrode durch Implantation der Ionen unter einem vorbestimmten Winkel bezüglich der Kristallorientierung der Kristallschicht leicht verhindert werden kann.

Claims (14)

1. Halbleitereinrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps,
einem Paar von Störstellengebieten (6) eines zweiten Leitungs­ typs, die im Halbleitersubstrat (1) des ersten Leitungstyps mit einem vorbestimmten Abstand voneinander gebildet sind, und
einer zwischen dem Paar von Störstellengebieten (6) über dem Halbleitersubstrat (1) mit einer Isolatorschicht (3) darunter gebildeten Gateelektrode (10), dadurch gekennzeichnet, daß die Gateelektrode eine Mehrschichtstruktur (10) aus einer polykristallinen Schicht (4) und einer einkristallinen Schicht (5) aufweist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die polykristalline Schicht eine polykristalline Siliziumschicht (4) und die einkristalline Schicht eine einkri­ stalline Siliziumschicht (5) ist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die auf der Isolatorschicht (3) auf dem Halbleitersubstrat (1) gebildete polykristalline Schicht (4) eine in einer vorbestimmten Richtung angeordnete Kristall­ orientierung der Kristallkörner aufweist und daß die auf der polykristallinen Schicht (4) gebildete einkristalline Schicht (5) die gleiche Kristallorientierung wie die polykristalline Schicht aufweist.
4. Halbleitereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Kristallorientierung der polykristallinen Siliziumschicht (4) und der einkristallinen Siliziumschicht (5) die in (110)-Ebenenrichtung ist.
5. Halbleitereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Kristallorientierung der polykristallinen Siliziumschicht (4) und der einkristallinen Siliziumschicht (5) die (111)-Ebenenrichtung ist.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Gateelektrode (10) und das Paar von Störstellengebieten (6) einen MOS-Transistor bilden.
7. Halbleitereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht eine polykristalline CVD-Siliziumschicht (4) aufweist.
8. Halbleitereinrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die einkristalline Siliziumschicht eine epitaxiale einkristalline Siliziumschicht (5) aufweist.
9. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer polykristallinen Schicht (4) auf einem Halbleiter­ substrat (1) derart, daß die Kristallorientierungen ihrer Kristallkörner in einer vorbestimmten Richtung ausgerichtet sind,
Bilden einer einkristallinen Schicht (5) auf der polykri­ stallinen Schicht (4) derart, daß ihre Kristallorientierung gleich der der polykristallinen Schicht ist,
Bilden eines mehrschichtigen Musters (10) einer vorbestimmten Konfiguration durch Mustern der polykristallinen Schicht (4) und der einkristallinen Schicht (5) und
Bilden eines Störstellengebietes (6) im Halbleitersubstrat (1) durch Ionenimplantation (7) unter einem vorbestimmten Winkel bezüglich der Kristallorientierung der einkristallinen Schicht (5) unter Nutzung des mehrschichtigen Musters als Maske.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Bildens der polykristallinen Schicht den Schritt des Bildens einer polykristallinen Siliziumschicht (4) und der Schritt des Bildens der einkristallinen Schicht den Schritt des Bildens einer einkristallinen Siliziumschicht (5) umfaßt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt des Bildens der polykristallinen Siliziumschicht (4) den Schritt des Bildens einer polykristallinen Siliziumschicht durch ein CVD-Verfahren umfaßt.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des Bildens der polykristallinen Siliziumschicht einen Schritt des Bildens einer polykristallinen Siliziumschicht (4) unter Nutzung eines Gases vom Silantyp als Reaktionsgas unter einem Druck von 0,1-1,0 Torr und einer Temperatur von 550°C- 620°C umfaßt.
13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß der Schritt des Bildens der einkristallinen Siliziumschicht den Schritt des Bildens einer einkristallinen Siliziumschicht (5) durch epitaxiales Aufwachsen umfaßt.
14. Verfahren nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß der Schritt des Bildens des Störstellen­ gebietes den Schritt des Bildens eines Störstellengebietes (6) auf dem Halbleitersubstrat durch Ionenimplantation unter einem Winkel von 7°-45° bezüglich der kristallographischen Achse der einkristallinen Schicht umfaßt, wobei die Kristallorientie­ rung der einkristallinen Schicht die (110)-Ebenenrichtung ist.
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