DE4138061C2 - Halbleiterspeichereinheit - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinheit nach dem Oberbegriff des Anspruches 1, beispielsweise eine Speicherkarte oder ein sogenanntes Memory Pack.

Fig. 9 zeigt den Aufbau einer bekannten tragbaren Halblei­ terspeichereinheit. Diese Speichereinheit umfaßt ein stati­ sches RAM 1 und einen nichtflüchtigen Speicher 4. Die Spei­ chereinheit ist mit einer nicht dargestellten Anschlußein­ heit oder allgemein einem Terminal verbunden. Wenn von der Anschlußeinheit elektrische Energie (Strom, Spannung) einer externen Eingangsenergieleitung 13 zugeführt wird und die Spannung auf dieser externen Leitung 13 einen bestimmten Schwellenwert übersteigt, schaltet eine Energiesteuerung 6 die Leitung 13 mit einer internen Energieleitung 14 zusammen und liefert gleichzeitig ein back-up-Signal von hohem logi­ schen Pegel an einen Decoder 70, um diesen in Betriebszustand zu versetzen. In diesem Zustand kann die Anschlußeinheit Lese- und Schreibvorgänge des statischen RAM 1 oder des nichtflüchti­ gen Speichers 4 über einen Adreßbus 16, eine Ausgangs-Si­ gnalleitung 17 eine Schreibsignalleitung 18, eine Chipauswahlsignalleitung 19 und einen Datenbus 20 durchführen. Die Auswahl zwischen dem statischen RAM 1 und dem nichtflüchtigen Speicher 4 erfolgt über den Decoder 70 unter Verwendung einer Chipauswahl-Adreßsignalleitung 12, welche von dem Adreßbus 16 abzweigt. Der Decoder 70 weist gewöhnlich einen handelsüblichen Adreß-Decoder auf, bei­ spielsweise das Modell HC 138P.

In einem Standby-Modus, in dem keine Energie von der An­ schlußeinheit zugeführt wird, kann die Spannung auf der ex­ ternen Eingangsleitung 13 den vorbestimmten Schwellenwert nicht erreichen, so daß die Steuerung 6 in einen abgeschal­ teten Zustand gebracht wird. In diesem Zustand wird Energie der internen Leitung über eine Rückwärtsstrom-Blockierdiode 27 und einen strombegrenzenden Widerstand 28 von einer Bat­ terie 29 zugeführt. Die zuletzt genannten drei Elemente sind in dem Speicherelement eingebaut. In dem statischen RAM 1 abgespeicherte Daten werden hierdurch erhalten. Zu dieser Zeit wird ein back-up-Signal mit hohem logischen Pegel von der Steuerung 6 dem Decoder 70 zugeführt. Der Decoder 70 wird hierdurch in einem betriebsunfähigen Zustand gehalten, so daß sowohl eine interne Chip-enable-Signallei­ tung 24 als auch eine Chip-Auswahl-Signalleitung 26 für den nichtflüchtigen Speicher auf hohem logischen Pegel gehalten sind, um einen Zugriff zu dem statischen RAM 1 und dem nichtflüchtigen Speicher 4 zu unterbinden. Die in dem nicht­ flüchtigen Speicher 4 abgespeicherten Daten bleiben die gleichen unabhängig vom logischen Pegel auf der Leitung 26.

Da bei der herkömmlichen Speichereinheit gemäß Fig. 9 der Leistungseingang des nichtflüchtigen Speichers 4 mit der in­ ternen Energieleitung 14 und mit dem statischen RAM 1 ver­ bunden ist, wird von dem nichtflüchtigen Speicher 4 benötigte Leistung von der Batterie 29 über die interne Lei­ tung 14 in einem Standby-Modus zugeführt, bei dem keine Energie von der Anschlußeinheit an die externe Energieleitung 13 ge­ liefert wird.

Allgemein ist der von dem nichtflüchti­ gen Speicher 4 verbrauchte Strom ein- bis zweimal größer als der von dem statischen RAM 1 verbrauchte Strom. Die Le­ bensdauer der Batterie 29 wird daher durch den von dem nichtflüchtigen Speicher 4 verbrauchten Strom erheblich ver­ kürzt. Dies wiederum führt zu dem Problem, daß die Datenhal­ tezeit des statischen RAM 1 erheblich verkürzt wird.

Wenn weiterhin der Energieeingang des nichtflüchtigen Spei­ chers 4 mit der externen Energieleitung 13 für eine verlän­ gerte Lebensdauer der Batterie 29 verbunden ist, ergibt sich das folgende Problem: Die Chip-Auswahlsignalleitung 26 wird in dem Standby-Modus auf logisch "H" gehalten, was einen Stromfluß in die externe Leitung 13 über eine eingangssei­ tige Diode 4a des nichtflüchtigen Speichers 4 bewirkt, wie in Fig. 10 dargestellt. Dies hat zur Konsequenz, daß der auf der Chip-Auswahlsignalleitung 26 fließende Strom auf einen abnormalen Wert ansteigt. Im Ergebnis wird ein normaler Be­ trieb des Decoders 70 nicht mehr garantierbar, was zu der Gefahr führt, daß die Lebensdauer der Batterie 29 stark ver­ kürzt wird und/oder daß im statischen RAM 1 abgespeicherte Daten verlorengehen.

Da zusätzlich das statische RAM 1 direkt nach außen hin an­ geschlossen ist, sind die Eingänge und Ausgänge des stati­ schen RAM 1 in einem sogenannten potentialungebundenen Zustand (Floating-Zustand). Dies führt zu der weiteren Gefahr, daß externes Störrauschen ge­ speicherte Daten überlagert, zerstört oder verändert, oder daß das statische RAM 1 selbst beschädigt oder zerstört wird.

Aus der EP 0 391 603 A1 ist eine dem Oberbegriff des Patentanspruchs 1 entstehende Halbleiterspeichereinheit in Form einer tragbaren Informationsspeicherkarte bekannt, die mit einer Spannungserfassungsschaltung zum Erfassen einer extern an die Informationsspeicherkarte angelegten Versorgungsspannung versehen ist. Weiterhin ist eine interne Spannungsquelle zur Unterstützung nicht-flüchtiger Halbleiterspeicher bei fehlender externer Versorgungsspannung vorhanden. Die Spannungsdetektorschaltung schaltet bei Erfassung des Vorhandenseins externer Versorgungsspannung auf die Stromversorgung durch die externe Spannungsquelle um, während ansonsten die Stromversorgung durch die interne Spannungsquelle sichergestellt wird. Die Spannungsdetektorschaltung ist weiterhin über einen Ausgang mit einem Adreßdekodierer und einem Steueranschluß eines Puffers für einen Kartenaktivierungseingang verbunden, so daß die Spannungs­ detektorschaltung den Adreßdekodierer und den Puffer für den Kartenaktivierungseingang nur dann aktiviert, wenn die externe Versorgungsspannung bereitgestellt ist. Der Ausgangsanschluß des Puffers des Kartenaktivierungseingangs ist nicht mit einem internen Eingabe-Bus oder Eingabe-/ Ausgabe-Bus für die Halbleiterspeicher verbunden, sondern lediglich an den Adreßkodierer angeschlossen.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinheit so auszubilden, daß sie geringen Strombedarf im Standby-Modus benötigt und gute Betriebszuverlässigkeit besitzt.

Die Lösung dieser Aufgabe erfolgt durch die im Anspruch 1 angegebenen Merkmale.

Wenn bei dem Eingangspufferschaltkreis gemäß der vorliegen­ den Erfindung der Spannungspegel der ersten En­ ergieeingangsleitung unter einem Schwellenwert liegt, trennt eine Energie­ abschaltvorrichtung die erste Energiezufuhrleitung ab und eine Impedanzabsenkvorrichtung senkt die Impedanz eines Eingabe-Busses und/oder Eingabe-/Ausgabe-Busses für den Halbleiter­ speicher ab.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.

Es zeigt:

Fig. 1 ein Blockschaltbild einer tragbaren Halbleiterspei­ chereinheit gemäß einer Ausführungsform der vorlie­ genden Erfindung;

Fig. 2 den Schaltkreisaufbau eines Eingangspufferschalt­ kreises in der Speichereinheit von Fig. 1;

Fig. 3 den Schaltkreis eines Eingabe-/Ausgabe-Puffer­ schaltkreises in der Speichereinheit von Fig. 1;

Fig. 4 den Schaltkreisaufbau eines Decoders in der Spei­ chereinheit von Fig. 1;

Fig. 5 den Schaltkreisaufbau einer Abwandlung eines Ener­ gie-Abschaltschaltkreises in dem Eingangspuffer­ schaltkreis;

Fig. 6 den Schaltkreisaufbau einer Abwandlung eines Impe­ danzabsenkschaltkreises in dem Eingangspuffer­ schaltkreis;

Fig. 7 den Schaltkreisaufbau einer Abwandlung des Impe­ danzabsenkschaltkreises in dem Eingabe-/Ausgabe- Pufferschaltkreis;

Fig. 8 ein Blockschaltbild einer tragbaren Halbleiterspei­ chereinheit gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;

Fig. 9 ein Blockdiagramm einer bekannten tragbaren Halblei­ terspeichereinheit; und

Fig. 10 den Schaltkreisaufbau eines Eingabeabschnittes des nichtflüchtigen Speichers in der Speicher­ einheit von Fig. 9.

Gemäß Fig. 1 weist eine tragbare Halbleiterspeichereinheit gemäß einer Ausführungsform der vorliegenden Erfindung eine externe Energieeingangsleitung 13, sowie eine interne Ener­ gieleitung 14 auf, welche mit der externen Leitung 13 über einen Energiesteuerschaltkreis 6 verbunden ist. Ein stati­ sches RAM 1 ist mit der internen Leitung 14 verbunden und ein nichtflüchtiger Speicher 4 ist mit der externen Energieein­ gangsleitung 13 verbunden. In Verbindung mit dem statischen RAM 1 und dem nichtflüchtigen Speicher 4 befindet sich ein Eingabe- Bus, der im wesentlichen aus einem Adreßbus 16, einer Aus­ gabesperr-Signalleitung 17 und einer Schreibsperr-Signal­ leitung 18 unter Zwischenschaltung eines Eingangspufferschaltkrei­ ses 2 besteht, sowie ein Datenbus 20, der als Ein­ gabe-/Ausgabe-Bus dient, wobei ein Eingabe-/Ausgabe-Puf­ ferschaltkreis 3 zwischengeschaltet ist. Der Pufferschalt­ kreis 2 besteht seinerseits aus einem unidirektionalen Puf­ ferschaltkreis 7, der mit der externen Energieeingangsleitung 13 verbunden ist, sowie aus einer Impedanzabsenkvorrichtung in Form eines Impedanz-Absenkschaltkreises 8, der mit der internen Energieleitung 14 verbunden ist. Der Pufferschaltkreis 3 besteht aus einem bidirektionalen Puf­ ferschaltkreis 9, der mit der externen Energieeingangsleitung 13 verbunden ist, sowie aus einem Impedanzabsenkschaltkreis 10, der mit der internen Energieleitung 14 verbunden ist.

Ein Decoder 5 ist mit einer Chipauswahl-Adreßsignalleitung 12, welche von dem Adreßbus 16 abzweigt, sowie mit einer Chipauswahl-Signalleitung 19 verbunden. Der Decoder 5 ist sowohl mit dem statischen RAM 1 als auch dem nichtflüchtigen Speicher 4 über eine interne Enable-Signalleitung 24 bzw. eine Chipauswahl-Signalleitung 26 verbunden.

Eine interne Ausgangs-Enable-Signalleitung 22, welche den Eingangspufferschaltkreis 2 mit dem RAM 1 und dem nicht­ flüchtigen Speicher 4 verbindet, und die Signalleitung 19 stehen mit dem bidirektionalen Pufferschaltkreis 9 des Eingabe-/Ausgabe-Pufferschaltkreises 3 in Verbindung.

Eine Back-up-Signalleitung 15 führt von dem Steuerschalt­ kreis 6 zu dem Impedanzabsenkschaltkreis 8 des Pufferschalt­ kreises 2, zu dem Impedanzabsenkschaltkreis 10 des Puffer­ schaltkreises 3 und zu dem Decoder 5. Weiterhin ist eine Batterie 29 mit der internen Energieleitung 14 über eine Rückwärtsstrom-Sperrdiode 27 und einen strombegrenzenden Wi­ derstand 28 verbunden.

Nachfolgend wird der innere Aufbau des Eingangspuffer­ schaltkreises 2 anhand von Fig. 2 näher erläutert. In dem unidirektionalen Pufferschaltkreis 7 steht eine Mehrzahl von unidirektionalen Puffern 32a, 32b,... jeweils mit entspre­ chenden Anschlüssen 35a, 35b,... in Verbindung, welche wie­ derum mit dem Adreßbus 16, der Signalleitung 17 und der Si­ gnalleitung 18 verbunden sind, welche zusammen den Eingabe­ bus bilden. Die externe Energieeingangsleitung 13 steht als erste Energiezufuhrleitung mit den unidirektionalen Puffern 32a, 32b,... über einen Energieabschaltschaltkreis 31 in Verbindung. Weiterhin ist die externe Energieeingangsleitung 13 an einen Torsteueranschluß des Abschaltschaltkreises 31 an­ geschlossen. Wenn eine Spannung eines bestimmten Pegels an der externen Energieeingangsleitung 13 anliegt, wird der Ab­ schaltschaltkreis 31 in den leitfähigen Zustand gebracht, um die Energie an die unidirektionalen Puffer 32a, 32b,... zu führen. Wenn andererseits keine Spannung an der externen En­ ergieeingangsleitung 13 anliegt, ist der Abschaltschaltkreis 31 in gesperrtem Zustand, so daß die Impedanz des unidirek­ tionalen Pufferschaltkreises 7 von der Seite des Eingabe­ busses her einen sehr hohen Wert annimmt. Mit den Bezugszei­ chen 34a und 34b sind in Fig. 2 Pull-up-Widerstände bezeich­ net, welche an der externen Energieeingangsleitung 13 ange­ schlossen sind.

Gemäß Fig. 2 sind in dem Impedanzabsenkschaltkreis 8 eine Mehrzahl von unidirektionalen Puffern 33a, 33b,... mit drei Schaltzuständen vorgesehen, welche an den Ausgängen der je­ weiligen unidirektionalen Puffer 32a, 32b,... in dem Puffer­ schaltkreis 7 angeschlossen sind. Die interne Energieleitung 14 ist als zweite Energieversorgungsleitung an die Puffer 33a, 33b,... angeschlossen, während die Back-up-Signallei­ tung 15 von dem Steuerschaltkreis 6 an die jeweiligen Gat­ teranschlüsse der Puffer 33a, 33b,... angeschlossen ist.

Es sei festgehalten, daß in Fig. 2 aus Gründen einer mög­ lichst kurzen und übersichtlichen Darstellung nur zwei An­ schlüsse 35a und 35b dargestellt sind; gleiches trifft auf die Puffer 32, 33 und die Widerstände 34 zu.

Fig. 3 zeigt den internen Aufbau des Eingabe-/Ausgabe-Puf­ ferschaltkreises 3. In dem bidirektionalen Pufferschaltkreis 9 sind Inverter 52a und 52b mit der Chipauswahl-Signallei­ tung 19 bzw. der Signalleitung 22 verbunden, wobei letz­ tere ebenfalls zwischen dem Eingangspufferschaltkreis 2 und dem statischen RAM 1 verläuft. Weiterhin ist ein Inverter 52c dem Inverter 52b nachgeschaltet, ein NAND-Schaltkreis 53a (Nicht-UND) ist mit den Invertern 52a und 52c verbunden und ein NAND-Schaltkreis 53b ist mit den Invertern 52a und 52b in Verbindung. Bussteuer-Signalleitungen 57 und 58 stehen über Inverter 52d und 52e mit den NAND-Schaltkreisen 53a und 53b in Verbindung.

Nicht-Inverter 51a und 51d mit drei Schaltzuständen sind mit der Signalleitung 57 in Verbindung und Nicht-Inverter 51b und 51c mit drei Schaltzuständen sind mit der Signalleitung 57 in Verbindung. Diese Nicht-Inverter 51a bis 51d bilden zusammen einen einzelnen bidirektionalen Puffer mit einem Paar von Anschlüssen A und B, wobei der Puffer in eine Si­ gnalleitung des Datenbusses 20 eingesetzt ist. Obwohl meh­ rere andere bidirektionale Puffer ebenfalls an die Bus­ steuer-Signalleitungen 57 und 58 angeschlossen und in den entsprechenden Signalleitungen des Datenbusses 20 mit ent­ sprechenden Anschlußpaaren ähnlich den Anschlüssen A und B vorgesehen sind, sind diese in Fig. 3 aus Gründen der Über­ sichtlichkeit nicht dargestellt.

Die externe Energieeingangsleitung 13 ist als erste Energie­ zufuhrleitung an die entsprechenden Elemente der Nicht-In­ verter 51a bis 51d, die Inverter 52a bis 52e und die NAND- Schaltkreise 53a und 53b über einen Energie-Abschaltschalt­ kreis 50 angeschlossen. Wie im Falle des Abschaltschaltkrei­ ses 31 im Eingangspufferschaltkreis 2 wird, wenn ein be­ stimmter Spannungspegel auf der externen Energieeingangslei­ tung 13 anliegt, der Abschaltschaltkreis 50 leitfähig ge­ schaltet, um die Energie allen erwähnten Elementen zufüh­ ren zu können.

In dem Impedanzabsenkschaltkreis 10 ist ein Nicht-Inverter 51e mit drei Schaltzuständen an dem Anschluß A vorgesehen. Weiterhin ist ein Ausgang eines Inverters 59 mit drei Schaltzuständen an der Back-up-Signalleitung 15 von dem Steuerschaltkreis 6 kommend an einem Gatteranschluß des Nicht-Inverters 51e angeschlossen. Durch die interne Ener­ gieversorgungsleitung 14 als zweite Energieversorgungslei­ tung wird die Energie diesen Bauelementen 51e und 59 zu­ geführt. Es sei festgehalten, daß in der Darstellung gemäß der Fig. 3 der Nicht-Inverter 51e mit dem Anschluß A verbunden; weitere Nicht-Inverter sind jeweils an die entsprechende Mehrzahl von anderen Anschlüssen entsprechend dem Anschluß A angeschlossen.

Fig. 4 zeigt den internen Aufbau des Decoders 5. Der Decoder 5 weist Invertierer 41a und 41b auf, welche hintereinander­ geschaltet in der Chipauswahl-Adreßsignalleitung 12 liegen, welche von dem Adreßbus 16 abzweigt. Ein Ausgang des Inver­ ters 41b und die Chipauswahl-Signalleitung 19 sind über einen ODER-Schaltkreis 42a an die interne Chip-Enable-Si­ gnalleitung 24 angeschlossen, während ein Ausgang des Inver­ ters 41a und die Chipauswahl-Signalleitung 19 über einen ODER-Schaltkreis 42b an die Chipauswahl-Signalleitung 26 für den nichtflüchtigen Speicher angeschlossen sind.

An den Invertern 41a und 41b und den ODER-Schaltkreis 42b ist über einen Energie-Abschaltschaltkreis 40 die externe Eingangsenergieleitung 13 angeschlossen. Ähnlich wie der Ab­ schaltschaltkreis 31 in dem Pufferschaltkreis 2 und der Abschaltschaltkreis 50 in dem Pufferschaltkreis 3 wird, wenn eine Spannung eines bestimmten Pegels auf der Eingangsener­ gieleitung 13 anliegt, der Abschaltschaltkreis 40 leitfähig, um Energie den Invertierern 41a, 41b und dem ODER-Schalt­ kreis 42b zuzuführen.

Weiterhin ist die interne Energieleitung 14 mit dem ODER- Schaltkreis 42a verbunden und die Back-up-Signalleitung 15 von dem Steuerschaltkreis 6 ist mit dem Gatteranschluß des ODER-Schaltkreises 42a verbunden. Mit dem Bezugszeichen 61c ist ein Pull-up-Widerstand bezeichnet.

Der Abschaltschaltkreis 31 des Pufferschaltkreises 2 und der Abschaltschaltkreis 50 des Pufferschaltkreises 3 bilden zu­ sammen eine Energieabschaltvorrichtung, während der Impe­ danzabsenkschaltkreis 8 des Pufferschaltkreises 2 und der Impedanzabsenkschaltkreis 10 des Pufferschaltkreises 3 zu­ sammen eine Impedanzabsenkvorrichtung bilden.

Für die Abschaltschaltkreise 31, 40 und 50 können beispiels­ weise Analogschalter verwendet werden.

Die Arbeitsweise dieser Ausführungsform wird nachfolgend er­ läutert. Wenn nach Verbindung der Speichereinheit gemäß Fig. 1 mit einer in der Zeichnung nicht dargestellten Terminaleinheit von dieser Spannung der externen Energieeingangsleitung 13 zugeführt wird und die Spannung auf dieser Energieeingangsleitung 13 einen bestimmten Schwellenwert übersteigt, schließt die Steuerung 6 die externe Energieeingangslei­ tung 13 an die interne Energieleitung 14 an und liefert gleichzeitig ein Back-up-Signal von hohem logischen Pegel an den Decoder 5 und die Impedanzabsenkschaltkreise 8 und 10 über die Back-up-Signalleitung 15.

Der Abschaltschaltkreis 31 in dem Eingangspufferschaltkreis 2 gemäß Fig. 2 wird hierdurch in leitfähigen Zustand ge­ bracht, um die elektrische Energie oder Leistung an die uni­ direktionalen Puffer 32a und 32b zu liefern, wobei gleich­ zeitig die Energie auch an die unidirektionalen Puffer 33a und 33b über die interne Energieleitung 14 geliefert wird, was einen Datentransfer zwischen dem Adreßbus 16, der Aus­ gangs-Enable-Signalleitung 14 und der Schreib-Enable-Signal­ leitung 18 erlaubt.

In dem Decoder 5 gemäß Fig. 4 wird der Abschaltschaltkreis 40 in den leitfähigen Zustand gebracht, um die Energie an die Inverter 41a und 41b und den ODER-Schaltkreis 42b zu liefern, wobei gleichzeitig die Energie auch über die in­ terne Energieleitung 14 an den ODER-Schaltkreis 42a gelie­ fert wird. Wenn auf der Chipauswahl-Adreßsignalleitung 12, welche von dem Adreßbus 16 abzweigt, ein niedriger logi­ scher Pegel liegt, nimmt die Chipauswahl-Signalleitung 26 für den nichtflüchtigen Speicher, welche ein Ausgang des ODER-Schaltkreises 42b ist, hohen logischen Pegel an unge­ achtet des Pegels auf der Chipauswahl-Signalleitung 19, wo­ durch der nichtflüchtige Speicher 4 in den nicht angewählten Zustand gebracht wird. Da zu diesem Zeitpunkt der Ausgang des Inverters 41b auf niedrigem logischen Pegel ist, ändert sich der Pegel an der internen Chip-Enable-Signalleitung 24 als Ausgang des ODER-Schaltkreises 42a abhängig vom Pegel auf der Signalleitung 19. Wird somit die Chipauswahl-Signal­ leitung 19 auf niedrigen logischen Pegel gelegt, erlaubt dies Lese-/Schreib-Vorgänge in dem statischen RAM 1.

Wenn andererseits die Chipauswahl-Adreßsignalleitung 12 auf hohem logischen Pegel ist, bleibt die interne Chip-Enable- Signalleitung 24 auf hohem logischen Pegel, um das statische RAM 1 in den nicht ausgewählten Zustand zu bringen, während sich der Pegel auf der Chipauswahl-Signalleitung 26 für den nichtflüchtigen Speicher 4 abhängig vom Pegel auf der Chip­ auswahl-Signalleitung 19 ändert. Wird somit die Signallei­ tung 19 auf niedrigen logischen Pegel gelegt, erlaubt dies Lese-/Schreib-Vorgänge im nichtflüchtigen Speicher 4.

In dem Eingangs-/Ausgangs-Pufferschaltkreis 3 gemäß Fig. 3 ist der Abschaltschaltkreis 50 leitfähig geschaltet, um Energie an alle Elemente des bidirektionalen Pufferschalt­ kreises 9 zu liefern. Wenn hierbei auf der Chipauswahl-Si­ gnalleitung 19 hoher logischer Pegel vorliegt, wird der Aus­ gang des Inverters 52a logisch "L", so daß die NAND-Schalt­ kreise 53a und 53b am Ausgang logisch hohen Pegel annehmen. Unter Einwirkung der Invertierer 52d und 52e nehmen daraufhin die Bussteuer-Signalleitungen 57 und 58 jeweils niedrigen logi­ schen Pegel an. Infolge dessen werden alle Nichtinvertierer 51a bis 52d gesperrt oder betriebsunfähig gemacht, so daß alle bidirektionalen Anschlüsse A und B abgeschaltet sind. Dieser Zustand wird Standby-Modus genannt, in welchem der Zugriff auf das statische RAM 1 und den nichtflüchtigen Speicher 4 unterbunden ist. Da zu dieser Zeit die Back-up- Signalleitung 15, welche von dem Steuerschaltkreis 6 kommt, hohen logischen Pegel hat, gibt der Invertierer 59 des Impedanzabsenkschaltkreises 10 einen niedrigen logischen Pe­ gel aus und der Nichtinverter 51e ist gesperrt.

Wenn andererseits die Chipauswahl-Signalleitung 19 auf nied­ rigem logischen Pegel ist und die interne Ausgangs-Enable- Signalleitung 22 auf niedrigem logischen Pegel ist, nehmen die Bussteuer-Signalleitungen 57 bzw. 58 niedrigen bzw. ho­ hen logischen Pegel an. Im Ergebnis sind die Nichtinvertie­ rer 51a und 51d gesperrt, aber die Nichtinvertierer 51b und 51c sind betriebsfähig, um einen Datenfluß vom Anschluß A zum Anschluß B zu ermöglichen, d. h. einen Lesevorgang im Speicher zu ermöglichen. Wenn weiterhin die Chipauswahl-Si­ gnalleitung 19 auf niedrigem logischen Pegel ist und die in­ terne Ausgang-Enable-Signalleitung 22 auf hohem logischen Pegel ist, nehmen die Bussteuersignalleitungen 57 bzw. 58 hohen bzw. niedrigen logischen Pegel an. Im Ergebnis sind die Nichtinvertierer 51a und 51d betriebsfähig, aber die Nichtinvertierer 51b und 51c sind gesperrt, was einen Daten­ fluß vom Anschluß B zum Anschluß A ermöglicht, d. h. einen Schreibvorgang im Speicher.

Wenn die Energiezufuhr von der Terminaleinheit unterbrochen wird und die Spannung auf der externen Energieleitung 13 den bestimmten Schwellenwert nicht erreichen kann, wird der Steuerschaltkreis 6 in den abgeschalteten Zustand gebracht und die Energie wird nun von der Batterie 29 über die Diode 27 und den strombegrenzenden Widerstand 28 gemäß Fig. 1 auf die interne Energieleitung 14 gelegt. Demzufolge können in dem statischen RAM 1 gespeicherte Daten unverändert gehalten werden. Zur gleichen Zeit wird das Back-up-Signal von nied­ rigem logischen Pegel von dem Steuerschaltkreis 6 an den De­ coder 5 und die Impedanzabsenkschaltkreise 8 und 10 über die Signalleitung 15 geliefert.

Der Abschaltschaltkreis 31 des Pufferschaltkreises 2 gemäß Fig. 2 wird hierdurch in den abgeschalteten Zustand oder Un­ terbrechungszustand gebracht. Zu dieser Zeit sind die Ein­ gangsanschlüsse der unidirektionalen Puffer 33a und 33b über die Pull-up-Widerstände 34a und 34b an die externe Energie­ eingangsleitung 13 gekoppelt und nehmen somit jeweils nied­ rigen logischen Pegel an. Da weiterhin die Energie von der Batterie 29 über die Energieleitung 14 an die unidirektiona­ len Puffer 33a und 33b geliefert wird, sind diese Puffer in einem aktiven Zustand und haben jeweils niedrigen logischen Pegel am Ausgang. Hierdurch wird der Eingangsbus des stati­ schen RAM 1 in seiner Impedanz abgesenkt. Selbst wenn nun ein beliebiges Signal an den Anschlüssen 35a und 35b an­ liegt, wird kein Strom in die externe Energieeingangsleitung 13 fließen, da der Abschaltkreis 31 im Unterbrechungszustand ist. Auch in dem Eingabe-/Ausgabe-Pufferschaltkreis 3 ge­ mäß Fig. 3 ist der Abschaltschaltkreis 50 abgeschaltet, um die Energiezufuhr an die entsprechenden Elemente des bidi­ rektionalen Pufferschaltkreises 9 zu unterbrechen. Die Ener­ gie wird über die interne Leitung 14 von der Batterie 29 den Nichtinvertierern 51e und 59 des Impedanzabsenkschaltkreises 10 zugeführt. Da zu diesem Zeitpunkt die Back-up-Signallei­ tung 15 auf niedrigem logischen Pegel ist, ist der Gatteran­ schluß des Nichtinvertierers 51e auf hohem logischen Pegel, so daß dieser durchgeschaltet ist. Wenn ein Eingangsanschluß des Nichtinvertierers 51e auf Massepotential gelegt wird, nimmt der Anschluß A als ein Ausgangsterminal des Nichtin­ vertierers 51e niedrigen logischen Pegel an. Somit wird der Eingabe-/Ausgabe-Bus des statischen RAM 1 in seiner Impe­ danz abgesenkt. Selbst wenn nun irgendwelche Signale an dem Datenbus 20 anliegen, fließt kein Strom in die externe Ener­ gieeingangsleitung 13, da der Abschaltschaltkreis 50 in ab­ geschaltetem Zustand ist.

Weiterhin ist in dem Decoder 5 gemäß Fig. 4 der Abschalt­ schaltkreis 40 ebenfalls im abgeschalteten Zustand, um die Energiezufuhr zu den Invertierern 41a und 41b und zu dem ODER-Schaltkreis 41b zu unterbrechen. Die Energie wird nun von der Batterie 29 über die interne Leitung 14 dem ODER- Schaltkreis 42a zugeführt. Da zu diesem Zeitpunkt die Back- up-Signalleitung 15 auf niedrigem logischen Pegel liegt, nimmt der ODER-Schaltkreis 42a einen Hochimpedanz-Zustand an und die interne Chip-Enable-Signalleitung 24 wird als Aus­ gangsleitung des ODER-Schaltkreises 42a unter Wirkung des Pull-up-Widerstandes 11 auf hohen logischen Pegel gezogen. Infolge dessen wird das statische RAM 1 betriebsunfähig ge­ schaltet. Zusätzlich ist der Speicher 4 vom nichtflüchtigen Typ und in der Lage, die darin enthaltenen Daten selbst dann zu speichern, wenn der Pegel auf der Chipauswahl-Signallei­ tung 26 für den nichtflüchtigen Speicher 4 bei fehlender Energiezufuhr logisch undefiniert ist.

Wenn die Spannung auf der externen Energieeingangsleitung 13 den bestimmten Schwellenwert nicht erreichen kann, werden alle Eingangs-/Ausgangs-Anschlüsse des statischen RAM 1 und des nichtflüchtigen Speichers 4 auf niedrigen logischen Pe­ gel gesetzt, es sei denn, daß auf der internen Chip-Enable- Signalleitung 24 hoher logischer Pegel vorliegt. Wenn dies der Fall ist, fließt kein abnormaler Strom in die externe Energieeingangsleitung 13, da die Impedanz der ex­ ternen Energieeingangsleitung 13 sehr hoch ist, was durch die Abschaltschaltkreise 31, 40 und 50 erfolgt. Dies trifft auch dann zu, wenn beliebige Signale auf den Adreßbus 16, die Signalleitungen 17, 18 und 19 und dem Datenbus 20 gelegt werden. Selbt wenn weiterhin diese Signalleitungen 16 bis 19 und der Datenbus 20 mit anderen Peripheriegeräten verbunden sind, hat dies auf die Eingangs-/Ausgangs-Anschlüsse des statischen RAM 1 und des nichtflüchtigen Speichers 4 keiner­ lei Einflüsse.

Hierbei ist es nur nötig, einen Strom von der Batterie 29 lediglich der absolut notwendigen Minimalanzahl von inte­ grierten Schaltkreisen, d. h. dem statischen RAM 1, dem Im­ pedanzabsenkschaltkreis 8 des Pufferschaltkreises 2, dem Im­ pedanzabsenkschaltkreis 10 des Pufferschaltkreises 2 und dem Decoder 5 zuzuführen, so daß es möglich wird, den Stromver­ brauch der Batterie 28 auf einen sehr geringen Wert zu hal­ ten. Im Ergebnis wird die Lebensdauer der Batterie 29 erheb­ lich verlängert.

Weiterhin gehen sämtliche Eingangs-/Ausgangs-Anschlüsse des statischen RAM 1 und des nichtflüchtigen Speichers 4 annä­ hernd auf null Volt, es sei denn, daß auf der internen Chip- Enable-Signalleitung 24 der Pegel der internen Energielei­ tung 14 liegt. Somit schwanken die Eingangs-/Ausgangs-An­ schlüsse des statischen RAM 1 und des nichtflüchtigen Spei­ chers 4 nicht in ihren Pegeln und störendes Signalrauschen und elektrostatische Entladungsvorgänge finden nicht statt. Somit kann eine extrem hohe Unempfindlichkeit gegenüber Störrauschen erhalten werden.

Wenn weiterhin die Speichereinheit gemäß dieser Ausführungs­ form von einer Person getragen und keine Ener­ gie der externen Energieleitung 13 zugeführt wird, wird von der internen Energieleitung 14 kein Strom bei Schwankungen auf den entsprechenden Signalleitungen 16 bis 19 und dem Bus 20 verbraucht, so daß es nicht nötig ist, diese Signallei­ tungen und den Datenbus unter Verwendung von entsprechenden Widerständen hoch- oder herunterzuziehen. Dies macht es wie­ derum möglich, die Teileanzahl zu verringern und somit die Herstellungskosten der Schaltkreise erheblich zu verringern. Im Ergebnis kann eine tragbare Halbleiterspeichereinheit mit hoher Betriebssicherheit und geringen Herstellungskosten er­ halten werden.

Obgleich die Abschaltschaltkreise 31, 40 und 50 jeweils durch einen Analogschalter gebildet werden können, kann bei­ spielsweise gemäß Fig. 5 anstelle hiervon eine Zenerdiode 63 verwendet werden. Wenn Energie der externen Energieeingangs­ leitung 13 zugeführt wird, wird die Zenerdiode 63 in Durch­ laßrichtung betrieben, so daß der unidirektionale Puffer 32a mit einer Energie versorgt wird, deren Wert sich durch Sub­ traktion der Vorwärtsabfallspannung über die Zenerdiode 63 vom Potential der externen Energieeingangsleitung 13 ergibt. Wenn andererseits keine Energie der Energieleitung 13 zuge­ führt wird, ist die Zenerdiode 63 nun umgekehrt gepolt und stellt eine sehr hohe Impedanz dar. Die Zenerdiode 63 ist somit in einem abgeschalteten Zustand oder Unterbrechungszu­ stand. Es sei festgehalten, daß Fig. 5 nur den Schaltkreis­ aufbau für einen Anschluß darstellt, um die Erläuterung ent­ sprechend kurz und übersichtlich zu machen. Bei dieser Ab­ wandlung gemäß Fig. 5 kann auch auf die Pull-up-Widerstände 34a und 34b gemäß Fig. 2 verzichtet werden.

Für den Fall, daß eine hohe Spannung an dem Anschluß 35a aufgrund von starkem Signalrauschen oder dergleichen an­ liegt, ist es einem abnormal hohen Strom möglich, in die ex­ terne Energieeingangsleitung 13 über die Zenerdiode 63 zu fließen. Die Zenerdiode 63 wirkt somit auch als Schutzein­ richtung. Es ist allgemein vorteilhaft, daß das Zener-Poten­ tial der Zenerdiode 63 einen Wert hat, der den festgesetzten absoluten Maximalwert eines Schaltkreis-ICs übersteigt, in welchem sich die Zenerdiode 63 befindet. Wenn beispielsweise die festgesetzte Maximalspannung des integrierten Schalt­ kreises bei sieben Volt liegt, sollte das Zenerpotential über sieben Volt liegen.

Fig. 6 zeigt eine Modifikation oder Abwandlung des Impe­ danzabsenkschaltkreises 8 in dem Eingangs-Pufferschaltkreis 2. Ein Ausgangsschaltkreis 38a für logisch niedrigen Pegel ist mit dem Eingangsanschluß eines unidirektionalen Puffers 33a mit drei Schaltzuständen verbunden und die Back-up-Si­ gnalleitung 15 ist mit einem Gatteranschluß des Ausgangs­ schaltkreises 38a über einen Inverter 37 verbunden. Dem Aus­ gangsschaltkreis 38 und dem Inverter 37 wird Energie von der internen Energieleitung 14 zugeführt. Wenn die Spannung auf der externen Energieeingangsleitung 13 den vorherbestimmten Schwellenwert nicht erreichen kann, nimmt die Back-up-Si­ gnalleitung 15 logisch niedrigen Wert an, so daß der Inver­ tierer 37 hohen logischen Ausgangspegel besitzt und hierdurch der Ausgangsschaltkreis 38a in durchgeschalteten oder betriebs­ fähigen Zustand gebracht wird. Da der Ausgangschaltkreis 38a an einem seiner Eingangsanschlüsse auf Massepotential liegt, gibt er ein Signal logisch niedrigen Pegel aus, so daß der Ausgang des Puffers 33a ebenfalls logisch niedrig wird. Hierdurch wird der Eingangsbus des statischen RAM 1 in seiner Impedanz ab­ gesenkt.

Fig. 7 zeigt eine Modifikation oder Abwandlung des Impe­ danzabsenkschaltkreises 10 in dem Eingabe-/Ausgabe-Puffer­ schaltkreis 3. Ein Nichtinvertierer 64 mit drei Schaltzu­ ständen ist zwischen die Bussteuer-Signalleitung 57 und den Nichtinvertierer 51a mit drei Schaltzuständen eingefügt und die Back-up-Signalleitung 15 ist mit einem Gatteranschluß des Nichtinvertierers 64 in Verbindung. Den Nichtinver­ tierern 51a und 64 wird Energie von der internen Energielei­ tung 14 zugeführt. Weiterhin sind Pull-up-Widerstände 61a und 61b zwischen die externe Energieeingangsleitung 13 und den Eingangsanschluß des Nichtinvertierers 51a bzw. zwischen die interne Energieleitung 14 und den Gatteranschluß des Nichtinvertierers 51a geschaltet. Ein Eingangsanschluß des Nichtinvertierers 64 liegt über einen Pull-down-Widerstand 62 auf Massepotential. Wenn bei einem derartigen Impedanzab­ senkschaltkreis die Spannung auf der externen Energieein­ gangsleitung 13 den bestimmten Schwellenwert nicht erreichen kann, wird der Eingangsanschluß des Nichtinvertierers 51a durch den Widerstand 61a heruntergezogen. Andererseits ge­ langt der Nichtinvertierer 64 in einen Hochimpedanz-Zustand, wenn auf der Back-up-Signalleitung 15 ein niedriger logi­ scher Pegel vorliegt. Da jedoch ein Ausgangsanschluß des Nichtinvertierers 64 durch den Pull-up-Widerstand 61b hoch­ gezogen wird, ist der Nichtinvertierer 51a in der Lage, an dem Anschluß A ein Signal mit hohem logischen Pegel auszuge­ ben. Bei dieser Schaltkreisanordnung kann auf die Bauelemente 51e und 59 gemäß Fig. 3 verzichtet werden, so daß im Ergebnis die Anzahl der für diesen Schaltkreis nötigen Bauelemente und hier insbesondere die Anzahl von integrier­ ten Schaltkreisen zur Herabsetzung der Impedanz um ein Ele­ ment verringert werden kann.

Als nichtflüchtiger Speicher 4 läßt sich ein EEPROM, ein Flash EEPROM, ein Masken-ROM, ein Ein­ mal-PROM oder dergleichen verwenden. Es ist auch möglich, den Decoder 5 so anzuordnen, daß er eine Mehrzahl von indi­ viduellen Speichern dekodieren kann, um beispielsweise eine Mehrzahl von statischen RAMs 1 vorsehen zu können.

Weiterhin kann, wie in Fig. 8 dargestellt, die Speicherein­ heit nur das statische RAM 1 alleine, jedoch keinen nicht­ flüchtigen Speicher enthalten. In diesem Fall kann auf den Decoder 5 gemäß Fig. 1 verzichtet werden, und die Chipaus­ wahl-Signalleitung 19 ist direkt mit dem statischen RAM 1 verbunden. Alternativ hierzu kann die Speichereinheit nur den nichtflüchtigen Speicher 4 alleine und kein statisches RAM 1 enthalten.

Claims (15)

1. Halbleiterspeichereinheit, insbesondere tragbare Halbleiter­ speichereinheit, mit,
einem Halbleiterspeicher (1, 4), der mit einem Eingabe- Bus (16) und einem Eingabe-/Ausgabe-Bus (20) verbunden ist,
einer internen Energieleitung (14), welche mit dem Halbleiterspeicher (1, 4) verbunden ist,
einer externen Energieeingangsleitung (13), und
einem Energiesteuerschaltkreis (6) zur Verbindung der externen Energieeingangsleitung (13) mit der internen Energieleitung (14) nur dann, wenn die Spannung auf der externen Energieeingangsleitung (13) einen bestimmten Schwellenwert übersteigt,
gekennzeichnet durch
einen mit dem Eingabe-Bus (16) des Halbleiterspeichers (1, 4) eingangsseitig gekoppelten Eingangspufferschaltkreis (7) und/oder einen Eingabe-/Ausgabe-Pufferschaltkreis (9), der mit dem Eingabe-/Ausgabe-Bus (20) des Halbleiterspeichers (1, 4) gekoppelt ist,
eine Energieabschaltvorrichtung (31, 50) zum Verbinden des Eingangspufferschaltkreises (7) und/oder des Eingabe-/ Ausgabe-Pufferschaltkreises (9) mit der externen Energieeingangsleitung (13), wenn die Spannung auf der externen Energieeingangsleitung (13) den Schwellenwert übersteigt, und zum Trennen des Eingangspufferschaltkreises (7) und/oder des Eingabe-/Ausgabe-Pufferschaltkreises (9) von der externen Energieeingangsleitung (13), wenn die Spannung auf der externen Energieeingangsleitung unterhalb des Schwellenwertes liegt, und
eine Impedanzabsenkvorrichtung (8, 10) zum Absenken der Impedanzen des Eingabe-Busses (16) und/oder des Eingabe-/ Ausgabe-Busses (20) des Halbleiterspeichers (1, 4), wenn die Spannung auf der externen Energieeingangsleitung (13) unterhalb des Schwellenwertes liegt.

2. Speichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Impedanzabsenkvorrichtung (8, 10) einen ersten Impedanzabsenkschaltkreis (8) zum Absenken der Impedanz des Eingabe-Busses (16) des Halbleiterspeichers (1, 4) und/oder einen zweiten Impedanzabsenk­ schaltkreis (10) aufweist, der zum Absenken der Impedanz des Eingabe-/Ausgabe-Busses (20) des Halbleiterspeichers (1, 4) dient.

3. Speichereinheit nach Anspruch 2, dadurch gekennzeichnet, daß der erste Impedanzabsenkschaltkreis (8) einen unidirektionalen Puffer (33a), der mit seiner Eingangsseite mit einem Ausgang des Eingangspufferschaltkreises (7) und mit seinem Ausgang mit dem Eingabe-Bus des Halbleiterspeichers (1, 4) verbunden ist, und eine erste Ausgabevorrichtung zum Anlegen eines Signals mit niedrigem logischen Pegel an einen Eingangsanschluß des unidirektionalen Puffers (33a) aufweist, wenn die Spannung auf der externen Energieeingangsleitung (13) unterhalb des Schwellenwertes ist.

4. Speichereinheit nach Anspruch 3, dadurch gekennzeichnet, daß die erste Ausgabevorrichtung einen Widerstand (34a) aufweist, der zwischen die externe Energieeingangsleitung (13) und den Eingangsanschluß des unidirektionalen Puffers (33a) geschaltet ist.

5. Speichereinheit nach Anspruch 3, dadurch gekennzeichnet, daß die erste Ausgabevorrichtung einen Nichtinverter (38a) aufweist, der an seiner Eingangsseite auf Masse liegt und mit seiner Ausgangsseite mit dem Eingangsanschluß des unidirektionalen Puffers (33a) verbunden ist und in einen aktivierten Zustand gelangt, wenn die Spannung auf der externen Energieein­ gangsleitung (13) unterhalb des Schwellenwertes ist.

6. Speichereinheit nach Anspruch 5, dadurch gekennzeichnet, daß der Nichtinvertierer (38a) als Reaktion auf ein Signal von dem Energiesteuerschaltkreis (6) in den aktivierten Zustand gelangt.

7. Speichereinheit nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der zweite Impedanzabsenkschaltkreis (10) einen Nichtinvertierer (51e) aufweist, der an seiner Eingangsseite auf Masse liegt und mit seiner Ausgangsseite mit dem Eingabe-/Ausgabe-Bus (20) des Halbleiterspeichers (1, 4) verbunden ist und in einen durchgeschalteten Zustand gelangt, wenn die Spannung auf der externen Energieeingangsleitung (13) unterhalb des Schwellenwertes ist.

8. Speichereinheit nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der zweite Impedanzabsenkschaltkreis (10) eine zweite Ausgabevorrichtung (51a) zum Abgeben eines Signals mit niedrigem logischen Pegel von dem Eingabe-/Ausgabe-Pufferschaltkreis an den Eingabe-/ Ausgabe-Bus (20) des Halbleiterspeichers (1, 4) aufweist, wenn die Spannung auf der externen Energie­ eingangsleitung unterhalb des Schwellenwertes ist.

9. Speichereinheit nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Energieabschaltvorrichtung (6) einen Analogschalter aufweist.

10. Speichereinheit nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Energieabschaltvorrichtung (6) eine Zenerdiode aufweist.

11. Speichereinheit nach einem der Ansprüche 1 bis 10, gekennzeichnet durch eine eingebaute Batterie (29), welche mit der internen Energieleitung (14) verbunden ist, wobei der Halbleiterspeicher (1, 4) einen nichtflüchtigen Speicher (4) beinhaltet.

12. Speichereinheit nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß der Halbleiterspeicher (1, 4) ein statisches RAM (1) aufweist.

13. Speichereinheit nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Halbleiterspeicher (1, 4) eine Mehrzahl von Speicherchips beinhaltet.

14. Speichereinheit nach Anspruch 13, gekennzeichnet durch einen Decoder (5), um einen aus der Mehrzahl von Speicherchips in Abhängigkeit von einem externen Adreßsignal auszuwählen.

15. Speichereinheit nach Anspruch 14, dadurch gekennzeichnet, daß der Decoder (5) einen Eingangsschaltkreis (41a, 41b, 42b), der mit einem Adreßbus (16) verbunden ist, sowie einen Energieabschaltkreis (40) zum Verbinden des Eingangsschaltkreises mit der externen Energieeingangsleitung (13), wenn die Spannung auf dieser den Schwellenwert übersteigt, und zum Trennen des Eingangsschaltkreises von der externen Energieeingangsleitung (13), wenn die Spannung auf dieser unterhalb des Schwellenwertes ist, aufweist.