DE4003132C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Testen einer Speichervorrichtung und auf ein Verfahren zum Einschreiben von Daten beim Testen einer Speichervorrichtung.

Die durch Halbleiterherstellungsverfahren integrierte Speichereinrichtung setzt verschiedene, präzise Bearbeitungsprozesse entsprechend der Zunahme der Integrationsdichte der Speichereinrichtung voraus. Wenn also solche Prozesse weiterentwickelt werden, müssen Staub oder andere Verunreinigungen vermieden werden. In dem Maße jedoch, wie die Dichte der Speichereinrichtung zunimmt, steigt auch die Fehlerrate. Dementsprechend besitzt die Speichereinrichtung eine innere RAM-Testschaltung zum inneren Überprüfen des RAM. Auch wenn der RAM-Test innerlich ausgeführt wird, steigt die Testzeit entsprechend der Integrationsdichte an.

Beim konventionellen RAM-Test wird der RAM-Test durch eine Biteinheit (x4, x8, x16) unter Verwendung von Prüfsignalen durchgeführt. Die auf die Prüfung verwandte Zeit nimmt mit dem Verhältnis Integrationsdichte/x-Bit zu. Je mehr also die Integrationsdichte zunimmt, um so mehr nimmt die Testzeit zu, da das Schreiben und Lesen der Daten über Eingabe-/Ausgabeleitungen durch eine x-Biteinheit erfolgt und die Daten auf Fehlerhaftigkeit miteinander verglichen werden.

Aus IEEE Journal of Solid-State Circuits, Oktober 1983, Seite 470-477 ist ein dynamischer RAM bekannt, welcher Wortleitungs- und Bitleitungspaare umfaßt, die sich kreuzend verlaufen, wobei an Kreuzungspunkten von Wortleitungspaaren und Bitleitungspaaren Speicherkondensatoren angeordnet sind, die über jeweilige MOS-Transistoren mit einer entsprechenden Bitleistung verbunden sind, und die MOS-Transistoren von entsprechenden Wortleitungen gesteuert werden. Die Bitleitungspaare sind mit Leseverstärkern verbunden, um die in den Speicherzellen bespeicherten Daten zu erfassen.

Aus IBM Technical Disclosure Bulletin, Januar 1988, Seite 107-110, ist eine Testvorrichtung für ein gepuffertes Speicherarray bekannt, welches einen zusätzlichen Vergleicherschaltung umfaßt, der dazu dient, in das Speicherarray eingegebene Daten mit den Daten zu vergleichen, die durch Auslesen des Speicherarrays erhalten werden, um auf diese Weise einen Speichertest durchzuführen. Die Geschwindigkeit, mit der der Speicher getestet werden kann, ist dabei jedoch auf die kontinuierliche Datentransferrate der Speichervorrichtung beschränkt.

Es ist Aufgabe der vorliegenden Erfindung, eine Schaltung zum Testen einer Speichervorrichtung sowie ein Verfahren zum Einschreiben von Daten beim Testen einer Speichervorrichtung zu schaffen, womit sowohl die Richtigkeit oder die Fehlerhaftigkeit von Daten geprüft und ferner die Testzeit reduziert werden kann.

Zur Lösung dieser Aufgabe wird erfindungsgemäß vorgeschlagen, daß die Schaltung umfaßt:

• - eine Vielzahl von Leseverstärkern, die jeweils mit einem Bitleitungspaar verbunden sind;
• - eine Vielzahl von Speicherzellen, welche mit den Bitleitungen und mit einer Wortleitung verbunden sind;
• - eine Vielzahl von ersten MOS-Transistoren, welche von einem Spaltenauswahlsignal gesteuert werden, um Eingabe-/Ausgabeleitungen mit dem jeweiligen Bitleitungspaar zu verbinden;
• - eine Steuerschaltung zum Erzeugen von Steuersignalen auf eingegebene Daten hin;
• - Datenerzeugungseinrichtungen, welche über das Bitleitungspaar mit dem Eingang des Leseverstärkers verbunden sind, um abhängig von den Steuersignalen jede Bitleitung entweder mit Versorgungsspannungspotential oder mit Massepotential zu versorgen; und
• - Datenprüfeinrichtung, welche über das Bitleitungspaar mit einem Ausgang des Leseverstärkers verbunden sind, zum Prüfen der von den Datenerzeugungseinrichtungen in die Speicherzellen gespeicherten Daten.

Ferner wird zur Lösung dieser Aufgabe erfindungsgemäß vorgeschlagen, daß das Verfahren die Schritte umfaßt:

• - Erzeugen einer Spannungsdifferenz zwischen einem Bitleitungspaar durch Auswählen von wenigstens einem MOS-Transistor aus einer Vielzahl erster MOS-Transistoren, die von einer Vielzahl von Steuersignalen gesteuert werden, die von einer Steuerschaltung abhängig von Eingangsdaten erzeugt werden, und jede Bitleitung des Bitleitungspaares entweder mit Versorgungsspannungspotential oder Massepotential versorgen, um ohne Verwenden von Eingabe-/Ausgabeleitungen Daten entsprechend der Differenzspannung auf jeder Bitleitung direkt einzuschreiben; und
• - Speichern der Daten auf der Bitleitung in einem Kodensator einer von einer Wortleitung gewählten Speicherzelle.

Gemäß der vorliegenden Erfindung ist das direkte Schreiben auf die Bitleitungen möglich. Weiter kann jede Speicherzelle während eines Zyklus vollständig getestet werden, so daß die Testzeit erheblich reduziert werden kann, weil die Daten in jede mit einer angesteuerten Wortleitung verbundene Speicherzelle eingeschrieben werden und der Fehler bei jeder Bitleitung überprüft wird.

Weitere Ausführungsbeispiele ergeben sich aus den Unteransprüchen.

Fig. 1 zeigt eine Schaltung, die eine Ausführungsform der vorliegenden Erfindung darstellt.

Die Erfindung sei nunmehr unter Bezugnahme auf die Zeichnung näher beschrieben. Wie aus Fig. 1 hervorgeht, ist ein Leseverstärker 2 zwischen ein Bitleitungspaar B/L und zur Erfassung einer Spannungsdifferenz zwischen den Bitleitungen geschaltet. Eine Speicherzelle 5 ist zwischen die Bitleitung B/L und eine Wortleitung W/L geschaltet. Die Speicherzelle 5 besitzt einen MOS-Transistor M11 und einen Kondensator C1. Weiter sind ein PMOS-Transistor M1 und ein NMOS-Transistor M2 mit der Bitleitung B/L verbunden, um jeweils den Vcc-Pegel bzw. den Erd(GND)-Pegel zu liefern.

In gleicher Weise ist ein PMOS-Transistor M3 auf Vcc-Pegel und ein NMOS-Transistor M4 auf GND-Pegel an die Bitleitung angeschlossen. Die Gates der Transistoren M1-M4 sind jeweils über Knoten A-D an die Steuerschaltung 1 angeschlossen. Weiter sind die NMOS-Transistoren M5 und M6, deren Gates an das Bitleitungspaar B/L und angeschlossen sind, mit dem Ausgang des Leseverstärkers 2 verbunden. Die Gates der Transistoren M5 und M6 sind weiter jeweils über Knoten E und F an die Steuerschaltung 1 angeschlossen.

Ein mit einer RESET- bzw. Rückstell-Leitung verbundener NMOS-Transistors M7 ist an einen gemeinsamen Knoten H der NMOS-Transistoren M5 und M6 angeschlossen, während eine Fehlererzeugungsleitung TQ über einen NMOS-Transistor M8 zur Bildung einer Testschaltung angeschlossen ist. Am Ende dieser Testschaltung sind NMOS-Transistoren M9 und M10, die durch ein Spaltensignal COL eingeschaltet werden, an die E/A-Leitungen angeschlossen, so daß die Bitleitung und die E/A-Leitungen miteinander verbunden sind. Eine Dateneingabeleitung (DIN) fixiert Statussignale, die als Eingabedaten der Steuerschaltung 1 an jeden Knoten A-F geliefert werden, wenn die Daten gelesen und geschrieben werden.

Der konventionelle Betrieb der vorliegenden Ausführungsform der Erfindung ist der gleiche wie beim konventionellen DRAM, und dabei sind die MOS-Transistoren M1-M4 abgeschaltet.

Beim Betrieb des konventionellen DRAM werden die MOS-Transistoren M9 und M10 durch das Spaltenansteuersignal COL zum Ansteuern der E/A-Leitungen eingeschaltet, und die E/A-Leitungen werden dann mit dem Bitleitungspaar B/L und und dem Leseverstärker 2 verbunden. Der Leseverstärker 2 lädt den Kondensator C1 der von der Wortleitung W/L und der Spaltenansteuerleitung COL angesteuerten DRAM-Zellen durch die Bitleitungen und den MOS-Transistor M11 auf.

Als nächstes wird zur Durchführung der Leseoperation der MOS-Transistor 11 durch die Wortleitung W/L eingeschaltet und die im Kondensator C1 gespeicherte Ladung wird dann in die Bitleitung B/L entladen. Der Leseverstärker 2 erfaßt und verstärkt das Statussignal der Bitleitung, um das Statussignal an die E/A-Leitungen zu liefern. Dieser Vorgang ist der gleiche wie beim DRAM-Betrieb. Im Gegensatz dazu benutzt die vorliegende Erfindung nicht die E/A-Leitungen zur Durchführung eines schnellen RAM-Tests, so daß die mit den E/A-Leitungen verbundenen Transistoren M9 und M10 angeschaltet sind.

Der RAM-Test besteht darin, die Daten in das RAM einzuspeichern und nach dem erneuten Lesen der eingegebenen Daten zwei Datensätze miteinander zu vergleichen. Der RAM-Test kann bei der vorliegenden Erfindung in zwei Verfahren unterteilt werden, nämlich eines, das während der Leseoperation den Leseverstärker 2 benutzt, während das andere den Leseverstärker 2 nicht benutzt.

Zunächst soll das Verfahren bei Nichtbenutzung des Leseverstärkers 2 beschrieben werden. Bei diesem Verfahren werden die Daten direkt in die Bitleitungen B/L gegeben, um die Daten während des Einschreibvorganges in den Kondensator C1 der DRAM-Zelle zu speichern. Nach Ansteuern der gewünschten Wortleitung W/L hält die Steuerschaltung 1 den Ausgangsknoten A auf niedrigem Pegel. Dann wird der PMOS-Transistor zur Lieferung der Versorgungsspannung Vcc an die Bitleitung B/L eingeschaltet. Wenn die Versorgungsspannung Vcc an der Bitleitung B/L anliegt, wird der durch die Wortleitung W/L angesteuerte MOS-Transistor M11 zum Laden des Kondensators C1 eingeschaltet. Wenn in Fig. 1 auch nur ein MOS-Transistor M11 und ein Kondensator C1 dargestellt sind, können hier doch mehrere MOS-Transistoren und Kondensatoren zur Speicherung parallel an die Wortleitung angeschlossen werden. Weiter wird die den Daten entsprechende Versorgungsspannung zum Laden der durch die Wortleitung W/L angesteuerten DRAM-Zelle angelegt. Da die Daten auf der Bitleitung B/L durch die Steuerschaltung 1 zwischengespeichert (latched) und an die Knoten E und F während der Leseoperation des Schnelltests gegeben werden, arbeitet bei diesem Schreibverfahren der Leseverstärker 2 nicht.

Als nächstes wird das Verfahren bei Benutzung des Leseverstärkers 2 beschrieben.

Wenn die Steuerschaltung 1 die Statussignale mit hohem bzw. niedrigem Pegel jeweils an die Knoten D und A anlegt, um die MOS-Transistoren M1 und M4 einzuschalten, werden die MOS-Transistoren M1 und M4 eingeschaltet und eine Spannungsdifferenz zwischen dem Bitleitungspaar B/L und erzeugt. Danach erfaßt und verstärkt der Leseverstärker 2 diese Spannungsdifferenz und lädt die Daten durch Anheben der Bitleitung B/L auf Vcc-Pegel oder GND-Pegel in den Kondensator C1.

Die Vergleichsoperation zum Vergleichen zweier Datensätze nach dem Lesen der in der DRAM-Zelle unter Verwendung der beiden Schreibverfahren gespeicherten Daten läuft wie folgt ab.

Die Steuereinheit 1 liefert das Statussignal hohen Pegels an die Knoten A und C und das Statussignal niedrigen Pegels an die Knoten B und D, um die MOS-Transistoren M1, M2, M3 und M4 abzuschalten. Als nächstes wird, falls der in der DRAM-Zelle gespeicherte Datenwert "1" ist und der MOS-Transistor M11 durch die Wortleitung W/L eingeschaltet ist, die im Kondensator C1 gespeicherte Ladung in die Bitleitung B/L entladen. Der Leseverstärker 2 erfaßt diese Spannung, so daß die Bitleitung hochpegelig wird, während die Bitleitung B/L niederpegelig wird. Bis dieser Pegel eingestellt ist, werden beide Knoten E und F auf niedrigem Pegel gehalten. Danach liefert die Steuerschaltung 1 die Statussignale mit niedrigem und hohem Pegel jeweils an die Knoten E und F, so daß die Daten in der Testschaltung 3 (im Falle des Datenwertes "1") überprüft werden. Das bedeutet, daß das niederpegelige Signal der Bitleitung an das Gate des MOS-Transistors M5 angelegt wird, während das hochpegelige Signal der Bitleitung B/L an das Gate des MOS-Transistors M6 angelegt wird. Dann wird der MOS-Transistor M5 abgeschaltet, während der MOS-Transistor M6 eingeschaltet wird, so daß der niedrige Pegelstand an den Knoten H übertragen wird und der MOS-Transistor M8 dauernd abgeschaltet ist.

Daher hält die auf hohem Pegel vorgespannte Fehlerleitung TQ den Hochpegelstatus während der Leseoperation des Schnelltests aufrecht und stellt fest, daß die getestete Speicherzelle normal funktioniert. Falls beim Lesen des in der Speicherzelle gespeicherten Datenwertes ein Fehler auftritt, wird das Signal hohen Pegels an den Knoten H übertragen, um den MOS-Transistor M8 einzuschalten, so daß die Fehlererzeugungsleitung TQ niederpegelig wird und das Auftreten des Fehlers signalisiert. Wenn also eine von mehreren Speicherzellen defekt ist oder wenn alle Speicherzellen fehlerhaft sind, geht der gemeinsame Knoten H, wie oben beschrieben, auf hohen Pegel und zeigt damit an, daß es bei dem getesteten DRAM einen Fehler gibt.

Der mit der Rückstellklemme verbundene MOS-Transistor M7 stellt den Knoten H für die nächste Testoperation auf Erdpegel zurück. Während der Schreib- und Leseoperation bestimmt nämlich die Steuerschaltung 1 vorher den in der Zelle als Ausgabe an die Knoten A bis D gespeicherten Datenwert (1 oder 0) und liefert an die Knoten E und F das Testsignal der Testschaltung 3, um das normale oder fehlerhafte Verhalten des DRAM zu überprüfen.

Wie oben erwähnt, prüft die vorliegende Erfindung den fehlerfreien oder fehlerhaften Zustand der Daten in der Testschaltung 3 durch direktes Einschreiben und Lesen der Daten auf der Bitleitung ohne Verwendung der E/A-Leitungen. Die Einschreiboperation der Daten in jede der mit der angesteuerten Wortleitung verbundenen Speicherzellen ist während eines einzelnen Zyklus möglich, und auch die Leseoperation sowie die Fehlererfassungsoperation der in jeder der Speicherzellen gespeicherten Daten ist während eines einzelnen Zyklus möglich, wodurch die DRAM-Testzeit erheblich verkürzt wird.

Claims (5)

1. Schaltung zum Testen einer Speichervorrichtung mit

• - einer Vielzahl von Leseverstärkern (2), die jeweils mit einem Bitleitungspaar (B/L, verbunden sind;
• - einer Vielzahl von Speicherzellen (5), welche mit den Bitleitungen und mit einer Wortleitung (W/L) ver­ bunden sind;
• - einer Vielzahl von ersten MOS-Transistoren (Mg, M₁₀), welche von einem Spaltenauswahlsignal gesteuert werden, um Eingabe-/Ausgabeleitungen (E/A) mit dem jeweiligen Bitleitungspaar zu verbinden;
• - einer Steuerschaltung (1) zum Erzeugen von Steuersignalen (A, B, C, D, E, F) auf eingegebene Daten (DIN) hin;
• - Datenerzeugungseinrichtungen (M₁, M₂, M₃, M₄), welche über das Bitleitungspaar (B/L, mit dem Eingang des Leseverstärkers (2) verbunden sind, um abhängig von den Steuersignalen (A, B, C, D) jede Bitleitung entweder mit Versorgungs­ spannungspotential (V_CC) oder mit Massepotential (GND) zu versorgen; und
• - Datenprüfeinrichtungen (3), welche über das Bitleitungspaar (B/L, mit einem Ausgang des Leseverstärkers (2) verbunden sind, zum Prüfen der von den Datenerzeugungseinrichtungen (M₁, M₂, M₃, M₄) in die Speicherzellen (5) gespeicherten Daten.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenerzeugungseinrichtungen eine Vielzahl von zweiten MOS-Transistoren (M₁, M₂, M₃, M₄) umfassen, jeweils ein Paar (M₁, M₂; M₃, M₄) von PMOS- und NMOS-Transistoren mit einer Bitleitung (B/L; verbunden ist, und PMOS-Transistoren für die Versorgung mit Versorgungsspannungspotential (V_CC) und NMOS-Transistoren für die Versorgung mit Massepotential (GND) verwendet werden.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenprüfeinrichtungen (3) dritte NMOS-Transistoren (M₅, M₆) umfassen, deren Gates jeweils mit einer Bitleitung verbunden sind, und verriegelte Ausgänge (E, F) der Steuerschaltung (1) jeweils mit einer Source eines der dritten NMOS-Transistoren verbunden ist, sowie einen vierten NMOS-Transistor (M₈), dessen Gate mit einem Drain von jedem der dritten NMOS- Transistoren (M₅, M₆) verbunden ist, und von Ausgangssignalen (H) der dritten NMOS-Transistoren (M₅, M₆) gesteuert wird.

4. Verfahren zum Einschreiben von Daten beim Testen einer Speichervorrichtung, mit den Schritten:

• - Erzeugen einer Spannungsdifferenz zwischen einem Bitleitungspaar (B/L, durch Auswählen von wenigstens einem MOS-Transistor aus einer Vielzahl erster MOS-Transistoren (M₁, M₂, M₃, M₄), die von einer Vielzahl von Steuersignalen (A, B, C, D) gesteuert werden, die von einer Steuerschaltung (1) abhängig von Eingangsdaten (DIN) erzeugt werden, und jede Bitleitung des Bitleitungspaares (B/L, entweder mit Versorgungsspannungspotential (V_CC) oder Masse­ potential (GND) versorgen, um ohne Verwenden von Eingabe-/Ausgabeleitungen (E/A) Daten entspre­ chend der Differenzspannung auf jeder Bitleitung direkt einzuschreiben; und
• - Speichern der Daten auf der Bitleitung in einem Kondensator (C₁) einer von einer Wortleitung (W/L) gewählten Speicherzelle (5).

5. Verfahren nach Anspruch 4, gekennzeichnet durch die weiteren Schritte:

• - Auslesen der in der Speicherzelle (5) gespei­ cherten Daten mittels eines Leseverstärkers (2), und Geben der Daten auf die Bitleitung, nachdem sie erfaßt wurden;
• - Verriegeln der Eingabedaten (DIN) der Steuer­ schaltung (1), und Erzeugen der Steuersignale (A, B, C, D; E, F) im Schritt des Erzeugers der Spannungsdifferenz;
• - Vergleich der ausgelesenen Daten mit den von der Steuerschaltung (1) verriegelten Daten durch Auswählen von wenigstens einem MOS-Transistor von dritten NMOS-Transistoren (M₅, M₆); und
• - Identifizieren eines Fehlers auf den verglichenen Wert hin, durch einen Betriebszustand eines vierten NMOS-Transistors (M₈).