DE3876702T2

DE3876702T2 - Verfahren und anordnung fuer die akquisition von synchronisierbits in datenuebertragungssystemen.

Info

Publication number: DE3876702T2
Application number: DE8888401546T
Authority: DE
Inventors: Remi Malter
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1987-06-30
Filing date: 1988-06-21
Publication date: 1993-04-22
Anticipated expiration: 2008-06-22
Also published as: EP0298810A1; US4860323A; DK359488A; NO882838L; FR2617656B1; NO882838D0; EP0298810B1; ES2036272T3; CA1299782C; FR2617656A1; DE3876702D1; DK359488D0

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Akquisition von Synchronisationsbits in Datenübertragungssystemen. Sie findet insbesondere Anwendung auf die Übertragung von verschlüsselten Daten per Funk oder Draht, wie sie beispielsweise in der Patentanmeldung DE 2 345 491 beschrieben ist, wobei der übertragene Binärdatenfluß in Rahmenblocks zerschnitten wird.
Bei derartigen Übertragungen werden die Daten in Form von pseudozufälligen Bit folgen übertragen, und die von den Empfangsdemodulatoren gelieferten Bits können einen Kanal oder mehrere multiplexierte Kanäle darstellen, wobei die Kanalmultiplexierung im allgemeinen Bit für Bit erfolgt.
Gemäß einer bekannten Ausführungsform, die in der Zeitschrift THOMSON-CSF Vol. 18, Nº 1, März 1987 (Herausgeber Gauthier Villars) beschrieben ist, erfolgt die Suche nach den Synchronisationsbits in einem multiplexierten Nachrichtenrahmen durch Erkennen der Bits mit den Eigenschaften der Bits der Fibonaccifolgen in der Pseudozufalls-Bitfolge. Diese Suche führt zur Demultiplexierung und zur automatischen Erkennung der direkten oder umgekehrten Richtung der empfangene Bits. Die Synchronisation wird durch Korrelationen in jedem der synchronisierten Kanäle des Multiplexrahmens gefunden, und zur Verringerung der Wahrscheinlichkeit falscher Alarme, d.h. der Wahrscheinlichkeit, ein Bit zu Unrecht erkannt zu haben, erfolgen die Korrelationen über eine feste Anzahl von Tastproben hinweg.
Diese Suche kann jedoch nur wirksam erfolgen, wenn der Empfänger vorab das Format der ausgesandten Informationen kennt und insbesondere die Multiplexkanäle kennt, die dieser Synchronisation unterworfen werden. Andererseits läßt sich mit diesem Verfahren nicht jeglicher Fehler eliminieren, der bei den Synchronisationsbits auftritt, was ihre Verwendung als Zeitmarke beispielsweise für die Zifferneinrichtungen erschwert.
Ein anderes bekanntes Verfahren ist jedoch in der Lage, diesen letztgenannten Mangel zu beheben. Gemäß diesem Verfahren wird die Bitfolge der Pseudozufallsfolge der empfangenen Bits mit einer in gleicher Weise erzeugten Pseudozufallsfolge verglichen. Aber für einen Rahmen der Länge L kann die Suche nach der Synchronisation die Zeit in Anspruch nehmen, die für L Elementartests in N Rahmen erforderlich ist, wobei N durch die Tiefe des Pseudozufallsregisters auf der Sendeseite bestimmt ist, in dem die Synchronisationsbits erzeugt werden. Andererseits erfolgen diese Tests auch, wenn kein Fehler vorliegt. Jeder eigentliche Test betrifft die N Bits, die den N ersten bereits in ein Register der Länge 2N eingespeisten N ersten Bits folgen. Jedes empfangene Bit wird mit der Summe verglichen, die der Erzeugung dieser Summe im Sendeverschlüssler gedient hat. Am Ende des Tests wird der Rahmen verworfen, wenn die Zahl der erhaltenen Abweichungen einen bestimmten Schwellwert überschreitet. Ein Mehrheitsvotum erfolgt auch zwischen den folgenden im Register ankommenden Bits und den Summen, die sich aus den Registerbits ergeben, um die einfachen Fehler zu eliminieren, was es erlaubt, im Fall eines Fehlers in das Register durch interne Rückschleifung eine gewisse Anzahl von Votum-Bits einzuspeisen. Die Synchronisation ist unter diesen Bedingungen erreicht, wenn die Anzahl der Unterschiede zwischen den empfangenen Bits und den durch interne Rückführung im Register erzeugten Bits eine Höchstzahl nicht erreicht.
Abgesehen von der Tatsache, daß mit diesen Verfahren die Synchronisationsakquisition eine verhältnismäßig lange Zeit in Anspruch nimmt, die gegebenenfalls größer als L mal die Länge N des Registers ist, das auf der Sendeseite die pseudozufälligen Synchronisationsbits liefert, ergibt sich jedoch eine Blockierung des Empfangsregisters oder auch eine systematische Einführung von fehlerhaften Bits in dieses Register, wenn insbesondere die Tests sich auf regelmäßig fehlerhafte Bits beziehen.
Aufgabe der Erfindung ist es, diese vorgenannten Nachteile zu beseitigen.
Hierzu ist Gegenstand der Erfindung ein Verfahren zur Akquisition von Synchronisationsbits in Systemen zur Übertragung von Daten, die zwischen mindestens einem Sender und einem Empfänger übertragen werden, wobei der zwischen dem Sender und dem Empfänger ausgetauschte Informationsfluß in Rahmenblocks aufgeteilt ist, die einem oder mehreren Kanälen angehören und wobei jeder synchronisierte Rahmen vom nächstfolgenden Rahmen durch mindestens ein Synchronisationsbit getrennt ist, dadurch gekennzeichnet, daß es auf der Empfangsseite darin besteht, den Wert jedes empfangenen Bits modulo der Anzahl der im Rahmen enthaltenen Bits mit den vermuteten Werten der Synchronisationsbits zu vergleichen, die Ergebnisse der an jedem Bit durchgeführten Vergleiche zu akkumulieren und in den empfangenen Bits die Bitpositionen modulo der Anzahl der in einem Rahmen enthaltenen Bits zu ermitteln, für die die akkumulierten Werte größer als ein einstellbarer Schwellwert modulo der Anzahl der in einem Rahmen enthaltenen Bits ist, und zwar abhängig von der Anzahl der bereits für jedes Bit eines Rahmens durchgeführten Vergleiche und angepaßt in Abhängigkeit an die Wahrscheinlichkeiten eines Fehlalarms und einer Nichterkennung, die die Übertragungsstrecke charakterisiert.
Die Erfindung hat auch eine Vorrichtung zur Durchführung des oben erwähnten Verfahrens zum Gegenstand.
Das Verfahren und die Vorrichtung gemäß der Erfindung bieten als Hauptvorteil die Möglichkeit, in kurzer Zeit die Lage eines Rahmensynchronisationsbits und daraufhin die Lage jedes der Rahmenbits sowie zu bestimmen, ob eine Inversion der empfangenen Bits vorliegt, und eine vollständige Fehlerkorrektur bezüglich der Synchronisationsbits zu bewirken. Da diese Korrektur vollständig sein kann, ist es also mit dem erfindungsgemäßen Verfahren möglich, die Synchronisationsbits zur Übertragung bestimmter besonderer Nachrichten zu verwenden, indem bei der Aussendung gezielt Fehler eingeführt werden, um der Gesamtheit der übertragenen Synchronisationsbits besondere Konfigurationen entsprechend gewissen Typen von Nachrichten zu verleihen, die man übertragen möchte.
Andere Kennzeichen und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnungen hervor.
Figur 1 zeigt das Format eines Elementarrahmens.
Figur 2 ist ein Beispiel von nebeneinanderliegenden multiplexierten Rahmen.
Figur 3 ist ein Anwendungsbeispiel des erfindungsgemäßen Verfahrens.
Figur 4 zeigt die Erweiterung des erfindungsgemäßen Verfahrens auf die Realisierung einer Vorrichtung mit k multiplexierten Kanälen.
Die Figuren 5A, 5B und 5C zeigen die multiplexierten Rahmen.
Figur 6 zeigt eine Vorrichtung zur Bestimmung der Werte der erwarteten Bits.
Figuren 7 und 8 zeigen Ausführungsvarianten der Vorrichtung nach Figur 6.
Figur 9 ist eine Vorrichtung, mit der erkannt werden kann, ob Umkehrungen in den empfangenen Synchronisationsbits vorliegen.
Das nachfolgend beschriebene erfindungsgemäße Verfahren besteht darin, die Synchronisationsbits in den in mehreren Kanälen eines Multiplexrahmens übertragenen Nachrichten zu suchen, die Fehler in den gefundenen Synchronisationsbits zu eliminieren und die Verfolgung der Synchronisation über die verschiedenen Multiplexkanäle sicherzustellen. Jeder Elementarrahmen einer Nachricht hat ein Format, wie es in Figur 1 dargestellt ist, und die zwischen dem Sender und dem Empfänger übertragenen benachbarten Rahmen besitzen eine Konfiguration, die in Figur 2 zu sehen ist. In diesen beiden Figuren bezeichnen die Symbole Si, Si+1, Si+2 die Positionen der Synchronisationsbits, und ihnen folgen für jeden der Rahmen die Bits der übertragenen Nachricht. In der nachfolgenden Beschreibung wird davon ausgegangen, daß jeder der Rahmen eine bestimmte Länge L besitzt.
Die Suche nach den Synchronisationsbits erfolgt mit Hilfe einer Korrelations zwischen dem Wert jedes empfangenen Bits und seinem vermuteten und erwarteten Wert, der in bekannter Weise mit Hilfe des Erzeugungspolynoms berechnet wird, welches auf der Sendeseite zur Erzeugung der pseudozufälligen Synchronisationsbits gedient hat. Diese Korrelationen bestehen darin, über eine vorgegebene Anzahl aufeinanderfolgender Rahmen zusammenzuzählen, wieviel Mal jedes Bit eines Rahmens und das dazu homologe Bit, das dieselbe Position in den vorhergehenden Rahmen einnimmt, denselben Wert wie das erwartete Syn chronisationsbit besitzt. Die so erhaltenen Gesamtzahlen für jede Bitposition werden mit einem bestimmten Schwellwert verglichen, und die Bitposition, der die erste Gesamtsumme entspricht, die größer als der vorgegebene Schwellwert ist, wird als die betrachtet, die der Position des Synchronisationsbits entspricht.
Wenn gemäß der Erfindung die Multiplexstruktur sich auf einen einzigen Kanal beschränkt, dann wird der erste Schwellwert S&sub1; abhängig von einer Mindestanzahl N&sub1; von Korrelationen bestimmt, die mit den Wahrscheinlichkeiten eines Fehlalarms PFA und der Nichterkennung PND kompatibel sind, die die Übertragung charakterisieren. Da die Wahrscheinlichkeit, ein Bit in einem beliebigen Rahmen zu erkennen, den Wert 1/2 besitzt, wird die Wahrscheinlichkeit, dieses gleich Bit n mal in N&sub1; aufeinanderfolgenden Rahmen zu erkannen, durch folgende Formel bestimmt:
Hierbei ist
Fixiert man mit einer Schwelle S&sub1; die Anzahl von möglichen Fehlerkennungen eines Synchronisationsbits in N übertragenen Rahmen, dann wird die Wahrscheinlichkeit, einen Wert von n oberhalb der Schwelle S&sub1; zu erhalten, gleich
Umgekehrt kann man mit den obigen Beziehungen für eine gegebene Wahrscheinlichkeit eines Falschalarms die Entscheidungsschwelle S abhängig von der Anzahl N von analysierten Rahmen bestimmen.
In annähernd ähnlicher Weise kann die Schwelle S&sub1; festgelegt werden, indem man die Wahrscheinlichkeit der Nichterkennung PND oder auch die Wahrscheinlichkeit, daß im Empfänger das erwartete Synchronisationsbit nicht erkannt wird, bewertet. Dies entspricht beispielsweise dem Fall, daß das empfangene Signal vollständig auswertbare Kennwerte hat, aber mit seinem erfaßten Wert wegen des Übertragungsrauschens nicht dem Wert des übertragenen Bits entspricht. Wenn Pe die Wahrscheinlichkeit ist, daß der Empfänger sich über den Wert eines Bits irrt, dann wird in diesem Fall die Wahrscheinlichkeit, das empfangene Bit in N übertragenen Rahmen richtig zu erkennen, durch die Beziehung definiert
Die Wahrscheinlichkeit PND einer Nichterkennung wird damit durch folgende Formel definiert
Hierbei ist n kleiner als die festgelegte Entscheidungsschwelle S&sub1;. Umgekehrt läßt sich mit der obigen Formel für eine gegebene Wahrscheinlichkeit PND der Nichterkennung eine Entscheidungsschwelle S&sub1; abhängig von der Anzahl N der analysierten Rahmen bestimmen. Bei der folgenden Elementarkorrelation wird der Empfänger N&sub2; = N&sub1;+1 Korrelationen durchgeführt haben, und wie vorher kann die Gesamtzahl des Auftretens des gewünschten Werts des Synchronisationsbits mit einer neuen Schwelle S2 verglichen werden, die mit denselben Wahrscheinlichkeiten eines Fehlalarms PFA und der Nichterkennung PND kompatibel ist.
Der oben beschriebene Vorgang kann so für jeden nachfolgenden Rahmen wiederholt werden bis zu einem Wert Nmax, bei dem garantiert werden kann, daß die analysierten Rahmen nicht synchronisiert sind, wenn keine Gesamtsumme den Wert der Entscheidungsschwelle überschritten hat. Das Verfahren ermöglicht also für eine gegebene Wahrscheinlichkeit eines Fehlalarms PFA und der Nichterkennung PND eine Behandlungszeit zu erreichen, die sich automatisch den Übertragungsfehlern anpaßt.
Ein Ausführungsbeispiel einer Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens ist in Figur 3 dargestellt. Diese Vorrichtung enthält ein erstes Entscheidungsorgan, das von einer unterbrochenen Linie eingerahmt ist und an einen Entscheidungsschwellenspeicher 2 und einen Bitpositionsspeicher 3 gekoppelt ist. Die Vorrichtung enthält weiter einen Komparator 4 zum Vergleich des Zustands jedes in einem Rahmen empfangene Bits mit den erwarteten Wert des Synchronisationsbits, einen Rahmenzähler zur Adressierung des Speichers 2 abhängig von der Anzahl der analysierten Rahmen und einen Bitzähler 6, der von einem Bittaktkreis 7 weitergeschaltet wird. Das Entscheidungsorgan 1 enthält einen Multiplexer 8 mit L Ausgängen, die je an einen Akkumulator einer Gruppe von Akkumulatoren gekoppelt sind, die die Bezugszeichen 9&sub1; bis 9L tragen. Der Multiplexer 8 ist mit seinem Eingang an einen ersten Ausgang des Komparators 4 angeschlossen. Die Ausgänge der Akkumulatoren 9&sub1; bis 9L sind je an einen ersten Eingang eines der Komparatoren 10&sub1; bis 10L angelegt. Der zweite Eingang der einzelnen Komparatoren 10&sub1; bis 10L ist mit dem Datenausgang des Speichers 2 gekoppelt, um die Werte der Entscheidungsschwelle zu empfangen. Die Ausgänge der Komparatoren 10&sub1; bis 10L sind an je einen Eingang eines logischen ODER-Kreises 11 angeschlossen, dessen Ausgang an einen Schalteingang des Speichers 3 für die Bitposition führt. Die Vorrichtung enthält weiter ein zweites Entscheidungsorgan 12, das dem ersten Entscheidungsorgan 1 gleicht und an einen zweiten komplementären Ausgang des Komparators 4 gekoppelt ist.
Wie oben dargelegt, vergleicht der Komparator 4 den Wert jedes der empfangenen Bits mit dem erwarteten Wert eines entsprechenden Synchronisationsbits. Das Vergleichsergebnis wird einem Akkumulator 9 im Bittakt vom Multiplexer 8 unter Steuerung durch den Bitzähler 6 zugeführt. Der Inhalt jedes Akkumulators kann somit um eine Einheit jedesmal dann erhöht werden, wenn der Akkumulator an den Ausgang des Komparators 4 angeschlossen ist und wenn das empfangene Bit dem erwarteten Wert entspricht. Wenn der Inhalt eines Akkumulators 9 den vorgegebenen Schwellwert erreicht, der aus dem Speicher 2 ausgelesen wird, dann überträgt der entsprechende Komparator, der an seinen Ausgang angeschlossen ist, über den logischen ODER-Kreis 11 ein Schaltsignal an den Bitpositionsspeicher 3, wodurch die Adresse des vom Rahmenzähler 5 im Speicher 3 gelieferten Bits gespeichert wird.
Das oben beschriebene Beispiel für einen Kanal kann auf eine Ausführungsform erweitert werden, die k Kanäle auswertet und in Figur 4 zu sehen ist. In diesem Beispiel empfangen k Schaltkreise 13&sub1; bis 13k, die dem Schaltkreis aus Figur 3 gleichen, die zu vergleichenden Bits über einen Multiplexer 14a Die Bitpositionen, die diese Kreise erkennen, werden an ein Organ zur Suche der Kanalposition 15 übertragen. Das Kanalsuchorgan 15 vergleicht die von jeder der Vorrichtungen 13&sub1; bis 13k erkannten Positionen mit einer erwarteten Position des Minimumkanals. Die empfangenen Bits werden dann durch einen Multiplexer 14b auf die Kanäle des Empfangsgeräts über Verzögerungsleitungen 16&sub1; bis 16k und über Richtungsanpassungskreise 17&sub1; bis 17k verteilt. Die Multiplexer 14a und 14b werden von einem Kanalzähler 14c gesteuert, der vom Bittaktkreis 7 synchronisiert ist.
In Höhe des Multiplexrahmens der Art, wie er in den Figuren 5A , 5B und 5C gezeigt ist, und sofern mehrere Kanäle synchronisiert sind, führt die Existenz einer Wahrscheinlichkeit eines Fehlalarms PFA und der Nichterkennung PND auf jedem der Kanäle zu einer Wahrscheinlichkeit eines Fehlalarms PT = (PFA)NBV in Höhe des Rahmens. NBV bezeichnet in dieser Formel die Anzahl der synchronisierten Kanäle.
Um diesen Wert konstant zu halten, besteht das erfindungsgemäße Verfahren darin, die Wahrscheinlichkeit eines Fehlalarms, die in Höhe eines Kanals erforderlich ist, zu erhöhen, sobald ein anderer synchronisierter Kanal entdeckt wird. Die vom Speicher 2 gelieferten Schwellwerte werden dann direkt abhängig von der Anzahl der synchronisierten Kanäle angepaßt. Dadurch wird die Anzahl von durchzuführenden Korrelationen und damit die Dauer der Suchphase nach der Rahmensynchronisation verringert, wenn die Fehlerrate gering ist; so ist es möglich, sich an diese Fehlerrate anzupassen, um konstante Wahrscheinlichkeiten eines Fehlalarms PFA und der Nichterkennung PND zu erreichen.
In dem Beispiel der Figuren 3 und 4 stammt der erwartete Bitwert aus einem Mehrheitsvotum zwischen dem empfangenen Bit und gewissen bereits vorher in einem Schieberegister gespeicherten Bits, das durch das Erzeugungspolynom definiert ist, welches bereits die Aussendung auf der Sendeseite bestimmt hat.
Wenn beispielsweise das Erzeugungspolynom auf der Sendeseite die folgende Form hat
1+xp+xq
und wenn Bi das empfangene Bit des Rangs i bezeichnet, das in das Register gelangt, dann ergibt sich zwischen den Bits der Ränge i+p und i+q die folgende Beziehung
Bi = Bi+p Bi+q
Hierbei bedeutet das Symbol einen Exklusiv-ODER- Operator. Weiter gilt die Beziehung Bi = Bi+2p Bi+2q
da: Bi+p = Bi+2p Bi+p+q
und Bi+q = Bi+p+q Bi+2q.
Das Mehrheitsvotum kann also zwischen dem empfangenen Bit, dem Ergebnis der Beziehung Bi+p Bi+q und dem Ergebnis der Beziehung Bi+2p Bi+2q gebildet werden. Indem diese Operationen durchgeführt werden, kann man einen einfachen Fehler im empfangenen Bit eliminieren, wenn der Wert dieses Bits nicht mit dem aus dem Mehrheitsvotum zwischen dem empfangenen Bit und den partiellen Ergebnissen der Operationen Bi+p Bi+q und Bi+2p Bi+2q erhaltenen Wert übereinstimmt.
In diesem Fall wird der Wert des Mehrheitsvotums in das Register anstelle des empfangenen Bits eingespeist.
Um jedoch bei gewissen Konfigurationen die systematische Einspeisung von Fehlerbits in das Register zu vermeiden, besteht das erfindungsgemäße Verfahren darin, ein Mehrheitsvotum mit einer Qualitätsbewertung zu versehen. Eine entsprechende Vorrichtung ist in Figur 6 gezeigt. Sie enthält ein Empfangsregister 18, dem ein Qualitätsregister 19 zugeordnet ist. Letzteres ordnet jedem empfangenen Bit ein Qualitätsbit zu. Sie enthält weiter Exklusiv-ODER-Kreise 20 und 21, wobei der Kreis 20 die Exklusiv-ODER-Operation zwischen den Positionsbits p und q im Register 18 durchführt und der Exklusiv- ODER-Kreis 21 die entsprechende Operation zwischen den Bitpositionen 2p und 2q im Register 18 durchführt. Die Exklusiv- ODER-Kreise 20 oder 21 bewirken somit eine Schleifenbildung mit dem Register 18 gemäß einem Gesetz, das dem Polynomgesetz entspricht, mit dem auf der Sendeseite die Pseudozufallsbits erzeugt worden sind. Der Komparator 22 vergleicht den Pegel des empfangenen Bits mit einer vorgegebenen Rauschschwelle. Wird diese Schwelle überschritten, dann gilt das empfangene Bit als gut. Das empfangene Bit wird gleichzeitig mit den Werten der aus den Exklusiv-ODER-Kreisen 20 und 21 kommenden Bits an den Eingang eines Mehrheitsvotumskreises 23 angelegt, der diese Bits einem Mehrheitsvotum unterwirft und das Ergebnis an einen ersten Eingang eines Weichenglieds 24 anlegt. Der zweite Eingang des Weichenglieds 24 empfängt die empfangenen Bits. Das Weichenglied 24 wird vom Ausgang eines Speichers 25 gesteuert, dessen Adresseneingänge mit den Bitpositionen p, q, 2p und 2q des Qualitätsregisters 19 sowie mit dem Ausgang des Komparatorkreises 22 verbunden sind.
Der Speicher 25 enthält eine Tabelle, die die Zuverlässigkeit jedes der Elemente des Mehrheitsvotums definieren und beurteilen kann, ob das vom Kreis 23 durchgeführte Votum verwendbar ist oder nicht (Qualität und Konkordanz der Elemente des Votums). Außerdem kann daraus die Qualität des Ergebnisses für die Einspeisung eines Qualitätsbits in das Register 19 definiert werden. Wenn das Votum verwendbar ist, dann verbindet der Speicher 25 den Eingang des Registers 18 mit dem Ausgang des Mehrheitsvotumskreises 23, und das Ergebnis des Votums wird in das Register 18 eingeschrieben. Wenn dagegen das Votum nicht verwendbar ist, dann steuert der Speicher 25 das Weichenglied 24 so, daß das empfangene Bit direkt an den Eingang des Schieberegisters 18 gelangt und das Qualitätsbit in das Register 19.
Gemäß einer Ausführungsvariante der Vorrichtung gemäß Figur 6 ist es möglich, anstatt eines Vergleichs der Energie jedes empfangenen Bits mit einer Schwelle, die bestimmt, ob das Bit zuverlässig ist oder nicht, den Formfaktor der empfangenen Welle abzuschätzen. Dies kann sehr einfach geschehen, wenn die Welle beispielsweise von einem Demodulator stammt, indem die Form des empfangenen Bits mit einer erwarteten Form korreliert wird, um daraus eine Qualität abzuleiten, die die Verläßlichkeitsrate im Wert dieses Bits ergibt.
Wenn dagegen gar kein Kriterium zur Abschätzung dieser Qualität verwendet werden kann, dann kann ein anderes Vorgehen darin bestehen, einen Mittelwert der empfangenen Bits für jede Rahmenposition der Nachricht zu wählen. In diesem Fall wird die Vorrichtung gemäß Figur 6 so geändert, wie Figur 7 dies zeigt, in der das Qualitätsregister 19 durch eine Vorrichtung ersetzt ist, die einen Komparator 26, einen Multiplexer 27, einen Zähler 28 modulo p und einen Akkumulator 29 enthält. In diesem Fall wird das empfangene Bit Bi mit dem Ergebnis der Exklusiv-ODER-Operation Bi+p Bi+q verglichen, die im Exklusiv-ODER Kreis 20 erhalten wird, und zwar mit Hilfe eines Komparators 26, und das Vergleichsergebnis wird an einen Akkumulator 29 über einen Multiplexer 27 angelegt, der vom Zähler 28 modulo p gesteuert wird. Das Vergleichsergebnis im Komparator 26 wird somit im Akkumulator 29 mit jedem Zyklus modulo p des Zählers 28 akkumuliert. Der Inhalt des Akkumulators 29 wird im Komparator 29 mit einem gegebenen Schwellwert verglichen. Wenn das Vergleichsergebnis unterhalb des Schwellwerts liegt, wird das empfangene Bit als nicht verläßlich bezeichnet. Das Ergebnis des Mehrheitsvotums, das im Mehrheitsvotumskreis 23 durchgeführt wird, wird anstelle des Bits Bi an den Eingang des Registers 18 durch ein Weichenglied 30 angelegt. Im entgegengesetzten Fall, d.h. wen das Vergleichsergebnis positiv ist, wird das empfangene Bit unmittelbar durch das Weichenglied 30 an den Eingang des Registers 18 angelegt.
In einer anderen Ausführungsvariante, die in Figur 8 gezeigt ist, wird die von den Exklusiv-ODER-Kreisen 20 und 21 gebildete Summe mit einem Qualitätsmerkmal versehen. Dies geschieht gemäß Figur 8 in den UND-Kreisen 31 und 32, die logische UND-Operationen auf die Bitpositionen p und q einerseits bzw. 2p und 2q andererseits des Qualitätsregisters anwenden. Somit werden die Ergebnisse der Exklusiv-ODER-Operationen in den Kreisen 20 und 21 und der logischen ODER-Operationen in den Kreisen 31 und 32 gleichzeitig mit dem empfangene Bit und mit dem Ergebnis des Vergleichs im Komparator 22 an die entsprechenden Eingänge des Mehrheitsvotumskreises 23 angelegt. Das Ergebnis des Mehrheitsvotums wird somit direkt einerseits an den Eingang des Registers 18 und andererseits an den Eingang des Registers 19 angelegt.
Der Erhalt von vollständig korrigierten Bits in dem Register 18 erlaubt die Verwendung des Vergleichs mit den empfangenen Bits zur Meldung an nicht dargestellte äußere Auswertungsvorrichtungen, sowie deren Verwendung als zusätzlichen Übertragungskanal. Man kann außerdem die Synchronisation im Fall eines Signalverlusts verfolgen und zugleich die Entwicklung der Änderungen auf der Sendeseite verfolgen. Hierzu kann man mit verschiedenen Korrelationen und Zeitverzögerungen eine gefahrlose Abfolge der verschiedenen Verfolgungsfunktionen erreichen. Im Register 18 ist es stets möglich, dauernd das Ergebnis der Rückschleifung mit dem empfangenen Bit zu vergleichen. Wenn das Register mindestens einen Fehler enthält, dann ergibt sich automatisch eine Abweichung zwischen den örtlich erzeugten Folgen und der empfangenen Folge. Eine sorgfältige Wahl des nicht reduzierbaren Polynoms des Grades N führt zu einer geringen Autokorrelation zwischen zwei um die Länge 2N-1 verschobenen Folgen. Hält man die Anzahl von Okkurenzen oberhalb einer gewissen Schwelle, dann kann man sicher sein, daß das Register keinerlei Fehler enthält. Es ist somit möglich, eine Folge von Synchronisationsbits zu erzeugen, in der alle Fehler eliminiert sind. Das Abzählen der Abweichungen zwischen den empfangenen Bits und dem örtlich erzeugten Bits (Korrelationsgrad) liefert eine Kenntnis über die Fehlerrate beim Empfang dieser Bits. Da diese Übertragungsfehler in gleicher Weise bei den Synchronisationsbits und den Datenbits auftreten, bietet die Abschätzung der Fehlerrate in den Synchronisationsbits ein direktes Bild der Fehlerrate der Übertragung, so daß diese Rate vorzugsweise an äußere Überwachungs- und Betriebsvorrichtungen des Übermittelungssystems mitgeteilt wird. Wenn mehrere Kanäle multiplexiert sind, und wenn nur einige Kanäle synchronisiert sind, dann kann man mit den oben erläuterten Vorrichtungen weiterhin eine örtliche Synchronisation der Empfangsvorrichtung im Fall eines Synchronisationsverlusts durchführen, wenn beispielsweise die Synchronisation alle synchronisierten Kanäle betrifft. Dies ist vorteilhaft, weil der Empfänger, indem er örtlich die Synchronisation weiterführt, in jedem Augenblick die Synchronisation wiederfinden kann, wenn der Grund verschwindet, der den Synchronisationsverlust ausgelöst hat. Dies erlaubt den Verschlüsselungseinrichtungen, die Bearbeitung von Nachrichten unmittelbar fortzusetzen, ohne die Synchronisationsbits jedes der multiplexierten Kanäle suchen zu müssen. Der Synchronisationsverlust auf nur einigen Kanälen, während mindestens ein Kanal verbleibt, dessen Korrelationsgrad die vorbestimmte Schwelle übersteigt, erlaubt dagegen den Schluß, daß das Phänomen vor dem Multiplexer liegt und nur in einer Veränderung der Folge der ausgesandten Pseudozufallsbits liegt. Es ist dann möglich, eine Suche nach dieser neuen Folge in den Kanälen durchzuführen, die die Synchronisationsbits nicht mehr empfangen, während die anderen Kanäle mit dem Rahmensynchronisationsbits weiter funktionieren, auf die sie vorher synchronisiert worden sind.
Für eine Unterscheidung zwischen einem vollständigen oder partiellen Synchronisationsverlust kann ein Verfahren darin bestehen, örtlich die Synchronisationsbits zu erzeugen, sobald der Synchronisationsverlust eines Kanals auf diesem Kanal festgestellt wurde, indem eine Verzögerung ausgelöst wird. Wenn der Synchronisationsverlust auf allen Kanälen vollständig ist, dann wird die Synchronisation jedes der Kanäle weiter örtlich erzeugt, indem die Zeitverzögerung auf Null gesetzt wird und indem diese erneut gestartet wird, wenn auf einem Kanal die Synchronisation wieder erscheint. Am Ende der Zeitverzögerung kann man daher sicher sein, daß einzelne Kanäle nicht mehr synchronisiert sind, während andere keine Veränderungen erfahren haben, so daß es möglich ist, das Register der ersten Kanäle erneut zu aktualisieren, um die Konvergenzprozedur auf eine neue Folge zu starten.
Gemäß einer anderen Ausführungsvariante der Erfindung, die in Figur 9 dargestellt ist, ist es noch möglich, Schieberegister 33&sub1; bis 33k zu verwenden, die zum Beispiel als FIFO- Register organisiert sind (First-In, First-Out), um eine feste Verzögerung in jedem Kanal zu erzielen. Dies erlaubt die Bestimmung des Vorliegens einer Inversion in der Übertragung mit Hilfe beispielsweise eines doppelten Korrelators 34&sub1; bis 34k in jedem der Kanäle zu bestimmen, von denen der eine in dem kurzen Zeitraum die empfangenen Bits und der andere die invertierten empfangenen Bits bearbeitet. Diese Ergänzung erlaubt es, Erscheinungen aufgrund der Übertragung zu erkennen, beispielsweise vom Typ MSK, oder auch eine Veränderung des Netzes oder das Vorliegen einer gewollten Modulation mit sehr geringem Durchsatz beispielsweise zum Zweck der Fernmeldung von Befehlen auf Dienstkanälen zu erfassen. Diese Inversion kann ohne Bitverlust korrigiert werden, wenn die Dauer der Korrelation mit der durch das Schieberegister eingeführten Verzögerung identisch ist, um die in dem FIFO-Register enthaltenen Bits mit Hilfe von Inverterverstärkern 35&sub1; bis 35k zu invertieren. Wenn diese Inversion in jedem synchronisierten Kanal erfolgt und man diese Modulationskonfiguration verbietet, dann kann man davon ausgehen, daß sie global ist und kann auch die nicht synchronisierten Kanäle invertieren. Wenn diese Inversion dagegen nur in einigen Kanälen erfolgt, kann sie als ein Symbol interpretiert werden, das auf einem Befehlskanal ausgesendet wird. Dieses Symbol kann dann durch eine Tabelle dekodiert werden, die in einem Speicher 36 enthalten ist, der abhängig von der von den Korrelatoren 34&sub1; bis 34k gelieferten direkten oder invertierten Richtung adressiert wird.
In gleicher Weise kann im Fall einer Übertragung mit sehr geringer Fehlerrate die gewollte Aussendung eines Fehlers in den Synchronisationsbits als zusätzlicher Kanal mit sehr geringer Bitrate dienen. Diese Fehler müssen eine ausreichende Redundanz haben, um erkannt werden zu können, aber man kann dann dafür sorgen, daß sie keine Blockierkonfiguration des Registers herbeiführen, wenn beispielsweise gewisse Doppelfehlerkonfigurationen auftreten, um nicht die Suche nach Synchronisation und die Konvergenz zu verzögern.
Natürlich können die dargestellten Ausführungsformen die Erfindung nicht einschränken.
Beispielsweise kann man sehr wohl die verschiedenen beschriebenen Verarbeitungsschritte mit einer Architektur vollziehen, die einen geeignet programmierten Mikroprozessor enthält.

Claims

1. Verfahren zur Akquisition von Synchronisationsbits in Systemen zur Übertragung von Daten, die zwischen mindestens einem Sender und einem Empfänger übertragen werden, wobei der zwischen dem Sender und dem Empfänger ausgetauschte Informationsfluß in Rahmenblocks aufgeteilt ist, die einem oder mehreren Kanälen angehören und wobei jeder synchronisierte Rahmen vom nächstfolgenden Rahmen durch mindestens ein Synchronisationsbit getrennt ist, dadurch gekennzeichnet, daß es auf der Empfangsseite darin besteht, den Wert jedes empfangenen Bits modulo der Anzahl der im Rahmen enthaltenen Bits mit den vermuteten Werten der Synchronisationsbits zu vergleichen (4), die Ergebnisse der an jedem Bit durchgeführten Vergleiche zu akkumulieren (9&sub1; bis 9L) und in den empfangenen Bits die Bitpositionen modulo der Anzahl der in einem Rahmen enthaltenen Bits zu ermitteln (3), für die die akkumulierten Werte größer als ein einstellbarer Schwellwert (S) modulo der Anzahl der in einem Rahmen enthaltenen Bits ist, und zwar abhängig von der Anzahl der bereits für jedes Bit eines Rahmens durchgeführten Vergleiche und angepaßt in Abhängigkeit an die Wahrscheinlichkeiten eines Fehlalarms und einer Nichterkennung, die die Übertragungsstrecke charakterisiert.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Bitpositionen, die in der Folge der empfangenen Bits ermittelt wurden, gespeichert werden (3), um nach ihrer relativen Adresse (5, 6) die Reihenfolge der synchronisierten Kanäle zu bestimmen.

3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Akkumulierungen bis zu einer Höchstzahl entsprechend einer Rahmenzahl Nmax durchgeführt werden, jenseits der man sicher sein kann, wenn keine Akkumulierung den Schwellwert überschritten hat, daß die analysierten Rahmen nicht synchronisiert sind.

4. Verfahren nach einem beliebigen der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die vermuteten Werte der Synchronisationsbits einen der beiden Binärwerte "1" oder '0" haben können und daß die Akkumulierungen gleichzeitig beim Auftreten eines Zustands (Bit 1) und des Gegenzustands (Bit 0) erfolgen, um das Vorliegen von Inversionen in den Synchronisationsbits zu erkennen.

5. Verfahren nach einem beliebigen der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Synchronisationsbits auf der Sendeseite gemäß einer Folge von Pseudozufallsbits erzeugt werden.

6. Verfahren nach einem beliebigen der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß es zur Ermittlung des vermuteten Werts eines Synchronisationsbits darin besteht, die bereits empfangenen Synchronisationsbits mit dem Erzeugungspolynom zu multiplizieren, das auf der Sendeseite zu ihrer Erzeugung gedient hat.

7. Verfahren nach einem beliebigen der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß es darin besteht, die Fehler in den empfangene Synchronisationsbits zu korrigieren, indem jedem empfangenen Synchronisationsbit ein seine Qualität (19, 23, 25) ausdrückendes Bit zugeordnet wird, und indem der erwartete Wert jedes Synchronisationsbits mit Hilfe eines durch die Qualität der empfangenen Bits gewichteten Mehrheitsvotums berechnet wird (20, 21, 23, 31, 32).

8. Verfahren nach einem beliebigen der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß es darin besteht, Änderungen in der Folge der Synchronisationsbits bewußt hervorzurufen, um zusätzliche Nachrichten zu übertragen.

9. Verfahren nach einem beliebigen der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß es darin besteht, die Übertragungsfehlerrate zu bestimmen, indem die Fehlerrate der Synchronisationsbits gemessen wird.

10. Verfahren nach einem beliebigen der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß es darin besteht, in jedem Augenblick durch Korrelationen mit den empfangene Bits zu entscheiden, ob die Synchronisation unverändert aufrechterhalten werden soll oder nur der Teil geändert werden soll, der auf der Sendeseite verändert ist.

11. Vorrichtung zur Akquisition von Synchronisationsbits in Systemen zur Übertragung von Daten, die zwischen mindestens einem Sender und einem Empfänger übertragen werden, zur Durchführung des Verfahrens nach einem beliebigen der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß im Empfänger vorgesehen sind:

- ein erstes und ein zweites Entscheidungsorgan (1), die an einen Entscheidungsschwellenspeicher (2) und einen Bitpositionsspeicher (3) gekoppelt sind,

- ein erster Komparator (4), um den Zustand jedes empfangenen Bits eines Rahmens mit dem erwarteten Wert des Synchronisationsbits zu vergleichen,

- ein Rahmenzähler (5), um den Entscheidungsschwellenspeicher (2) abhängig von der Anzahl der analysierten Rahmen zu adressieren,

- und ein Bitzähler (6).

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das erste und das zweite Entscheidungsorgan (1) aufweisen:

- einen Multiplexer (8) mit L Ausgängen, die je an einen Akkumulator (9&sub1; bis 9L) gekoppelt sind, während ein Eingang des Multiplexers an einen ersten Ausgang des ersten Komparators (4) angeschlossen ist, um den Zustand jedes empfangenen Bits eines Rahmens zu vergleichen, wobei die Ausgänge jedes Akkumulators (9&sub1; bis 9L) je an einen ersten Eingang von zweiten Komparatoren (10&sub1; bis 10L) angeschlossen sind, deren zweite Eingänge mit einem Datenausgang des Entscheidungsschwellenspeichers (2) verbunden sind,

- einen logischen ODER-Kreis (11), der mit seinen Eingängen an die Ausgänge der zweiten Komparatoren und mit seinem Ausgang an einen Schalteingang des Bitpositionsspeichers (3) angeschlossen ist.

13. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die ersten und zweiten Entscheidungsorgane sowie der Rahmenzähler (5) und der Bitzähler (6) durch Schaltkreise eines Mikroprozessors gebildet sind.

14. Vorrichtung nach einem beliebigen der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Empfänger ein Funkempfänger ist.