DE1815233B2 - Verfahren und schaltungsanordnungen zum ueberwachen des gleichlaufs zwischen einem datensender und einem datenempfaenger - Google Patents

Description

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Die Erfindung betrifft Verfahren und Schaltungsanordnungen zum Überwachen des Gleichlaufs /wischen einem Datensender und einem Datenempfänger in digitalen Datenübertragungsanlagen, insbesondere Fernschreibübertragungsanlagen, in denen die Nachrichten in Form von einzelnen, unter sich jeweils gleichlangen Abschnitten von Nachrichtenwörtern und dazwischenliegenden, ebenfalls unter sich jeweils gleichlangen Synchronisierwörtern ausgesandt werden und die empfangenen Nachrichten auf das Vorliegen von Synchronisierwörtern und deren Übereinstimmung mit empfangsseitig vorliegenden Prüfwörtern verglichen werden.

Übertragungen digitaler Nachrichten erfordern unbedingt Gleichlauf zwischen dem Sender und dem Empfänger. Diesen Gleichlauf sicherzustellen, sind im wesentlichen zwei Verfahren bekannt: das Start-Stop-Verfahren und das Synchron-Verfahren. Die Erfindung bezieht sich in erster Linie auf Anwendungen des Synchron-Verfahrens, bei dem es wichtig ist, daß bei quasikontinuierlicher Übertragung von Nachrichtenzeichen die sendenden und empfangenden Einrichtungen sich in hinreichendem Gleichlauf befinden.

Ein besonderes Problem tritt auf, wenn die zu übertragenden Nachrichten vor der Aussendung durch eine festgelegte logische Verknüpfung mit den Bits einer Schlüsselbitfolge kombiniert und somit chiffriert übertragen werden sollen. Dann ist sowohl beim Synchron-Verfahren als auch beim Start-Stop-Verfahren ein 'Gleichlauf des Empfängers mit dem Sender ^ unbedingt erforderlich. Auch dieser Notwendigkeit kommt die Erfindung entgegen.

Fs ist durch die FR-PS 12 10 170 bekannt bei der

digitalen Nachrichtenübertragung außer der Nachrichtensignalübertragung ebenfalls den Gleichlauf sicherstellende Signale vom Sender zum Empfänger zu übertragen. Dazu wird eine Einteilung des gesendeten Datenstroms in Zyklen durchgeführt, deren Ende jeweils durch eine charakteristische Binärfolje gekennzeichnet ist. Das Ende der gewählten Binärfolge ist gleichbedeutend mit einem neuen Start-Signal.

Eine weitere Entwicklung dieses Verfahrens ist durch die FR-PS 14 39 165 bekannt. Gemäß dieser ist der zu übertragende Nachrichtenstrom in Nachrichtenwörter von N Impulsen und, jeweils auf ein Nachrichtenwort folgend, vorbestimmte Synchronisierwörter von η Impulsen eingeteilt. Der Empfänger erkennt die Synchronisierwörter und setzt sich mit ihrer Hilfe in Gleichlauf mit dem Sender. Danach wird, ebenfalls mit Hilfe der Synchronisierwörter, die Aufrechterhaltung des Gleichlaufs überwacht. Es wird darauf hingewiesen, daß entsprechend dieser zweitgenannten französischen Patentschrift fü · die Erkennung hinreichend hergestellten Gleichlauf« die Erkennung der gesamten festgelegten Kombination von η Binärimpulsen erforderlich ist. Für die anschließende Überwachung der Aufrechterhaltung des Gleichlaufs sind jedoch Maßnahmen genannt, die sporadische Störungen bis zu einem gewissen Grad zulassen.

Der Vorteil der Erfindung ist demgegenüber, daß bereits beim Erkennen eines ersten hinreichend richtigen Synchronisierwortes der Gleichlauf als erkannt betrachtet wird und daß dann anschließend eine laufende Gegenüberstellung der Anzahl der als richtig erkannten zu den als falsch erkannten Synchronisierwörtern durchgeführt wird, womit einerseits ein schnelles Intrittfallen des Empfängers mit dem Sender und andererseits eine definierte Toleranz gegenüber sporadischen Störungen gegeben ist, indem mehr »richtig« empfangene Synchronisierwörter den Einfluß von weniger »falschen« aufheben.

Durch die GB-PS 9 45 816 ist ein Verfahren zur Gleichlaufkorrektur bei der synchronen Telegraphic bekannt, bei dem während jeder empfangenen Zeichenperiode das Verhältnis von Zeichen- zu Trennschritten geprüft wird. Dazu muß für jedes Zeichen ein festes Verhältnis von Zeichen- zu Trennschritlen sendeseitig vorgegeben sein. Grundsätzlich ist dabei eine Umcodierung von Zeichen erforderlich, die nicht in diesem vorgeschriebenen Code bereits aus einer Quelle kommen. Im Hinblick auf die genormten und international standardisierten Zeichen der verschiedenen Alpha bete müssen somit besondere Urncodierungsmaß nahmen getroffen werden. Empfangsseitig ist dam ebenfalls eine entsprechende Rückcodierung durchzu führen.

Was den Stand der Technik verschlüsselt zi übertragender digitaler Nachrichten anbetrifft, sei au die deutsche Patentanmeldung P 15 37 949.4 hingewie sen, gemäß der bereits die chiffrierte Nachrichtenübet tragung durch Kombination digitaler Signale m Schlüsselbitfolgen durchgeführt wird.

Die Aufgabe der Erfindung besteht in der Angab eines Verfahrens, das in über den Stand der Techni hinausgehender Weise bereits beim Erkennen eint ersten hinreichend richtig empfangenen Synchronisie worts auf ausreichenden Gleichlauf schließen läßt-, ι soll dann eine laufende Gegenüberstellung der rieht empfangenen zu den falsch empfangenen Synchron sierwörtern durchführbar sein und nur dann auf eit Störung des Gleichlaufs geschlossen werden, wenn d

Anzahl der falsch empfangenen Synchronisierwörler gegenüber den richtig empfangenen überwiegt; die übertragbaren Codes sollen völlig transparent haltbar sein und kein spezielles Zeichen/Trennungsverhältnis vorgeschrieben werden; auch soll eine zweckmäßige Kombination der Synchronisierworlübertragung mit einer Geheimhaltungsverschlüsselung ermöglicht werden.

Die Lösung dieser Aufgabe ist dadurch gekennzeichnet, daß die auszusendenden Nachrichten in an sich bekannter Weise sendeseitig in einer festgeigten Anordnung aus einzelnen Nachrichtenwörtern vorgegebener Bitanzahl und dazwischen eingefügten Synchronisierwörtern zusammengesetzt werden, daß die empfangenen Nachrichten empfangsseitig zu difinierten Zeiten auf das Vorliegen von Synchronisierwörtern untersucht und auf das Übereinstimmen derselben mit dem jeweils vorliegenden Prüfwort innerhalb einer vorgebenen Mindestanzahl von Bitstellen verglichen werden und daß das Auftreten von mehr Übereinstimmungen als Nichtübereinstimmungen innerhalb einer vorgegebenen Anzahl von Vergleichen als ausreichender Gleichlauf bewertet wird.

Mit dieser Lösung sind die bereits genannten Vorteile gegenüber den beiden zitierten französischen Patentschriften auf eine sehr praktische Weise erreichbar. Die einengenden Vorschriften gemäß der genannten britischen Patentschrift mit konstantem Zeichenschritt-zu-Trennschritt-Verhältnis und dem entsprechend erforderlich werdende Um- und Rückcodierungen werden vermieden.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben, und im Anspruch 12 ist die bei der Aufgabenstellung angedeutete Kombination mit einer Geheimhaltungsverschlüsselung erläutert.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben. Es zeigt

Fig. 1 ein verschlüsselendes Übertragungssystem, das die erfindungsgemäß ausgebildete Synchronlaufkontrolle enthält.

Fig. 2 das Blockschaltbild fur das Prinzip des Vergleichs der aufgenommenen Synchronisierwörtcr mit empfangsseitig erstellten Prüfwörtern,

F i g. 3 die Schaltkreise für die Bildung von Auf- und Ab/ählimpulsen eines prüfenden Qualitätszählers.

F ι g. 4 die Bildung von Steuerzeichen als Funktion des jeweiligen Zählerstandes dieses Qualitätszählcrs.

I ι g. 5 ein Blockschaltbild für die Funktion der Schaltkreise im Normalbetrieb.

F i g. 6 die empfangsseitigen Schaltkreise für Suchbetrieb bei gestörtem Synchronlauf und

F i g. 7 eine schematische Erklärung des Suchbeiriebs der Schaltkreise gemäß F i g. 6.

Die auf der Sendeseite zu übertragenden Nachrichten laufen in Form von Nachrichtenwörtern fest vorgegebener Länge, z. B. m Wörtern zu je 54 Bits. ein. Nach dem Ende jedes Nachrichtenwortes vor dem Beginn eines nächsten soll ein Synchronisierwort, ebenfalls fest vorgegebener Länge. z.B. zu je K Bits, eingeschoben werden.

Dem ersten Frequenzteiler 2 mit dem Teilungsfaktor 1/Λ/ werden von Taktgeber 1 ständig Taktimpulse zugeführt. Aus der Menge der Taktimpulse gibt der Frequenzteiler 2 jeden /V-ten Impuls als Sendetakt-Bitimpuls für die Sendesteuerung je eines Bits weiter. Der /weite Frequenzteiler 3 mit dem Teilungsfaktor 1/64 nimmt die vom Frequenzteiler 2 kommenden Sendetakt-Bitimpulse auf und gibt jeden 64. als Sendetakt-Zyklusimpuls pro Folge je eines Nachrichtenwortes aus m = 54 Bits plus eines Synchronisierwortes aus η = 10 Bits weiter. Die Aufgabe dieser Sendetakt-Zyklusimpul-

se ist die Lösch- und Eingabesteuerung je eines Nachrichtenwortes pro Zyklus in das Mstellige Eingaberegister 4. Die Mischschaltung 5, im Beispiel ein Modulo-2-Addierer, ist mit ihrem ersten Eingang mit dem Ausgang des Eingaberegisters 4 verbunden ist. Der

ίο zweite Eingang der Mischschaltung 5 ist zur Einblendung einer Schlüsselbitfolge Cf aus 54 Bits zur Verschlüsselung des Nachrichtenwortes plus 10 weiterer Synchronisierbits mit einem nichtdargestellten Impulsgenerator verbunden. Dabei erfolgt die Ausgabe aus dem Eingaberegister 4 und ebenfalls die Eingabe der 64 Bits aus dem Impulsgenerator im Takt der Sendetakt-Bitimpulsfolge, die vom Frequenzteiler 2 kommt. Jeweils 54 Nachrichtenbits werden mit 54 Schlüsselbits in der Mischschaltung 5 modulo-2 addiert.

und anschließend werden die zehn letzten Bits der 64-Bit-ScHüsselimpulsfolge Cf als Synchronisierwort Cf'.angefügt.

Es ist für das Grundprinzip der Erfindung unerheblich, ob mit der im Beispiel beschriebenen Verschlüsselung gearbeitet wird oder ob die Mischschaltung 5 lediglich als einfache Weichenschaltung oder als Oder-Schaltung ausgebildet ist. mit deren Hilfe im Anschluß an jeweils 54 Nachrichtenbits ohne Verschlüsselung nur das Synchronisierwort Cf aus 10 Bits angeschlossen wird.

In jedem Falle — mit oder ohne Verschlüsselung — wird die Ausgangssignalfolge von der Mischschaltung 5 dem Eingang der Nachrichtenimpuls-Sendeanordnung 6 üblicher Bauart und weiter einem zugeordneter, Übertraglingskanal zugeführt.

Auf der Empfangsseile werden die aufgenommenen Signale mittels der Empfangsanordnung 7 demoduliert. Deren Ausgang ist einerseits mit dem ersten Eingang des Phascnvergicichers 8 und andererseits mit dem Signaleingang der Abtastanordnung 9 zur empfängergerechten Weitergabe der empfangenen Impulse verbunden.

Mit dem empfangsseiligen Taktgeber 20 ist der empfangsseitige erste Frequenzteiler 21 zur Erzeugung einer nut der Sendetakl-Bitimpulsfolge übereinstim-

mcnden Empfangstakt-Bitimpulsfolge in Reihe geschaltet. Der Frequenzteiler 21 weist zusätzlich einen Phasenstcuereingang auf. der mit dem Ausgang des Phasenvergleichers 8 verbunden ist. Der Ausgang des Frequenzteilers 21 ist einerseits mit dem zweiten Eingang des Phasenvergleichers 8 und andererseits mit dem Taktsteuereingang der Abtastanordnung 9 verbunden.

Des weiteren führt eine Ausgangsleitung vom Frequenzteiler 21 zum Eingang des empfangsseitigen

zweiten Frequenzteilers 40, der in seinem Teilungsfaktor 1/64 wiederum dem zweiten Frequenzteiler 3 der Sendeseite entspricht. Der Frequenzteiler 40 dient zur Erzeugung von Empfangstakt-Zyklusimpulsen.

Die vergleichende Erkennungseinrichtung 13, ist mit

ihrem ersten Eingang mit dem Ausgang der Abtastanordnung 9 und mit ihrem zweiten Eingang mit einem empfangsseitigen, in Fig. 1 nicht dargestellten. Impulsgenerator 24 verbunden. Der Impulsgenerator 24 dient zur Erzeugung einer mit der Sendeseite vereinbart

⁶S festgelegten Bitfolge CR aus 54 Schlüsselbits und einem Synchronisienvort CR'aus 10 weiteren Bits. Wird ohne Verschlüsselung gearbeitet, so wird an Stelle von 64 Bits aus dem in F i g. 1 nicht dargestellten empfangsseitigen

ff

Impulsgenerator 24 nur ein Prüfwort CR' aus 10 Bits verwendet, das dem sendeseitig gegebenen Synchronisieren CE' entspricht. Die empfangsseitige Mischschaltung 28, die überdies nur bei verschlüsselter Übertragung erforderlich ist, stellt aus den verschlüsselt übertragenen Nachrichtenimpulsen der einzelnen Nachrichtenwörter wieder Nachrichtenwörter im Klartext her.

Bei verschlüsselter Übertragung ist mit dem Ausgang der empfangsseitigen Mischschaltung, die im Beispiel ι ο wieder ein Modulo-2-Addierer ist, der Eingang des Ausgaberegisters 16 verbunden, dem im Falle der nichtverschlüsselten Übertragung die aufgenommenen Nachrichtenbits vom Ausgang der Abtastanordnung 9 direkt zugeführt werden. Das Ausgaberegister 16 dient is jeweils im Empfangstakt-Zyklus der Ausgabe der aufgenommenen und gegebenenfalls entschlüsselten einzelnen Nachrichtenwörler.

Die bereits genannte vergleichende Erkennungseinrichtung 13 dient auf der Empfangsseitc dem Vergleich der übertragenen und aufgenommenen Synchronisierwörter CE' mit den empfangsseitig erstellten Prüfwörtern CR'. Die jeweiligen Prüfergebnisse werden einer Prüfanordnung 14 zugeführt, die zusammen mit der Erkennungseinrichtung 13 nachfolgend näher erläutert wird.

F i g. 2 zeigt in Einzelheiten das Blockschahbild der Erkennungseinrichlung 13 aus F i g. 1. Die entsprechend dem Beispiel verschlüsselt übertragenen Naehrichienwörter und Synchronisierwörter CE' laufen über die Leitung 27 ein. Vom empfangsseitigen ersten Frequenzteiler 21 werden Empfangstakt-Bitimpulse über die Leitungen 22 und 23 weitergeführt. Über die Leitung 22 wird eine bitweise Ausgabe des Impulsgenerators 24 zum Prüfwortregister 25 gesteuert. Gleichzeitig erfolgt ein Weiterschieben des Inhalts des Prüfwortregisters 25 und von dessen Signalausgang eine Weitergabc der ein/einen Bits /um zweiten Eingang der cmpfangs'.eitigen Mischschaltung 28 zum Zwecke der Entschlüsselung. Im Gleichtakt rr.u den genannten Funktionen des Impulsgenerators 24 und des Prüfwortregisters 25 erfolgt eine bitweise Eingabe der aufgenommenen. verschlüsselten Nachrichtenwörter abwechselnd mit den Synchronisierwörtern CE' in ein Synchronisierwortregister 26. Über den Signalausgang des Synchronisicrwortregisters 26 gelangen die Nachrichtenwörter weiter zum ersten Eingang der empfangsseitigen Mischschaltung 28, werden dort entschlüsselt und laufen weiter zum Ausgaberegister 16. Die Leaving 30 bildet die Verbindung /um Ausgabercgistci" 16.

Die Synchronisierworterkennung wird zwischen den Registern 25 und 26 durchgeführt, die periodisch immer wiederkehrend je ein komplettes Synchronisierwort CE'und gleichzeitig ein Prüfwort CR'enthalten. Durch Empfangstakt-Zyklusimpulse, vom empfangsseitigen zweiten Frequenzteiler 40 gesteuert, wird immer wiederkehrend ein Vergleich je eines Prüf wort es CR 'im Prüfwortregister 25 mit einem Synchronisierwort CE' im Synchronisierwortregister 26 durchgeführt. Die Vergleichsfunktionen übernimmt eine an sich bekannte Majoritätslogik 31 unter dem vorstehend angegebenen Regeln: Wenn sich ein untersuchtes Synchronisierwort CE'überhaupt nicht oder doch nur in maximal ρ Stellen vom Prüfwort CR' unterscheidet, wird das aufgenommene Synchronisierwort CE' als »richtig« betrachtet Die WaM von ρ ist dabei in weiten Grenzen beliebig und sei lediglich im Beispiel als ρ = 3 angenommen. Unterscheidet sich ein empfangenes Synchronisierwort Cf in mehr als ρ Stellen vom Prüfwort CR', so wird das untersuchte Synchronisierwort CE' als »falsch« gewertet. Das Vergleichsergebnis »richtig« der Majoritätslogik 31 ist jeweils ein Kennzeichen dafür, daß hinreichender Synchronismus zwischen dem Sender und dem Empfänger bezüglich der Impulsfolgen Cfund CR oder CE' und CR' besteht. Vollständige Einzelheiten über den Aufbau der Majoritätslogik 31 werden hier nicht gegeben, da diese selbst nicht Gegenstand der Erfindung ist und solche Einrichtungen bereits bekannt sind. Im erläuterten Beispiel möge die Majoritätslogik 31 ein weiteres Register enthalten, in dem die Inhalte der Register 25 und 26 stellenweise modulo-2 addiert werden, und eine Zähllogik, die über die Erkennungsleitung 29 ein Ausgangssignal abgibt, solange nicht mehr als ρ »Eisen« vom genannten Modulo-2-Regisier anstehen, d. h., wenn nicht mehr als /7 Fehler (Nichtübereinstimmungen) beim Vergleich des Inhalts der beiden Register 25 und 26 vorliegen.

Fig. 3 und 4 geben Einzelheiten der die Ergebnisse der Erkennuni,seinrichtung 13 verarbeitenden Prüfanordnung 14 wieder. In F i g. 4 ist ein dreistelliger Qualitätszähler 32 dargestellt. Sein maximaler binärer Zählerstand »111« ist gleich »7« in dezimaler Form. Die Und-Schaltung 33 gibt dann, wenn alle Stellen des Qualitätszählcrs 32 eine »Eins« enthalten, ein Verriegelungssignal V ab. Das Vcrricgclungssignal V''wird über eine zugeordnete Leitung zur weiteren Verwendung in der Gesamtschaltungsanordnung verteilt und gleichzeitig dem Eingang des Inverters 38 zugeführt. Der Ausgang des Inverters 38 ist mit dem einen Eingang der Und-Schaltung 35 verbunden, deren anderer Eingang und deren Ausgang sieh in der leitung 36 /um Aufzählcingang + 1 des Qualitätszähiers 32 befinden. Über die Und-Schaltung 35 kann somit eine Aufzählung im Qualitätszähler 32 jeweils um »Eins« nur erfolgen, solange nicht über die Und-Schaltung 33 und den Inverter 38 die Und-Schaltung 35 blockiert wird.

Die Oder-Schaltung 34 gibt stets dann ein Signa; ab. wenn zumindest eine Stelle des Qualitätszählcrs 32 eine »Eins« enthält. Das Ausgangssignal dieser Oder-Schaltung 34 ist ein Signal N. das ausreichend synchronen Lauf anzeigt. Wenn kein Signal N erzeugt wird, im der Inverter 39 eingeschaltet und gibt über seinen Ausgang ein Signal 5 für gestörten Synchronlauf ab. Die beiden Signale Nund .S werden über gleichbenannte Leitungen /u den anderen Teilen der gesamten Anordnung verteilt. Die Funktionen der Signale V. N und .S" werden später noch erläutert.

Die Funktionen des Qualitätszählers 32 sind wie folgt gekennzeichnet:

a) Wenn der Qualitätszähler-inhalt »binär 11' ■ = »7 dezimal« ist, werden die Und-Schaltung 33 und die Oder-Schaltung 34 wirksam. Die Und-Schaltung 33 erzeugt das Verriegelungssignal V, und der Inverter 3« verhindert eint weitere Aufzählung des Qualitätszählers 32 bei gesperrter Und-Sehaltung 35. Die Oder-Schaltung 34 gibt gleichzeitig das Signal N für ausreichend synchronen Lauf ab. Ein Signal 5 wird auf Grund der Funktion des Inverters 39 nicht erzeugt.

b) Wenn der Qualtiätszähier-Stand sich zwischen »00i« und »110« befindet, dann wird von der Und-Schaltung 33 kein Verriegelungssignal V erzeugt. Über den Inverter 38 ist die Und-Schaltung 35 nicht gesperrt; somit sind weitere Aufzählungen des Qualitätszählers 32 noch möglich. Die Und-Schaltung 34 läßt jedoch vermittels

des Signals N ausreichend synchronen Lauf erkennen. Der Inrerter 39 gibt kein Signal S ab. c) Wenn der Stsad des Qualitätszählers 32 »Null« ist, geben weder die LJnd-Schaltung 33 noch die Oder-Schaltung 34 ihre Ausgangssignale Köder N iib. Im Gegensatz hierzu wird vom Inverter 39 das Signal S für gestörten (oder noch nicht vorhandenen) Synchronlauf abgegeben. Die Auf- und ebenfalls Abzählfunktionen des Qualitätszählers 32 werden durch das jeweilige Ausgangssignal der Majoritätslogik 31 über die Ausgangsleitung 29 gesteuert. Gemäß F i g. 3 werden vom empfangsseitigen ersten Frequenzteiler 21 die Empfangstakt-Bitimpulse über die Leitung 43 zur Und-Schaltung 42 geführt Der andere Eingang der Und-Schaltung 42 wird gegebenenfalls mit dem Signal 5 gespeist. Andererseits ist der Ausgang des zweiten Frequenzteilers 40 zur Weitergabe von Empfangstakt-Zyklusimpulsen mit dem einen Eingang der Und-Schaitung 41 verbunden, deren anderer Eingang mit dem Signal N gespeist wird. Entweder öffnet bei nichtvorhandenem Synchronismus das Ausgiingssignal der Und-Schaltung 42 die Und-Schaltung 44 oder öffnet bei ausreichend synchronem Lauf das Ausgangssignal der Und-Schaltung 41 die weitere Und-Schaltung 45. Somit wird entweder im Empfangsbittakt oder im Empfangszyklustakt je ein Impuls von der Und-Schaltung 44 oder von der Und-Schaltung 45 über die Oder-Schaltung 54, die Leitung 36 und die Und-Schaltung 35 zum Aufzähleingang des Qualitätszählers 32 gegeben solange die Majoritätslogik 31 über die Leitungen 29,46 und

47 den beiden Und-Schaltungen 44 und 45 zu erkennen gibt, daß der Synchronisierwort-Vergleich »richtig« ergibt.

Sollte der Prüfwortvergleich »falsch« ergeben, so gibt die Majoritätslogik 31 über die Leitungen 29,46,47 und

48 kein Signal zum Inverter 49 ab. Der Inverter 49 seinerseits erzeugt ein Ausgangssignal i:u dem einen Eingang der Und-Schaltung 53, deren anderer Eingang mit Empfangstakt-Zyklusimpulsen bei ausreichender Synchronisation vom Ausgang der Und-Schaltung 41 versorgt wird. Somit gibt die Und-Schaltung 53 nunmehr ein Signal über die Leitung 37 zum Abzähleingang des Qualitätszählers 32 weiter und vermindert dessen Zählerstand jeweils um »Eins«, wenn eine Nichtübereinstimmung zwischen dem Syndiroiiisierwort CE und dem Prüfwort CÄ'pro Empfangstakt-Zyklusimpuls erkannt wird. Damit wird also laufend eine Gegenüberstellung von als »richtig« und »falsch« zu wertenden Synchronisierwörtern CE'durchgeführt. Ein einziges oder auch mehrere aufeinanderfolgende »falsche« Synchronisierwörter lassen dabei noch nicht einen gestörten Synchronlauf erkennen, solange vorher jeweils ausreichend viele »richtige« Synchronisierwörter CZT'empfangen wurden.

Es, sei besonders darauf hingewiesen, daß während des nis reichend synchronen Laufes mit gegebenem Signal /V vermittels der Und-Schaltung 41 nur pro Empfa;i,j;stakt-Zyklusimpuis je ein Aufzähl- oder Abzählimpnls entsprechend dem Synchronisierwort-Vergleich zum Qualitätszähler 32 durchgegeben wird. Dagegen wird bei gestörtem oder noch nicht vorhandenem Synchronlauf bei gegebenem Signal S pro Empfangstakt-Bitimpuls vermittels der Und-Schaltungen 42 und 44 geprüft, ob nicht gerade ein »richtiges« f>j Synchronisierwort Cfeinläuft

Während in Fig.5 noch eine Zusammenfassung der Funktionen bei ausreichend synchronem Lauf dargestellt ist, vermittelt Fig.6 den Suchbetrieb be gestörtem Synchronlauf. Das Suchprinzip ist an Ham von F i g. 7 näher erklärt

Gemäß F i g. 6 ist der Ausgang des empfangsseitigei Taktgebers 20 über die Zweigleitung 56 zum erster Eingang der Und-Schaltung 57 gezeigt Deren zweitei Eingang wird gegebenenfalls mit dem Signal S füi gestörten Synchronlauf und deren dritter Eingang wire über die Leitung 62 vom ausstellseitigen Ausgang Si der Verriegelungsschaltung 52 gespeist, die noch zu erklären ist Die Ausgangsleitung 43 des empfangsseitigen ersten Frequenzteilers 21 weist die Zweigleitung 61 auf, die die bereits in F i g. 5 dargestellte Und-Schaltung 55 für die Empfangstakt-Bitimpulsversorgung des Impulsgenerators 24 und des Prüfwortregisters 25 im Normalbetrieb bei ausreichender Synchronisierung speist Der Ausgang der Und-Schaltung 55 ist mit der Ausgangslehung 63 über die Oder-Schaltung 65 geführt. deren zweiter Eingang über die Ausgangsleitung 64t mit der bereits genannten Und-Schaltung 57 verbunden ist. Somit werden über die Ausgangsleitung 63 dem Impulsgenerator 24 und dem Prüfwortregister 25 bei ausreichend synchronem Lauf jeweils Empfangstakt Bitimpulse und bei gestörtem Synchronlauf über die Und-Schaltung 57 und die Ausgangsleitung 64 direkte Taktgeberimpulse zum beschleunigten Suchen einer neuen Synchronisitrwort-Übereinstimmung zugefür, rt.

Die Leitung fur das Signal 5 bei gestörtem Synchronlauf weist die Zweigleitung 59 auf, welche die Und-Schaltung 60 speist, deren anderer Eingang mit der Zweigleitung 58 der Leitung 43 vom Ausgang des empfangsseitigen ersten Frequenzteilers 21 verbunden ist. Die Ausgangsleitung 67 der Und-Schaltung 60 verringert mit jedem durchgegebenen Empfangstakt Bitimpuls bei Suchbetrieb den Inhalt des zehnteiligen Suchzählers C um eine »Eins«. Jeder Stelle des Suchzählers C ist je ein Inverter / zugeordnet. Die Ausgangsleitungen dieser zehn Inverter / speisen die Und-Schaltung 68, die immer dann leitend wird, wenn der Zählerstand des Suchzählers C Null wird. [Die Ausgangsleitung 69 der Und-Schaltung 68 ist mit dem ausstellseitigen Eingang EO der bereits genannten Verriegelungsschaltung B2 verbunden. Die Ausgangsleilung 70 der höchsten Stelle ClO des Suchzählers Γ weist die Zweigleitung 71 auf, die zur Und-Schaltung 72 führt, deren zweiter Eingang mit dem ersten Zweig 73 des ausstellseitigen Ausgangs 50 der Verriegelungsschaltung B1 verbunden ist. Deren Funktionen werden noch beschrieben. Die Ausgangsleitung der Und-Schaltung 72 speist den einstellseitigen Eingang E\ der Verriegelungsschaltung B1. Der Ausgang der zehnten Stelle C10 des Suchzählers Cist über die Zweigleitung 74 mit dem ersten Eingang der Und-Schaltung 75 verbunden, deren Ausgang zum einstellseitigen Eingang der bereits genannten Verriegelungsschaltung B 2 führt. Der andere Eingang der Und-Schaltung 75 ist ähnlich wie bei der Und-Schaltung 72, mit dem ausstellseitigen Ausgang 50 der zu steuernden Verriegelungsschaltung B 2 über die Leitung 76 verbunden.

Der ausstellseitige Ausgang 50 der Verriegelungsschaltung B1 weist den Zweig 77 auf, der zur Und-Schaltung 78 führt. Deren zweiter Eingang wird durch die Zweigleitung 79 der Ausgangsleitung 64 der Und-Schaltung 57 gesteuert. Bei der Einschaltung der Und-Schaltung 78 wird von deren Ausgang ein Impuls abgegeben, der den Suchzähler C um eine »Zwei« erhöht.

Der einstellseitige Ausgang der Verriegelungsschal-

tung ß 1 ist zur Und-Schaltung 81 geführt, deren zweiter Eingang über den Zweig 82 der Ausgangsleitung 64 von der Und-Schaltung 57 gesteuert wird. Ein Signal, das über den Ausgang der U.id-Schaltung 81 abgegeben wird, erhöht den Stand des Suchzählers Cum »Eins«.

Die Leitung für das Signal V weist den Zweig 83, der mit Einschaltung des Signals V eine Löschung des Suchzählers C bewirkt, sowie den Zweig 84, der den ausseitigen Eingang £"0 der Verriegelungsschältung B1 steuert, und den Zweig 85, der zum ausseitigen Eingang £0 der Verriegelungsschaltung 52 führt, auf. Somit werden zu Beginn eines jeden Verriegelungssignals V der Suchzähler Cund die beiden Verriegelungsschaltungen B1 und B 2 gelöscht

Sollte der Synchronismus während des Betriebes verlorengehen, so wird der Stand des Qualitätszäblers 32 sehr schnell vermindert und erreicht gemäß F i g. 7 den Wert Q = 2 (bei a2), darauf Q = 1 (al) und schließlich (? = 0(a0).

Wenn der Qualitätszähler 32 den Zählerstand Q = yO erreicht, wird die Synchronisiereinrichtung in den Suchbetrieb umgeschaltet und der Inhalt des Prüfwortregisters 25 wird sehr schnell um 256 Bits innerhalb von vier 64-Bit-Zyklen weitergeschoben (bl). In dieser Stellung wird angehalten. Nun wird ein Vergleich zwischen dem im Prüfwortregister 25 stehenden Prüfwort CR' und all den Wörtern durchgeführt, die nacheinander das Synchronisierwortregister 26 durchlaufen. Diese Vergleichsoperationen werden bitweise mit dem Vorrücken des Inhalts des Synchronisierwortregisters 26 durchgeführt.

Wenn der Inhalt des Synchronisierwortregisters 26 insgesamt 512mal um je eine Stelle versetzt wurde und noch immer kein positives Vergleichsergebnis aufgetreten ist (d 1), dann wird der Inhalt des Synchronisierwortregisters 26 abermals schnell um 512 Bits verschoben (62) und anschließend wird eine neue Vergleichsoperation zwischen den beiden Registerständen durchgeführt. Wenn nach einer Reihe von wiederholten Prüfungen schließlich ein positives Vergleichsergebnis erzielt wird (el oder c'l), dann wird der Qualitätszähler 32 erstmalig wieder um »Eins« erhöht (Q = 1). Wenn dieses positive Vergleichsergebnis von einer zufälligen Übereinstimmung herrührt und nicht von der tatsächlichen Wiederherstellung des Synchronismus zwischen dem Sender und dem Empfänger, dann geht der Inhalt des Qualitätszählers 32 beim nächsten Wortvergleich sofort wieder auf Q=O (cO oder cO), und die Suchbetriebsfunktion wird fortgesetzt (c/2, 6 3), bis der Synchronismus wieder erreicht worden ist (el, e2, e3...). Dabei wird der Qualitätszähler 32 mit seinem Zählerstand sehr schnell wieder erhöht (Q = 1, 2.3,...) und strebt schnell seinem maximalen Wert Q = 7 zu. Bereits beim Erreichen des Zählerstandes »1« des Qualitätszählers wird der wiedergefundene Synchronlauf mittels des Signals N angezeigt, und beim Erreichen des Zählerstandes »dezimal 7« wird schließlich wieder das Verriegelungssignal Vabgegeben.

Im erklärten Beispiel ist eine Verschiebebitfolge zu 512 Bits betrachtet worden, d. h. 256 Bits vor und 256 Bits nach der letzten Synchronisationsfunktion. Es ist aber augenscheinlich, daß diese Zahl nicht irgendwie begrenzt ist sondern beliebig gewählt werden kann.

Nun wird an Hand von F i g. 6 der Suchbetrieb mehr ins einzelne gehend erläutert: Bei ungestörtem Betrieb sind die beiden Verriegelungsschaltungen Bi und B 2 ausgeschaltet und ist der Suchzähler C gelöscht. Sobald die ausstellseitigen Eingänge f 0 der beiden Verriegelungsschaltungen B1 und B 2 erregt werden, werden die beiden ausstellseitigen Ausgänge 50 wirksam. Der ausstellssitige Ausgang 50 der Verriegelungsschältung B2 bereitet das Einschalten der beiden Und-Schaltungen 57 und 75 vor. Der ausstellseitige Ausgang 50 der Verriegelungsschaltung B1 bewirkt dasselbe mit den beiden Und-Schaltungen 78 und 72.

Bei Normalbetrieb ist die Leitung für das Signal N ein- und die Leitung für das Signal 5 ausgeschaltet Empfangstakt-Bitimpulse werden gleichermaßen in den Schlüsselimpulsgenerator 24 und das Prüfwortregister 25 über die Und-Schaltung 55 und die Oder-Schaltung 65 eingegeben. Ebenfalls laufen Empfangstakt-Bitimpulse zum Synchronisierwortregister 26 zu dessen Takteingang.

Im Falle eines Synchronisationsverlustes, d. h., wenn der Qualitätszählerstand den Wert Q=Q erreicht, wird das Signal 5 ein- und das Signal N ausgeschaltet Der Schlüsselimpulsgenerator 24 und das Prüfwortregister 25 können dann über die Und-Schaltung 55, die gesperrt wird, nicht weitergetaktet werden, aber die Und-Schaltung 57, die über den ausseitigen Ausgang 50 der Verriegelungsschaltung B 2 vorbereitet wurde und die Impulse vom empfangsseitigen Taktgeber 20 direkt empfängt und wird jetzt leitend. Der Suchzählerstand geht schnell von Null auf seinen maximalen Wert »dezimal 512«, wobei die schrittweise Aufzählung jeweils um eine »Zwei« pro Taktgeberimpuls erfolgt. Inzwischen wird mit Hilfe der Und-Schaltung 57 und der Oder-Schaltung 65 der Inhalt des Impulsgenerators 24 und des Prüfwortregislers 25 um 512/2 Bits = 256 Bits weiter verschoben.

Wenn dei- Suchzählerstand »512« ist, dann enthält die zehnte Stelle ClO eine »Eins«. Die Und-Schaltungen 72 und 75 werden damit leitend und die einstellseitigen Eingänge E1 der Verriegelungsschaltungen B 1 und B 2 werden erregt. Beide Ausgangssignale .90 verschwinden, die Und-Schaltung 57 wird blockiert, womit nunmehr keine weiteren Impulse vom Taktgeber 20 einerseits direkt an den Suchzähler Cund andererseits an den Impulsgenerator 24 und das Prüfwortregister 25 gelangen können. Der Inhalt des Impulsgenerators 24 und des Prüfwortregisters 25 wird in dieser Stellung festgehalten, da die Und-Schaltungen 55 und 57 jetzt blockiert sind.

Da die Und-Schaltung 60 vorbereitet ist, kann mit jedem Empfangstakt-Bitimpuls, der vom empfangsseitigen ersten Frequenzteiler 21 ausgeht, der Inhalt des Synchronisierwortregisters 26 über die Leitung 43 um jeweils eine Stelle weitergeschoben werden, wohingegen der Suchzähler C über die Leitung 67 jeweils um eine »Eins« herabgeschaltet wird. Es ist zu bemerken, daß während dieser Operationen die verschlüsselte Nachricht nicht im Modulo-2-Addierer 28 weiter entschlüsselt wird, da der Inhalt des Prüfwortregisters 25 blockiert ist und somit dessen Signalausgang nichts zum ersien Eingang des Modulo-2-Addierers 28 abgibt. Die Majoritätslogik 31 vergleicht das im Prüfwortregister 25 gespeicherte Prüfwort CA' mit all den Wörtern, die nacheinander im Synchronisierwortregister 26 stehen. Wenn der empfangsseitige erste Frequenzteiler 21 insgesamt 512 Impulse abgegeben hat und dabei kein positives Vergleichsergebnis aufgetreten ist, wird der Inhalt des Synchronisierwortregisters 26 abermals um 512 Stellen verschoben und wird der Stand des Suchzählers Czu »Null« gemacht.

Auf Grund der Invcrterausgänge des Suchzählers C wird die Und-Schaltung 68 leitend, wird der ausstellsciti-

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»e Eingang £0 der Verriegelungsschaltung B 2 erregt jnd wird damit deren ausstellseitiger Ausgang 50 eingeschaltet Die Und-Schaltung 57 wird erneut «jrbereitei- Da der einstellseitige Ausgang Sl der Verriegelungsschaltung B1 noch eingeschaltet ist, bleibt die Und-Schaltung 81 eingeschaltet. Jeder Impuls vom Taktgeber 20 erhöht den Suchzählerstand um eine »Eins«. Andererseits wird dabei der Inhalt des Impulsgenerators 24 und des Registers 25 vermittels der leitenden Und-Schaltung 57 über die Oder-Schaltung 65 jeweils um eine Stelle weitergeschalteL Der Inhalt des Prüfwortregisters 25 wird sehr schnell um 512 weitergerückt, währenddem die zehnte Stelle C10 des Suchzählers C auf »Eins« geschaltet wird. Der einstellseitige Eingang £1 der Verriegeiungsschaltung B2 wird erregt und deren ausstellseitiger Ausgang SO wird ausgeschaltet Die Stellung der Verriegeiungsschaltung B1 wird nicht verändert, da ihre Einstellseile bereits eingeschaltet war. Die Und-Schaltungen 75 und 57 werden verriegelt und der Irthaft des impulsgenerators 24 und des Prüfworiregisters 25 wird erneu¹.

blockiert.

Die Einrichtung fährt wie \orbeschrieben in ihrer Funktion fön. d.h. der Inhalt des Svnchronisierwortregisters 26 wird 512mal um eine Stelle weitergerückt. und jedes Wort, das jeweils im Svnchronisierwonregister steht, wird mit dem Wort vergleichen, das im Prüfwortregisier 25 enthalten ist. Wenn die Majoritäislogik 31 keine hinreichende Identität erkennen läßt. nimmt der Suehzähier Cwieder den Stand Nutl an und ein neuer Suchvorgang wird, wie vorangehend beschrieben, eingeleitet.

Sobald die Maioritätslogik 31 eine Identität zwischen den beiden verglichenen Worten ieststeilt — im gegebenen Beispiel mil bis zu drei erlaubten Abweichungen — ,wird die Auf/ählleiiung Va wirksam, und der Qualitätszähler 32 auf Q » 1. Das Signal S wird aus- und dafür wird das Signal N eingeschaltet. Somit beginnt wieder eine synchronisierte Betriebsphase.

Wenn diese Beiriebsphase ordnungsgemäß weiterläuft, d.h^ wenn beim nächsten Vergleich wieder Identität festgestellt und der Qualitatszähler 32 auf den Stand Q = 2 geschaltet wird, setzt sich dieses Spiel fort, bis der Stand Q - 7 erreich! wird und das Verriegelungssignal V erscheint. Dieses löscht den .Suchzähler C und schaltet die beiden Verriegelungsschallungen B 1

und B 2 aus.

Wenn dagegen sofort nach eben wiederbegonnener Normalbetriebsphase wiederum eine Nichtidentität festgestellt wird, dann geht der Qualitätszähler 32 erneut auf Q = O, und eine neue Suchbetriebsphase beginnt, die wie die vorbeschriebene abläuft.

Es sei erwähnt, daß die vorangehende Beschreibung nicht einschränkend wirken soll und daß vielseitige Abwandlungen möglich sind, ohne von der Erfindung abzuweichen. Zum Beispiel könnte ρ abweichend von i gewählt werden. Andererseits ist auch eine größere oder kleinere Stellenanzahl für den Qualitätszähler 32 und/oder für den Suehzähier Cmöglich. Die Verbindung von der in Fig.4 am weitesten links dargestellter niedrigsten Binärstelle des Qualitätszählers 32 zur Oder-Schaltung 34 könnte gegebenenfalls entfallen womit sichergestellt würde, daß bei einer zufälliger einmaligen Identität des Inhalts der Register 25 und 2f bei verlorengegangener Synchronisation diese Zufalls identität noch nicht als Kennzeichen wiedergefundene: Synchronisation gewertet wird.

Hierzu 4 Blatt Zeichnungen

Claims (28)

Patentansprüche:

1. Verfahren zum Überwachen des Gleichlaufs zwischen einem Datensender und einem Datenempfänger in digitalen Datenübertragungsanlagen, insbesondere Fernschreibübertragungsanlagen, in denen die Nachrichten in Form von einzelnen, unter sich jeweils gleichlangen Abschnitten von Nachrichtenwörtern und dazwischenliegenden, ebenfalls unter sich jeweils gleichlangen Synchronisier-Wörtern ausgesandt werden und die empfangenen Nachrichten auf das Vorliegen von Synchronisierwörtern und deren Übereinstimmung mit empfangsseitig vorliegenden Prüfwörtern verglichen werden, dadurch gekennzeichnet, daß die auszusendenden Nachrichten in an sich bekannter Weise sendeseitig in einer festgelegten Anordnung aus einzelnen Nachrichtenwörtern vorgegebener Bit anzahl und dazwischen eingefügten Synchronisierwörtern (CE') zusammengesetzt werden, daß die empfangenen Nachrichten empfangsseitig zu definierten Zeiten auf das Vorliegen von Synchronisierwörtern (CE') untersucht und auf das Übereinstimmen derselben mit dem jeweils vorliegenden Prüfwort (CR') innerhalb einer vorgegebenen Mindestanzahl (p) von Bitstellen (n) verglichen werden und daß das Auftreten von mehr Übereinstimmungen als Nichtübereinstimmungen innerhalb einer vorgegebenen Anzahl von Vergleichen als ausreichender Gleichlauf bewertet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Prüfwort (CR') Teil einer empfangsseitig vorliegenden Bitfolge (CR) ist und daß bei nichtausreichendem Gleichlauf das gerade verglichene Prüfwort (CR') vor jedem weiteren Vergleich immer wieder durcn einen gleichlangen Abschnitt dieser Bitfolge (CR) als nevies Prüfwort ersetzt wird, bis ein ausreichender Gleichlauf erkannt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als nachfolgendes Prüfwort (CR) jeweils der nach einer Bitstelle oder der nach einer vorgegebenen Anzahl von Bitstellen (512) folgende Abschnitt der empfangsseitig vorliegenden Bitfolge (CR) verwendet wird.

4. Verfahren nach Anspruch 3, dadu^rch gekennzeichnet, daß die Auswahl des nach einer vorgegebenen Anzahl von Bilstellen folgenden, als Prüfwort (CR') einzusetzenden Abschnittes der Bitfolge (CR) durch Abzählen (mittels c)m\[ einem gegenüber dem Takt der vom Sender übertragenen Nachrichtenbits höheren Zähltakt vorgenommen wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Gegenüberstellung der Anzahl der als »richtig« erkannten zu den als »falsch« erkannten Synchronisierwörtern (CE') durch auf- und abzählendes Prüfen (mittels 14) durchgeführt wird.

b. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim Erreichen mcs vorgegebenen höchsten /jlilsuindes ein Verneyeliingssignal (V) erzeugt wird, das eine weitere Aufzählung von als »richtig« erkannten Synchronisierwörtern verhindert.

7. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß beim Erreichen des Zählstandes »Null« ein Signal (S) erzeugt wird, das zur Kennzeichnung des nicht ausreichenden Gleichlaufs und gegebenenfalls zur Einleitung einer Synchronisations-Suchoperation dient.

8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß das Verriegelungssignal (V) gleichzeitig zur Anzeige des Zustandes des gefundenen oder wiedergefundenen Gleichlaufs herangezogen wird.

9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß bei allen Zählständen über dem Zählstand »Null« bis zu einem maximalen Zählstand einschließlich ein Signal (N) zur Kennzeichnung des ausreichenden Gleichlaufs und minde stens eines wiedererkannten Synchronisierwortes (CE') erzeugt wird.

10. Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß das Verriegelungssignal (V) oder das Signal (N) zur Kennzeichnung ausreichenden Gleichlaufs dazu verwendet wird, die Ausgabe aufgenommener Nachrichten zur weiteren Verarbeitung auf der Empfangsseite freizugeben.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß beim Erkennen einer Gleichlaufstörung die Ausgabe und gegebenenfalls die Auswertung weiterer empfangener Nachrichten gesperrt wird.

12. Verfahren nach einem der Ansprüche 1 bis 11. bei dem der zu übertragende Klartext auf der Sendeseite bitweise durch eine festgelegte logische Verknüpfung mit den Bits einer Schlüsselbitfolge kombiniert und auf der Empfangsseile durch eine ebensolche bzw. umgekehrte Verknüpfung mit einer gleichen bzw. inversen Schlüsselbitfolge in den Klartext zurückverwandelt wird, dadurch gekennzeichnet, daß auf der Sendeseite zwischen den jeweils mit ebensovielen Schlüsselbits (CE) verknüpften Nachrichtenbits eine Folge von nicht mit Nachrichtenbits verknüpften, unveränderten Sehliisselbits als Synchronisierwort (CE') eingeschoben wird und auf der Empfangsseite mit den Bits eines als Prüfwort (CR') dienenden Abschnitts der empfangsseitig vorliegenden Schlüsselbitfolge (CR) gleichen bzw. inversen Inhalts verglichen wird.

13. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß auf der Sendeseite

a) ein Taktgeber (1) und ein mit ihm in Reihe geschalteter erster Frequenzteiler (2) zur Erzeugung einer Sendetakt-Bitimpulsfolge,

b) ein vom Ausgang des ersten gespeister zweiler Frequenzteiler (3) zur Erzeugung eines Sendetakt-Zyklusimpulses pro Folge je eines Nachrichtenwortes aus /7) Bits plus eines Synchronisierwortes aus η Bits, wobei der zweite Frequenzteiler (3) einen Teilungsfaktor 1/(77? + n) aufweist,

c) ein Eingaberegister (4) zur jeweiligen Bereitstellung eines eingegebenen Nachrichtenwortes pro Zyklus aus m Bits zum Senden.

d) eine Mischschaltung (5), deren erster Eingang mit dem Ausgang des Eingaberegisters (4) und deren zweiter Eingang mit einem Impulsgenerator zur Einblendung mindestens eines mit der Empfangsscite vereinbart festgelegten Synchronisierwortes (CE') aus η Bits im Anschluß an jedes oder vor jedem Nachrichtenwort aus m Bits verbunden ist, wobei die Eingabe in beide Eingänge der Mischschaltung (5) im Sendebit-

takt vom ersten Frequenzteiler (2) erfolgt und der Ausgang der Mischschaltung (5) mit dem Eingang einer Nachrichtenimpuls-Sendeanordnung (6) vor dem Eingang eines entsprechenden Übertragungskanals verbunden ist, und auf der Empfangsseite

;) eine Nachrichtenimpuls-Empfangsanordnung (7) deren Ausgang einerseits zum ersten Eingang eines Phasenvergleichers (8) und andererseits zum Signaleingang einer Abtastanordiuuig (9) zur empfangsgerechten Weitergabe der empfangenen Impulse führt,

f) ein Taktgeber (20) und ein mit ihm in Reihe geschalteter trster Frequenzteiler (21) zur Erzeugung einer mit der Sendetakt-Bitimpulsfolge übereinstimmenden Empfangstakt-Bitimpuisfolge, wobei die Frequenz des empfangssei- tigen Taktgebers (20) der des sendeseitigen Taktgebers (1) und der Teilunpsfaktor des empfangsseitigen ersten Frequen7t eilers (21) dem des sendeseitigen ersten Frequenzteilers (2) gleich sind und wobei der empfangsseitige erste Frequenzteiler (21) zusatzlich einen Phasensteuereingang aufweist, der mit dom Ausgang des Phasenvergleichers (8) verbunden ist, und der Ausgang des empfangsseitigen ersten Frequenzteilers (21) einerseits mit dem zweiten Eingang des Phasenvergleichers (8) und andererseits mit dem Taktsteuereingang der Abtastanordnung (9) verbunden ist,

g) ein vom ersten Frequenzteiler (21) gespeister zweiter Frequenzteiler (40) mit dem gleichen Teilungsfaktor \l(m + n), wie der des zweiten Frequenzteilers (3) auf der Sendeseite, zur Erzeugung von Empfangstakt-Zyklusimpulsen,

h) eine vergleichende Erkennungseinrichtung (13), deren erster Eingang mit dem Ausgang der Abtastanordnung (9) und deren zweiter Eingang mit einem empfangsseitigen Impulsgenerator (24), der sich zur Erzeugung mindestens eines mit der Sendeseite vereinbart festgelegten Prüfwortes (CR') im Gleichtakt mit dem Ausgabetakt der Abtastanordnung (9) befindet, verbunden ist, wobei jeweils ein Vergleich des empfangsseitigen Prüfwortes (CR') mit dem sendeseitig eingeblendeten Synchionisierwort (CE') auf Identität und eine an sich bekannte Majorilätslogik (31) zur Feststellung vorgesehen ist, ob sich ein mit dem jeweiligen Prüfwort (CR') verglichenes Synchronisierwort (CE') nicht oder in maximal ρ Stellen vom Prüfwort (CR') unterscheidet (»richtig«) und/oder ob es sich in mehr als ρ Stellen vom Prüfwort (CR') unterscheidet (»falsch«), wobei ferner ein Prüfausgang für die Abgabe eines »Richtig«-Signals und/oder ein solcher für ein »Fa!sch«-Signal vorgesehen ist,

i) ein Ausgaberegister (16), dessen Eingang vom Ausgang der Abtastanordnung (9) gespeist wird, zur Ausgabe jeweils eines Nachrichten-Wortes aus m Bits pro Zyklus unter Steuerung des zweiten Frequenzteilers (40) zur weiteren Verwendung auf der Empfangsseite,

j) eine Prüfanordnung (14), die eingangsseitig mit dem Prüfausgang/den Prüfausgangen der Majoritätslogik (31) der Hrkennungseinrichtung (13) verbunden ist, zur Kontrolle, ob die »richtigen« Synchronisierwörter (CE') die »falschen« überwiegen oder umgekehrt, wobei für das Überwiegen der »falschen'« Synchronisierwörter (CE') ein Signal (S) für nicntausreichen- den Gleichlauf und/oder für das Überwiegen der »richtigen« ein Signal (N) für ausreichenden Gleichlauf erzeugt wird, vorgesehen sind.

14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Mischschaltung (5) als Modulo-2-Addierer ausgebildet ist, deren zweiter Eingang mit einem Impulsgenerator zur Einblendung einer mit der Empfangsseite vereinbart festgelegten Schlüsselbitfolge (CE) aus m + η Bits ausgebildet ist, deren erste (letzte) m Bits zur Verschlüsselung der zu übertragenden Nachrichten und deren letzte (erste) η Bits als Synchronisierwort (CE') dienen, und daß zwischen den Ausgang der Abtastanordnung (9) und den Eingang des Ausgaberegisters (16) eine empfangsseitige Mischschahung in Form eines Modulo-2-Addierers (28) mit dessen erstem Eingang und Ausgang eingefügt ist und daß der zweite Eingang dieses Mudulo-2-Addierers (28) vom Ausgang eines empfangsseitigen Impulsgenerators zur Erzeugung einer mn der Sendeseite vereinbart festgelegten Schlüsselbitfolge (CRj aus /?) + /) Bits gespeist wird, wobei die let/ten (ersten) η Bits, wie auf der Sendeseite das Suichronisierwort (CE), empfangsseilig als Prüfwon (CR ) eingeschoben, der Erkennungseinrich'ung (13) /ugeluhn werden.

15. Schaltungsanordnung nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, daß der Prüfausgang (Leitung 29) der Erkennungseinrichtung (13) zur Abgabe eines »Richtig«-Si:Mials mit einem Inverter (49) verbunden ist, dessen Ausgang seinerseits zur Abgabe eines »Falscho-Signals dient, wenn kein »Richtig«-Signal gegeben ist. oder/und daß der Prüfausgang der Erkennungsunrichiung (13) zur Abgabe eines »Falseh«-Signals mit einem Inverter verbunden ist, dessen Ausgang dagegen zur Abgabe eines »Richtigw-Signals dient, wenn kein »Falsch«-Signal vorliegt.

16. Schaltungsanordnung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß die Prüfanordnung (14) eine bistabile Kippschaltung ist. deren Ein-Eingang mit »Richtig«-Signalen und deren Aus Eingang mit »Falschu-Signalen von der Erkennungseinrichtung (13) gespeist wird und deren Ein-Zustand ein Überwiegen der »richtigen« gegenüber den »falschen« Synchronisiertörteni (Cl'.). deren Aus-Zustand dagegen ein Überwiegen der »falschen« Synchronisierwörter (C E jerkennen läßt, wobei das Ausgangssignal der Ausseite der bistabilen Kippschaltung als Signal (S) iür nichtausreichenden Gleichlauf und/oder das Ausgangssignal der Einseile für ausreichenden Gleichlauf (.SI) verfügbar ist/sind.

17. Schaltungsanordnung nach einem der Ansprüche 13 bis Ii), dadurch gekennzeichnet, daß die Prüfanordnung (14) ein mehrstelliger Qualitäts-/ahler (32) ist, dessen Aufzähleingang (+1) mit »Richtig« Signalen und dessen Abzähleingang (— I) mit »l-'alsch«-Signalen von der Erkennungseinrichlung (13) gespeist wird, wobei der Ein-Zusland mindestens einer Zählerstelle ein Überwiegen der »richtigen« gegenüber den »falschen« Syni hronisierwörtern (Cl. ) und ein Null-Zählerstand des gesamten Zählers ein Überwiegen der »falschen« erkennen läßt und ferner das Ausgangssignal

mindestens einer eingeschalteten Zählerstelle als Signal (N) für ausreichenden Gleichlauf verfügbar ist.

18. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß die Ausgänge sämtlieher Stellen des Quaütätszählers (32) zu je einem Eingang einer Oder-Schaltung (34) geführt sind, an deren Ausgang das Signal (N) für ausreichenden Gleichlauf verfügbar ist.

19. Schaltungsanordnung nach einem der Ansprüehe 17 oder 18, dadurch gekennzeichnet, daß die Ausgänge sämtlicher Stellen des Quaütätszählers (32) zu je einem Eingang einer Und-Schaltung (33) geführt sind, an deren Ausgang ein Verriegelungssignal (V) verfügbar ist, welches erkennen läßt, daß i$ der Qualitätszähler (32) seinen höchsten Stand erreicht hat.

20. Schaltungsanordnung nach einem der Ansprüche 18 oder 19, dadurch gekennzeichnet, daß der Ausgang der Oder-Schaltung (34) am Ausgang des Qualitätszählers (32) zum Eingan? eines Inverters (39) führt, an dessen Ausgang das Signal (S) für nichtausreichenden Gleichlauf verfügbar ist.

21. Schaltungsanordnung nach einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, daß der Ausgang der Und-Schaltung (33) am Ausgang des Quaütätszählers (32) zum Eingang eines Inverters (38) führt, dessen Ausgang mit dem ersten Eingang einer Und-Schaltung (35) mit zwei Eingängen verbunden ist, deren zweiter Eingang und Ausgang sich zur Sperrung in der Leitung (36) zum Aufzähleingang (+1) des Quaütätszählers (32) befinden.

22. Schaltungsanordnung nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, daß das als Vergleichsgrundlage dienende Prüfwort (CR') jeweils von dem empfangsseitigen Impulsgenerator (24) einem ersten Schieberegister (25) als Prüfwortregister und die aufgenommene Nachrichtenimpulsfolge mit dem in ihr enthaltenen, zu vergleichenden Synchronisierwort (CE') einem zweiten Schieberegister (26) als Synchronisierwortregister im Gleichtakt mit dem Prüfwortregister (25) zugeführt werden und daß Parallelausgänge der einzelnen Stellen des Prüfwortregisters (25) zu ersten Eingängen und ebensolche Parallelausgänge des Synchronisierwortregisters (26) zu zweiten Eingängen der Majoritätslogik (31) vorgesehen sind.

23. Schaltungsanordnung nach Anspruch 22 in einer Anordnung nach Anspruch 14. dadurch gekennzeichnet daß die vom empfangsseitigen Impulsgenetator (24) abgegebene Impulsfolge (CR) dem zweiten Eingang des Modulo-2-Addierers (28) über einen Serienausgang des Prüfwortregisters (25) im Gleichtakt mit der Prüfwortregisteraufnahme zugeführt wird.

24. Schaltungsanordnung nach einem der Ansprüche 22 oder 23, dadurch gekennzeichnet daß die von der Abtastanordnung (9) kommenden Nachrichtenimpulse über einen Serienausgang des Synchroni- to sierwortregisters (26) dem Eingang des Ausgaberegisters (16) und/oder dem ersten Eingang des gegebenenfalls vorgesehenen Modulo-2-Addierers (28) im Gleichtakt mit der Synchronisierwortregisteraufnahme zugeführt werden. «5

25. Schaltungsanordnung nach einem der Ansprüche 16 bis 24. dadurch gekennzeichnet daß in die Leitungen (36 and 37) zu den beiden Eingängen der Prüfanordnung (14,32), die dieser vom Ausgang der Majoritätslogik (31) »Richtig«- oder »Falsch«-Signale zuführen, je eine Und-Schaltung (45 und 53) mit jeweils zwei Eingängen eingefügt ist, deren jeweils zweiten Eingängen eine weitere Und-Schaltung (41) mit zwei Eingängen vorgeschaltet ist, deren erstem Eingang vom Ausgang des empfangsseitigen zweiten Frequenzteilers (40) Empfangs-Zyklusimpulse und deren zweitem Eingang des Signal (N) zur Kennzeichnung ausreichenden Gleichlaufs zugeführt werden.

26. Schaltungsanordnung nach einem der Ansprüche 16 bis 25, dadurch gekennzeichnet, daß der empfangsseitige Impulsgenerator (24) und/oder das Prüfwortregister (25) je einen Taktsignaleingang aufweisen, der mit dem Ausgang einer Und-Schaltung (55) mit zwei Eingängen verbunden ist, deren erstem Eingang vom empfangsseitigen ersten Frequenzteiler (21) Empfangstakt-Bitimpulse und deren : weitem Eingang das Signal (N) zur Kennze.chnung ausreichenden Gleichlaufs zugeführt werden.

27. Schaltungsanordnung nach einem der Ansprüche 16 bis 26, dadurch gekennzeichnet, daß dem Einstelleingang oder dem Aufzähleingang (+1) der Prüfanordnung (14, 32) von der Majoritätslog'k (31) »Richtig«-Signale auch über den ersten Eingang und Ausgang einer Und-Schaltung (44) mit zwei Eingängen zugeführt werden, wobei dem zweiten Eingang dieser Und-Schaltung (44) der Ausgang einer weiteren Und-Schaltung (42) mit zwei Eingängen vorgeschaltet ist, deren erstem Eingang Empfangstakt-Bitimpulse vom empfangsseitigen ersten Frequenzteiler (21) und dessen zweitem Eingang das Signal (S) zur Kennzeichnung gestörten Synchronlaufs zugeführt werden.

28. Schahungsanordnung nach einem der Ansprüche 19 bis 27, dadurch gekennzeichnet daß ein Suchzähler (C) vorgesehen ist dessen Ausgänge sämtlicher Stellen (Cl bis ClO) zu je einem Inverter (I) führen, daß die Ausgänge aller dieser Inverter (I) mit je einem Eingang einer Und-Schaltung (68) verbunden sind, daß eine erste und eine zweite bistabile Verriegelungsschaltung (Bi und £?2) vorgesehen sind, deren rückstellseitigen Eingängen (£0) ebenso wie den Rückstelleingängen (R) aller Suchzählerstellen (Ci bis ClO) das Verriegelungssignal (V) beim Erreichen des maximalen Zählerstandes des Qualitätszählers (32) zugeführt wird, daß der rückstellseitige Eingang (£0) der zweiten Verriegelungsschaltung (B 2) zusätzlich mit dem Ausgang der Und-Schaltung (68) verbunden ist die von den Invertem (!) an den Suchzählerstellen (Ci bis ClO) gespeist wird, daß der Ausgang der höchsten Suchzählerstelle (ClO) außerdem mit dem ersten Eingang zweier weiterer Und-Schaltungen (72 und 75) -nit zwei Eingängen verbunden ist, von denen je ein Ausgang zum einstellseitigen Eingang (Ei) der beiden Verriegelungsschaltungen (B 1 und B 2) führt wobei die zweiten Eingänge dieser beiden Und-Schaltungen (72 und 75) jeweils mit dem rückstellsei-

" tigen Ausgang (SO) der Verriegelungsschaltungen (B 1 und B 2) verbunden sind, deren einstellseitigem Eingang die betreffende Und-Schaltung (72 oder 75) vorgeschaltet ist daß der Suchzähler (C) einen Abzahleingang (—1) aufweist der mit dem Ausgang einer Und-Schaltung (60) mit zwei Eingängen verbunden ist deren erster Eingang vom Ausgang

des empfangsseitigen ersten Frequenzteilers (21) mit Empfangstakt-Bitimpulsen und dessen zweiter Ein gang mit dem Signal (S) zur Kennzeichnung des nichtausreichenden Gleichlaufs gespeist wird, daß der Suchzähler (C) einen Einfach-Aufzähleingang (+1) und einen Doppel-Aufzähleingang ( + 2) aufweist, welche beide mit dem Ausgang je einer Und-Schaltung (81 und 78) mit zwei Eingängen verbunden sind, wobei die ersten Eingänge dieser beiden Und-Schaltungen (81 und 78) mit dem Ausgang einer Dreifach-Und-Schaltung (57) verbunden sind und der zweite Eingang der einen Und-Schaltung (81) vor dem Einfach-Aufzähleingang (+ 1) des Suchzählers (C) mit dem einstellseitigen Ausgang (S 1) der ersten Verriegelungsschaltung (Bi), der zweite Eingang der anderen Und-Schaltung (78) vor dem Doppel-Aufzähleingang ( + 2) des Suchzählers (C) dagegen mit dem ausstellseitigen Ausgang (SO) der ersten Verriegelungsschaltung (B 1) verbunden ist, daß des weiteren der Ausgang der Dreifach-Und-Schaltung (57) und/oder des Prüfwortregisters (25) verbunden ist, daß der erste Eingang der Dreifach-Und-Schaltung (57) mit der ungeteilten hohen Taktgeberfrequenz vom Ausgang des empfangsseitigen Taktgebers (20) und der zweite Eingang der Dreifach-Und-Schaltung (57) mit dem Signal (S) zur Kernzeichnung des nichtausreichenden Gleichlaufs gespeist wird und daß der dritte Eingang der Dreifach-Und-Schaltung (57) mit dem ausstellseitigen Ausgang (SO) der zweiten Verriegelungsschaltung (B 2) verbunden ist.