DE3852433T2

DE3852433T2 - Funktionsverteiltes Steuergerät.

Info

Publication number: DE3852433T2
Application number: DE3852433T
Authority: DE
Inventors: Masatsugu Kametani; Takashi Kogawa; Kengo Sugiyama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-08
Filing date: 1988-07-01
Publication date: 1995-06-01
Anticipated expiration: 2008-07-02
Also published as: EP0298396B1; DE3852433D1; EP0298396A3; JPS6414605A; JP2834122B2; US4953074A; EP0298396A2

Description

Hintergrundmaterial für die vorliegende Erfindung ist in den zugehörigen Anmeldungen mit der laufenden Nr. 86106190.1, eingereicht am 6. Mai 1986, und der laufenden Nr. 87101841.2, eingereicht am 10. Februar 1987, enthalten, die beide von dem gleichen Anmelder stammen wie die vorliegende Anmeldung. Die hier offenbarte Steuervorrichtung ist eine Weiterentwicklung der in der Anmeldung mit der laufenden Nr. 87101841.2 offenbarten Steuervorrichtung und kann vorteilhaft als ein Slave- Modul des in der Anmeldung mit der laufenden Nr. 86106190.1 offenbarten Master-Slave-Steuersystems eingesetzt werden, obwohl sie ebenso zufriedenstellend als eigenständige Steuervorrichtung arbeiten kann.

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Steuervorrichtung zur Echtzeit-Steuerung einer automatisierten Maschine und insbesondere auf eine Hochleistungs-Steuervorrichtung, die für eine komplexe Steuerung wie z.B. die Steuerung eines Roboterarms ausgelegt ist.
Die frühere Vorrichtung zur Steuerung einer automatisierten Maschine kann mit einer Robotersteuerung verwirklicht werden, wie sie z.B. in "Development of New Type Robot Control Console (Model 4)" von K. Aizawa u.a. TOKIKO REVIEW, Band 28, Nr. 1, 1984, Seiten 20 - 26 offenbart ist. Wie dort in Fig. 3 gezeigt ist, besteht die Steuerkonsole grundsätzlich aus einer Haupt-CPU, die als Master-Prozessor dient, deren Peripherieeinheiten sowie einer Servoeinheit. Die Peripherieeinheiten umfassen verschiedene Typen von E/A-Einheiten und sind über Schnittstellenschaltungen an einen lokalen Bus in der Haupt-CPU angeschlossen, wobei der lokale Bus mit einem Mikroprozessor verbunden ist. Die Servoeinheit ist an einen extern erweiterten Bus angeschlossen, der über einen Bus-Treiber mit dem lokalen Bus verbunden ist. An den extern erweiterten Bus können als optionale Einheiten zusätzlich eine Hochgeschwindigkeits-Recheneinheit und eine Festplatten-Steuereinheit angeschlossen werden.
Die obenerwähnte herkömmliche Steuervorrichtung besitzt keine Erweiterungsmöglichkeit hinsichtlich der Verarbeitungskapazität der Haupt-CPU. Um die Funktionen zu erweitern, kann an den lokalen Bus ein intelligentes Untersystem mit einer CPU als einer E/A-Einheit angeschlossen werden. Das so angeschlossene intelligente Untersystem kann jedoch nur passiv als E/A-Einheit für die Haupt-CPU betrieben werden. Für eine gewünschte Kommunikation des intelligenten Untersysterns init der Haupt-CPU stehen keine Einrichtungen zur Verfügung. Deshalb muß die Haupt-CPU das intelligente Untersystem in Top-Down-Weise steuern. Dementsprechend wächst der Software-Platzbedarf zur Systemsteuerung trotz der im intelligenten Untersystem enthaltenen Fähigkeit zu selbständigen Operationen.
Überdies bringt eine Konfiguration, die nur mit einem einzigen extern erweiterten Bus versehen ist, beträchtliche Einschränkungen für die Erweiterung der Hardware mit sich. Aufgrund elektrischer Gegebenheiten ist die Anzahl der erfolgreich an einen Bus anschließbaren Elemente begrenzt. Ferner sind sowohl die Hardware-Architektur als auch deren Software-Bedienung bezüglich der Komiriunikationseinrichtungen zwischen dem Prozessor in der Haupt-CPU und den verschiedenen Einheiten nicht gleich.
Aufgrund dieser Umstände ist es auch schwierig, Funktionen hinzuzufügen, und mühselig, das System zu warten.
Diese Nachteile sind schädlich für die Verwirklichung vieler für eine Hochleistungs-Steuervorrichtung benötigter Eigenschaften, wie z.B. der Erweiterbarkeit von Verarbeitungskapazität und der Funktion, der Funktionsaufteilung und Modularisierung, die für die Verbesserung der Wartungsfähigkeit der Hardware hilfreich sind, sowie der Einfachheit bei Vorbereitung und Wartung der Software, welche die individuellen Funktionen implementiert.
Die WO 87/00311 offenbart eine Steuervorrichtung, die einen ersten Bus, einen zweiten Bus, eine an den ersten Bus angeschlossene erste Verarbeitungseinheit (CPU-A), eine an den zweiten Bus angeschlossene zweite Verarbeitungseinheit (CPU-R) sowie einen an die erste und die zweite Verarbeitungseinheit angeschlossenen, gemeinsamen Speicher umfaßt. Die erste Verarbeitungseinheit empfängt von einem Sensorsystem die Steuerungsdaten in serieller Form und speichert diese Daten im gemeinsamen Speicher. Die zweite Verarbeitungseinheit liest ihrerseits diese Daten aus dem gemeinsamen Speicher, setzt diese in Korrekturdaten für jede Roboterachse um und erzeugt ein korrigiertes Bewegungssteuerprogramm. Diese Konfiguration ermöglicht es, die Schleifen für den Empfang serieller Daten von einer externen Befehlseinrichtung parallel zu den Schleifen für die Umsetzung dieser seriellen Daten in Korrekturdaten für jede Roboterachse und die Verteilung derselben auszuführen.
Diese erste Verarbeitungseinheit (CPU-A) ist jedoch nicht mehr als ein bloßes Eingabe-Untersystem. Alle Roboter- Steuerfunktionen und die für diese Steuerfunktionen benötigten Berechnungen muß allein die zweite Verarbeitungseinheit (CPU-B) durchführen. Außerdem muß diese zweite Verarbeitungseinheit in Top-Down-Weise den Roboter in Echtzeit mit Antriebssignalen versorgen, was für diese Verarbeitungseinheit eine zusätzliche Belastung darstellt. Demzufolge besitzt diese Vorrichtung zu wenig Flexibilität, Erweiterbarkeit und Wartungsfähigkeit.
Die EP-A-201081 offenbart eine Steuervorrichtung, die einen Host-Prozessor und mehrere intelligente Slave-Module umfaßt, welche eigene Prozessoren besitzen und über einen Bus-Treiber und eine Interrupt-Steuerschnittstelle und entsprechende Dual-Port-Speicher mit dem Host-Prozessor verbunden sind. Diese Konfiguration verbessert die Flexibilität, Erweiterbarkeit und Wartungsfähigkeit erheblich.
Jedoch bedient ein einzelner Host-Prozessor mehrere Slave-Module, weshalb für den Host-Prozessor ein Hochleistungsprozessor eingesetzt werden muß, wenn die Anzahl der Slave-Module zunimmt. Ferner ist dessen Interrupt- Steuermechanisnus ziemlich kompliziert. Diese Faktoren schränken die Erweiterbarkeit ein.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Hochleistungs-Steuervorrichtung zur Steuerung automatisierter Maschinen zu schaffen, die eine hohe Erweiterbarkeit hinsichtlich der Verarbeitungskapazität und der Funktionen aufweist und die eine ausgezeichnete Wartungsfähigkeit sowohl der Hardware als auch der Software bietet.
Eine weitere Aufgabe der vorliegende Erfindung ist es, eine Steuervorrichtung zu schaffen, bei der die Funktionen effektiv verteilt werden, so daß die obenerwähnte Erweiterbarkeit und Wartungsfähigkeit erreicht werden können.
Eine weitere Aufgabe der vorliegende Erfindung ist es, eine Steuervorrichtung zu schaffen, die mit einem einheitlichen und effizienten Kommunikationsmechanismus ausgestattet ist, so daß die obenerwähnte Erweiterbarkeit und Wartungsfähigkeit erreicht werden können.
Eine weitere Aufgabe der vorliegende Erfindung ist es, eine Steuervorrichtung zu schaffen, welche den eigenständigen Betrieb der verschiedenen Module verbessert, so daß die obenerwähnte Erweiterbarkeit und Wartungsfähigkeit erreicht werden können.
Die Steuervorrichtung gemäß der vorliegenden Erfindung umfaßt einen ersten Bus, einen zweiten Bus sowie wenigstens einen an diese beiden Busse angeschlossenen Basis- Prozessor, wobei das Basis-Prozessorelement eine wenigstens mit dem ersten Bus verbundene erste Haupt-CPU, eine wenigstens mit dem zweiten Bus verbundene zweite Haupt- CPU und einen an diese zwei Haupt-CPU's angeschlossenen Dual-Port-Speicher umfaßt.
Ein Merkmal dieser Erfindung besteht darin, daß der erste Bus und die erste Haupt-CPU mit der Durchführung der intelligenten Verarbeitung, die zur Steuerung einer Maschine erforderlich ist, befaßt sind, wobei die erste Haupt-CPU insbesondere einen allgemeinen Ablauf der Bewegungssteuerung einer Maschine festlegt, während der zweite Bus und die zweite Haupt-CPU mit der zeitkritischen Steuerung der Bewegung der Maschine befaßt sind, wobei die zweite Haupt-CPU insbesondere einen detaillierten Anlauf zur Verwirklichung des allgemeinen Ablaufs festlegt. Zwischen dem ersten Bus und dem zweiten Bus können ein oder mehrere Basis-Prozessorelemente eingefügt werden, die jeweils ein solches Paar von Haupt-CPU's umfassen, wodurch das System hinsichtlich Funktion und Leistung erweitert wird.
Ein intelligentes Untersystem mit einer CPU kann über einen Dual-Port-Speicher mit einem beiderseitigen Interrupt-Mechanismus entweder mit dem ersten oder dem zweiten Bus verbunden sein. Der Dual-Port-Speicher mit einem beiderseitigen Interrupt-Mechanismus antwortet auf einen Zugriff auf den entsprechenden Dual-Port-Speicherbereich durch eine der beiden daran angeschlossenen CPU's und erzeugt ein Interrrupt-Signal, das an die andere CPU gesendet wird.
Der zwischen den Haupt-CPU's angeschlossene Dual-Port- Speicher kann ebenfalls einen beiderseitigen Interrupt- Mechanismus enthalten.
Die vorliegende Erfindung umfaßt folgende Merkmale und Vorteile.
(a) Das Basis-Prozessorelement ist mit zwei unabhängigen System-Bussen verbunden, um elektrisch einen hohen Grad an Erweiterbarkeit und einen deutlich erhöhten Kommunikationsdurchsatz zu erzielen, was zur Erhöhung der Erweiterbarkeit der gesamten Verarbeitungskapazität des Systems und der Erweiterbarkeit der Funktionen beiträgt.
(b) Das Basis-Prozessorelement ist aus zwei Haupt-CPU's aufgebaut, die über einen Dual-Port-Speicher miteinander verbunden sind, wobei eine Anzahl unabhängiger Verarbeitungsfunktionen oder Tasks, die bisher nach Art des herkömmlichen Multi-Tasking oder ähnlichem verarbeitet worden sind, in eine Funktionsgruppe für intelligente Verarbeitung und eine Funktionsgruppe für Bewegungssteuerung eingeteilt und auf die beiden CPU's verteilt werden.
Dadurch werden ein Anwachsen des Platzbedarfs verhindert und die Leistungsfähigkeit des Basis-Prozessors verdoppelt.
(c) Für den Kommunikationsmechanismus, der die Haupt- CPU's im Basis-Prozessorelement verbindet und das Basis-Prozessorelement mit dem an den Systembus angeschlossenen intelligenten Untersystem koppelt, werden Dual-Port-Speicher verwendet, um die Kommunikationsbelastung auf dem Kommunikationssystem einschließlich des Systembusses zu verringern und um das Kommunikationsprotokoll und die Prozedur zu vereinheitlichen. Außerdem entspricht die Funktionsaufteilung explizit der Hardware-Anordnung, wodurch es möglich wird, verschiedene Eigenschaften der Software wie z.B. die Wartungsfähigkeit, Funktions-Beschreibungsmöglichkeit, Funktionserweiterbarkeit und Einheitlichkeit zu verbessern.
(d) Der beiderseitige Interrupt-Mechanismus ergibt in Kombination mit dem Dual-Port-Speicher eine dynamische, wechselseitige Task-Startfunktion mit wenig Platzbedarf, wodurch jedes intelligente Modul eigenständige Operationen effizient durchführen kann. Somit werden nicht nur die Verarbeitungskapazität, sondern auch die Unabhängigkeit der Hardwaremodule und der Softwaremodule verbessert, wodurch es möglich wird, eine hohe Erweiterbarkeit und Wartungsfähigkeit der Funktionen zu erreichen.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden im folgenden aus der genauen Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das die Hardwarekonfiguration gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ist ein Blockdiagramm, das die funktionelle Struktur der Vorrichtung der Fig. 1 zeigt;
Fig. 3 ist ein Blockdiagramm, das eine weitere Ausführungsform eines Basis-Prozessorelements zeigt;
Fig. 4 ist ein Blockdiagramm eines Dual-Port-Speichers mit einem beiderseitigen Interrupt-Mechanismus; und
Fig. 5 ist ein Flußdiagramm, das einen Task-Startablauf zeigt, welcher unter Verwendung des Dual-Port-Speichers mit einem beiderseitigen Interrupt-Mechanismus in der Ausführungsform der Fig. 1 ausgeführt wird.

GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im folgenden wird in Verbindung mit den Zeichnungen eine Ausführungsform der vorliegenden Erfindung beschrieben.
Fig. 1 ist ein Blockdiagramm, das die Hardwarekonfiguration gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Ein Basis-Prozessorsystem einer Basis-Steuerung 1 gemäß der vorliegenden Erfindung besteht aus wenigstens einen Basis-Prozessorelement 2a sowie wenigstens zwei System-Bussen 8 und 9, auf die das Basis-Prozessorelement 2a zugreifen kann. Zwischen den System-Bussen 8 und 9 können eine beliebige Anzahl von Basis-Prozessorelementen 2a, 2b usw. mit derselben Struktur angeschlossen sein. Das Basis-Prozessorelement 2a umfaßt zwei Haupt- CPU's 3 und 4 sowie einen Dual-Port-Speicher (DPS) 5a, auf den diese CPU's frei zugreifen können. Die Haupt-CPU 3 und die Haupt-CPU 4 können über den Dual-Port-Speicher 5a miteinander kommunizieren.
Die CPU 3 kann über eine Leitung 6a wenigstens auf den Systembus 8 zugreifen. Eine Zugriffsleitung 6b zum Systembus 9 kann, wenn nötig, vorgesehen sein. Annlich kann die CPU 4 über eine Leitung 7a wenigstens auf den Systembus 9 zugreifen. Ebenso kann eine Zugriffsleitung 7b zum Systembus 8 vorgesehen sein, falls erforderlich.
Der Systembus 8 ist hauptsächlich mit Peripherieschaltungen und Schnittstellenschaltungen verbunden, die an der Ablaufsteuerung und der intelligenten Steuerung beteiligt sind. An den Systembus 8 sind z.B. ein Datenbank-Speichersystem 10 für die intelligente Verarbeitung, eine Kommunikations-Schnittstellenschaltung 11, die einen Host-Prozessor oder irgendein anderes externes intelligentes System 12 anbindet, und eine intelligente Eingangs/Ausgangsschaltung 13 mit einer CPU 15a angeschlossen, welche ein gemeinsames Sensorsystem, ein Mehrzweck- Eingabe/Ausgabesystem für die intelligente Verarbeitung oder ein Hilfs-Datenverarbeitungssystem 14 anbindet. Kurz, der Systembus 8 wird für die intelligente Ablaufsteuerung einschließlich der Steuerung des intelligenten Systems und des Mensch-Maschine-Systems verwendet. Deshalb wird der Systembus 8 als intelligenter Verarbeitungsbus bezeichnet. Der Hauptprozessor, der den Systembus 8 verwendet, ist die CPU 3 (intelligente Verarbeitungs-CPU) im Basis-Prozessorelement.
Andererseits ist der Systembus 9 hauptsächlich mit den Peripherieschaltungen und Schnittstellenschaltungen verbunden, die an der Bewegungssteuerung beteiligt sind. An den Systembus 9 sind z.B. eine intelligente Servosteuerung 16 mit einer CPU 15b, die die Servosteuerung für einen zu steuernden Mechanismus 18 (z.B. Roboter) durchführt, und eine intelligente Eingabe/Ausgabe-Steuerschaltung 17 mit einer CPU 15c angeschlossen, die ein lokales Sensorsystem 19 (z.B. einen an der Fingerspitze der Roboterhand angebrachten Kraftsensor) steuert, welches Daten bereitstellt, die die Parameter der Bewegungssteuerung beeinflussen, oder die ein Mehrzweck-Eingabe/Ausgabesystem für die Daten steuert, welche direkt für die Bewegungssteuerung verwendet werden. Kurz, der Systembus 9 ist derjenige, der Daten für die Bewegungssteuerung zur Verfügung stellt oder an den die Untersysteme für die direkte Bewegungssteuerung des zu steuernden Objektes angeschlossen sind. Deshalb wird der Systembus 9 als Bewegungssteuerbus bezeichnet. Der Hauptprozessor, der den Systembus 9 verwendet, ist die CPU 4 (Bewegungssteuer-CPU genannt) im Basis-Prozessorelement.
Im Basis-Prozessorelement kann zusätzlich zu den Haupt- CPU's eine CPU für die Eingabe/Ausgabe-Verarbeitung als Unter-CPU vorgesehen sein. Die Unter-CPU ist als ein intelligentes Eingabe/Ausgabe-Untersystem für die Haupt- CPU zu betrachten. Ein solches Untersystem ist üblicherweise mit dem Systembus 8 oder 9 verbunden. Das für eine bestimmte Anwendung hinzugefügte Untersystem sollte jedoch aus Kostengründen oft besser als Untersystem im Basis-Prozessorelement entworfen und hergestellt werden. Im Gegensatz dazu sollte das Untersystem, dessen Funktion und Verarbeitungsmöglichkeit erweitert oder modifiziert werden sollen, besser an den Systembus 8 oder 9 angeschlossen werden, wobei der Erweiterbarkeit und der Vielfältigkeit Vorrang gegeben wird.
Eines der Merkmale der vorliegenden Erfindung ist, daß nicht nur die Haupt-CPU's 3 und 4, sondern auch die CPU's in den intelligenten Untersystemen (in Fig. 1 mit 13, 16 und 17 bezeichnet) und die Haupt-CPU's miteinander über Dual-Port-Speicher gekoppelt sind, wodurch ein Daten- Kommunikationsnetz entsteht. Genauer ist die intelligente Eingabe/Ausgabe-Steuerschaltung 13 über den Dual-Port- Speicher 5b an den Systembus 8 angeschlossen. Das Basis- Prozessorelement 2a darf über den Systembus 8 direkt auf den Dual-Port-Speicher 5b zugreifen und kann den Inhalt des Dual-Port-Speichers 5b mit dem intelligenten Eingabe/Ausgabesystem 13 teilen. Annlich besitzt die intelligente Servosteuerung 16 einen Dual-Port-Speicher 5c und die intelligente Eingabe/Ausgabe-Steuerschaltung 17 einen Dual-Port-Speicher 5d. Das Basis-Prozessorelement 2a kann sich über den Systembus 9 die benötigten Daten mit diesen Untersystemen teilen.
Aufgrund des obenerwähnten Aufbaus kann die Belastung auf dem Kommunikationssystem einschließlich der Belastung auf dem Systembus stark verringert werden, ohne die feste Kopplung zwischen dem Basis-Prozessorelement und den intelligenten Untersystemen zu beeinträchtigen. Wenn z.B. an einem Systemous viele intelligente Untersysteme als Bus-Master anliegen, wird die Kommunikationskapazität des Busses überschritten und das gesamte System arbeitet nicht effizient. Dieses Problem kann jedoch mit dem vorher erwähnten Aufbau gelöst werden. Ahnlich ist der Dual- Port-Speicher 5a zur Kopplung der Haupt-CPU's 3 und 4 im Basis-Prozessorelement 2a als eine Hotline für den Austausch und das Aufteilen der erforderlichen Daten zwischen den Haupt-CPU's 3 und 4 ohne Umweg über die Systembusse 8 und 9 vorgesehen und dient zur Optimierung des Kommunikationsdurchsatzes zwischen den Haupt-CPU's.
Fig. 2 ist ein funktionales Blockdiagramm, das die Funktionen zeigt, die mit der in der Fig. 1 gezeigten Hardwarestruktur bewerkstelligt werden. Als zu steuerndes Objekt wird ein Roboter betrachtet. In Fig. 2(a) bearbeitet die intelligente Verarbeitungsfunktion 20 als Hauptjobs oder Hintergrundjobs Funktionen wie z.B. Schlußfolgern, Lernen, Überwachen der Systembedingungen und Überwachen des gesamten Systems unter Verwendung der Daten von einer Intelligenzbasis 22 oder von einem Sensorium (Sensorsystem) 23, gibt mit Hilfe dieser Funktionen geeignete Bewegungsbefehle an eine Bewegungssteuerfunktion 24 aus und erhält von der Bewegungssteuerfunktion 24 die auf den Betriebszustand bezogenen Daten und reflektiert diese auf den nächsten Befehl.
Die Kommunikation mit dem externen System einschließlich eines Mensch-Maschine-Systems wird von der intelligenten Verarbeitungsfunktion 20 bewerkstelligt. Somit kann die intelligente Verarbeitungsfunktion 20 als ein Entscheidungen ausführendes System betrachtet werden, das einen allgemeinen Bewegungsablauf festlegt. Wenn die Bus- Steckplätze nicht ausreichen, kann z.B. ein Untersystem für die intelligente Verarbeitungsfunktion an den Systembus 9 für die Bewegungssteuerfunktion angeschlossen werden. Die grundlegende Systemkonfiguration besitzt jedoch einen hierarchischen Aufbau, bei dem die intelligente Verarbeitungsfunktion und die Bewegungssteuerfunktion voneinander unabhängig arbeiten, wobei die letztgenannte Funktion unter der Führung der erstgenannten Funktion arbeitet. Natürlich kann es erforderlich sein, die zur Bestimmung des nächsten Operationsbefehls benötigten Daten von der Bewegungssteuerfunktion 24 zur intelligenten Verarbeitungsfunktion 20 zurückzuführen. Deshalb muß der Datenaustausch zwischen diesen beiden Funktionen bidirektional erfolgen. Diese Kommunikation wird durch den Dual-Port-Speicher 5a unterstützt.
Andererseits ist die Bewegungssteuerfunktion 24 hierarchisch mit einem Servosystem 25, das die Servosteuerung für einen Mechanismus 26 ausübt, und auch mit einem Sensorsystem 27 verbunden, das direkt an der Bewegungssteuerung beteiligt ist. Die Kommunikation wie z.B. das Senden von Befehlen an diese Untersysteme und das Erhalten erforderlicher Daten von diesen Untersystemen wird direkt über den Dual-Port-Speicher 5c oder 5d ausgeführt. Die Bewegungssteuerfunktion 24 erhält von der intelligenten Verarbeitungsfunktion 20 einen Grobablauf der Operation und interpoliert einen Abstand zwischen den gewünschten Operationspunkten, wobei eine geforderte Genauigkeit eingehalten wird. In einer untergeordneten Schleife zur Interpolation wird eine eigenständige Bewegungssteuerung bewerkstelligt, um durch Datenaustausch 28 bezüglich des Sensorsystems 27 oder ähnlichem eine optimale Interpolationskurve zu erzeugen. Ferner ist dort, wo die Daten eines Untersystems für die Bewegungssteuerfunktion den Grobablauf der Operation beeinflussen, welcher durch die intelligente Verarbeitungsfunktion festgelegt ist, eine adaptive Steuerungsschleife eingerichtet, die die intelligente Verarbeitungsfunktion enthält.
Um die obenerwähnte hierarchische Struktur zu verwirklichen, müssen in der in der Fig. 1 gezeigten Hardwarekonfiguration nicht notwendigerweise eine Leitung 6b zur Kopplung der Haupt-CPU 3 im Dienst der intelligenten Verarbeitungsfunktion mit dem Systembus 9 für die Bewegungssteuerung und eine Leitung 7b zur Kopplung der Haupt-CPU 4 im Dienst der Bewegungssteuerfunktion mit dem Systembus 8 für die intelligente Verarbeitung vorgesehen sein. Wenn die Haupt-CPU 3 jedoch eine Supervisorfunktion besitzt, ist es vorteilhaft, wenn die Haupt-CPU 3 fähig ist, direkt auf ein Untersystem für die Bewegungssteuerfunktion zuzugreifen, wie in der Fig. 2(a) mit den Punktlinien 29a und 29b gezeigt ist. Zu diesem Zweck wird der Haupt-CPU 3 durch Hinzufügen der Leitung 6b erlaubt, direkt mit allen Untersystemen zu kommunizieren. In einem besonderen Fall kann die Supervisorfunktion auf der Haupt-CPU 4 eingerichtet sein. In diesem Fall wird die Leitung 7b hinzugefügt, so daß der Haupt-CPU 4 erlaubt wird, direkt mit allen Untersystemen zu kommunizieren.
Fig. 2(b) zeigt eine Kernstruktur eines Softwaresystems, das die obenerwähnte Supervisorfunktion enthält. Ein Bewegungssteuerungs-Softwaresystem 31, das die Bewegungssteuerung bewerkstelligt, ist im intelligenten Verarbeitungs-Softwaresystem zwischen einem Hintergrund-Unterstützungssystem 30 und einem Supervisorsystem 32 eingebettet. Wie oben beschrieben, ist die Hardwarestruktur so ausgelegt, daß die Software mit dieser Kernstruktur effizient ausgeführt wird.
Somit kann eine intelligente automatische Maschine wie z.B. ein intelligenter Roboter auf eine menschenähnlichere Weise gesteuert werden.
Fig. 3 zeigt eine weitere Ausführungsform des Basis-Prozessorelements 2a für eine umfassendere Implementierung des obenerwähnten Konzeptes. Wenn in die Haupt-CPU 3 ein Supervisorsystem geladen wird, benötigt die Haupt-CPU 3 praktisch nur im Supervisor-Modus direkten Zugriff auf die Untersysteme für die Bewegungssteuerung. Deshalb ist zur Steuerung des Zugriffsrechts auf den Bewegungssteuerbus 9 ein Busumschalter 34 vorgesehen, wobei normalerweise die Haupt-CPU 4 das Zugriffsrecht besitzt. Wenn sich die Haupt-CPU 3 im Supervisor-Modus befindet und ein direkter Zugriff auf das Bewegungssteuerungs-Untersystem auf dem Systembus 9 erforderlich ist, sendet die Haupt- CPU 3 eine Buszugriffs-Anforderung an den Busumschalter 34. Der Busumschalter 34 sendet ein Signal 36 an einen Multiplex-Bustreiber 33 und verbindet statt der Leitung 7a der Haupt-CPU 4 die Leitung 6b der Haupt-CPU 3 mit der Buszugriffsleitung 35. In diesem Fall muß die Zugriffsleitung 7b der Haupt-CPU 4 nicht notwendigerweise mit dem intelligenten Verarbeitungsbus 8 verbunden sein.
Die Haupt-CPU kann im Supervisor-Modus in eine Situation geraten, in der sie andere intelligente Systeme steuern muß. In dem in der Fig. 3 gezeigten Basis-Prozessorelement 2a kann der Busumschalter 34 mit einer Funktion zum hardware- oder softwaremäßigen Sperren (z.B. Zwingen in einen Wartestatus oder eine Warteschleife) der Haupt-CPU 4 in Abhängigkeit von einer Buszugriffsanforderung der Haupt-CPU 3 ausgestattet sein. Folglich kann die Hardwarestruktur so ausgelegt sein, daß die Bewegungssteuerfunktion der Steuerung des Supervisors unterstellt ist. Wie oben beschrieben worden ist, ist die Struktur des in der Fig. 3 gezeigten Basis-Prozessorelements hinsichtlich der in der Fig. 2 gezeigten funktionalen Struktur und Kernstruktur ideal.
Ein weiteres Merkmal der vorliegenden Erfindung besteht darin, daß jeder der Dual-Port-Speicher 5a - 5d für den Datenaustausch einen Mechanismus für die Anforderung von Hardware-Interrupts in beiden Richtungen als Vorrichtung für den eigenständigen Betrieb der intelligenten Systeme umfaßt.
Fig. 4 zeigt einen beiderseitigen Interrupt-Mechanismus bezüglich des Dual-Port-Speichers 5a, der im Basis-Prozessorelement 2a zwischen der Haupt-CPU 3 und der Haupt- CPU 4 angeordnet ist. Zusätzlich zu den Zugriffsleitungen 37a von der Haupt-CPU 3 zum Dual-Port-Speicher 5a und den Zugriffsleitungen 37b von der Haupt-CPU 4 sind ferner beiderseitige Interruptschaltungen 40, eine Interruptleitung 38a von der Haupt-CPU 4 zur Haupt-CPU 3, eine Interruptleitung 38b von der Haupt-CPU 3 zur Haupt-CPU 4, eine Ende-Status-Leitung 39a, um die Haupt-CPU 3 zu informieren, ob die Haupt-CPU 4 den Interrupt akzeptiert hat, sowie eine Ende-Status-Leitung 39b vorhanden, um die Haupt-CPU 4 zu informieren, ob die Haupt-CPU 3 den Interrupt akzeptiert hat. Bestimmte Adressen im Dual-Port- Speicher 5a werden als Interrupt-Schaltregister verwendet, mit welchen die Haupt-CPU 3 einen Interrupt der Haupt-CPU 4 bzw. die Haupt-CPU 4 einen Interrupt der Haupt-CPU 3 anfordert.
Sobald in irgendeines dieser Register Interrupt-Daten (z.B. die Startadresse einer Interrupt-Serviceroutine, die von der unterbrochenen CPU ausgeführt werden soll) geschrieben werden, wird die Interruptleitung 38 der zu unterbrechenden CPU aktiv und die CPU wird unterbrochen, um einen erforderlichen Task auszuführen. Die unterbrochene CPU greift während der Interrupt-Behandlungsroutine auf das entsprechende Interrupt-Schaltregister zu und verwendet die darin gespeicherten Daten in irgendeiner Weise (oder es wird oft einfach auf die Daten zugegriffen, ohne sie wirklich zu verwenden). Sobald die unterbrochene CPU auf dieses besondere Interrupt-Schaltregister zugreift, wird die Interruptleitung 38 dieser CPU automatisch zurückgesetzt und somit inaktiv. Gleichzeitig wird die Ende-Status-Leitung 39 der einen Interrupt fordernden CPU aktiv, um anzuzeigen, daß die CPU, an die die Interruptanforderung ausgegeben worden ist, den Interrupt nun akzeptiert hat. Die Ende-Status-Leitung 39 wird zurückgesetzt und kehrt in den inaktiven Zustand zurück, sobald auf das Interrupt-Schaltregister zugegriffen wird, um einen zweiten Interrupt anzufordern.
Zum Anregen der Ende-Status-Leitung kann eine andere Adresse als die des Interrupt-Schaltregister verwendet werden. Ferner können andere Adressen als Register zum Rücksetzen der Interruptleitung und zum Rücksetzen der Ende-Status-Leitung verwendet werden. Bei einer solchen Modifikation wird die Interruptleitung zurückgesetzt und die Ende-Status-Leitung angeregt und zurückgesetzt, indem entsprechende Befehle ausgeführt werden, die auf die zugehörigen Adressen zugreifen.
Der gleiche beiderseitige Interrupt-Mechanismus ist auch in den Dual-Port-Speichern 5b, 5c und 5d enthalten, welche die Kommunikation zwischen den intelligenten Untersystemen und den Haupt-CPU's bedienen.
Gemäß der vorliegenden Erfindung, wie sie oben beschrieben worden ist, ist der beiderseitige Interrupt-Mechanismus untrennbar mit dem Dual-Port-Speicher kombiniert, so daß im Laufe der minimal für die Interruptoperation notwendigen Prozeduren sowohl die Interruptanforderung als auch der Ende-Status automatisch von der Hardware erzeugt und zurückgesetzt werden und der Software-Platzbedarf minimiert wird. Ein ähnlicher Interrupt-Mechanismus kann jedoch in Verbindung mit E/A-Ports implementiert werden. Zum Beispiel werden den Interrupt-Schaltregistern und den anderen Registern verschiedene E/A-Portadressen zugewiesen, wobei die Interruptleitung und die Ende- Status-Leitung angeregt und zurückgesetzt werden, indem Befehle ausgeführt werden, die darauf zugreifen. Die Interrupt-Daten können direkt über einen bestimmten E/A- Port oder indirekt über eine bestimmte Adresse im Dual- Port-Speicher übertragen werden.
Wenn für diese Register verschiedene Adressen verwendet werden oder wenn E/A-Ports verwendet werden, müssen die Signale auf der Interruptleitung und der Ende-Status- Leitung von der Software umgeschaltet werden. Für manche Anwendungen sollte das Umschalten dieser Signale besser von der Software gesteuert werden. Der Automatisierungsgrad beim Umschalten dieser Signale ändert sich in Abhängigkeit davon, wie das Protokoll und das Verfahren des Taskstarts bestimmt werden. Es wird jedoch als sehr vorteilhaft angesehen, den Software-Platzbedarf zu verringern und die Hardware einzusetzen, die das Signalumschalten automatisch durchführt, um bei Bedarf ein Statusregister und ein Semaphor-Register im Dual-Port- Speicher 5 vorzusehen und das Protokoll und das Verfahren starr zu steuern.
Fig. 5 zeigt einen Ablauf eines Task-Startverfahrens und einer Task-Verarbeitung, die von der Haupt-CPU 3 und der Haupt-CPU 4 unter Verwendung des Dual-Port-Speichers 5a mit einem beiderseitigen Interrupt-Mechanismus durchgeführt werden. Bei diesem Beispiel fordert die Haupt-CPU 3 einen Interrupt der Haupt-CPU 4 an, um einen erforderlichen Task zu starten. Wenn der Fall eintritt, daß die Haupt-CPU 3 einen Interrupt der Haupt-CPU 4 anfordern muß, prüft die Haupt-CPU 3, ob die Ende-Status-Leitung 39a aktiv ist. Wenn sie aktiv ist, wurde der zuvor angeforderte Interrupt bereits akzeptiert und es wird festgestellt, daß der nächste Interrupt ange fordert werden kann. Wenn die Ende-Status-Leitung 39a inaktiv ist, entscheidet die Haupt-CPU 3, daß der zuvor ange forderte Interrupt noch nicht akzeptiert worden ist und es nicht erlaubt ist, den nächsten Interrupt anzufordern, und wartet darauf, daß die Ende-Status-Leitung 39a aktiv wird. Wenn bestätigt wird, daß die Ende-Status-Leitung 39a aktiv ist, werden die Interrupt-Daten in die Interrupt-Schaltregister geschrieben. Als Folge davon wird die Interruptleitung 38b automatisch aktiv, um der Haupt-CPU 4 eine Interruptanforderung anzuzeigen, und der Start des Tasks wird angefordert. Gleichzeitig wird die Ende-Status-Leitung 39a zurückgesetzt. Bis zu diesem Zeitpunkt müssen die für die Verarbeitung des gestarteten Tasks erforderlichen Daten bereits in den Dual-Port-Speicher 5a geschrieben worden sein.
Daraufhin führt die Haupt-CPU 3 die Verarbeitung durch, die gleichzeitig mit dem von der Haupt-CPU 4 ausgeführten Task durchgeführt werden kann. Wenn es erforderlich ist, einen anschließenden Task zu starten, kehrt die Prozedur zur Überprüfung der Ende-Status-Leitung 39a zurück, wie durch den Pfeil al angedeutet ist. Wenn es erforderlich ist, ein Ergebnis der der Haupt-CPU 4 anvertrauten Task- Verarbeitung zu erhalten, überprüft die Haupt-CPU 3, ob die Task-Verarbeitung abgeschlossen ist. Wenn der Task abgeschlossen ist, wird der Taskstatus von der Haupt-CPU 4 in den Dual-Port-Speicher 5a geschrieben. Nach der Bestätigung für das Abschließen der Taskverarbeitung führt die Haupt-CPU 3 unter Verwendung des Ergebnisses der Taskverarbeitung die erforderliche Verarbeitung durch. Dann kann es wieder erforderlich sein, die Haupt- CPU 4 einen Task starten zu lassen. Wenn die obenerwähnte Bestätigung für das Abschließen der Taskverarbeitung auch die Bestätigung für das Akzeptieren des zuvor angeforderten Interrupts bedeutet, kann gemäß Pfeil a3 ganz einfach der nächste Interrupt angefordert werden. Falls nicht, wird gemäß Pfeil a2 die Überprüfung der Ende-Status- Leitung 39a gestartet.
Infolge der Interruptanforderung von der Haupt-CPU 3 wird die Haupt-CPU 4 vom einfachen Verarbeitungsmodus in den Interrupt-Verarbeitungsmodus versetzt, wobei die für die Taskverarbeitung erforderlichen Daten einschließlich der Daten im Interrupt-Schaltregister aus dem Dual-Port-Speicher 5a gelesen werden und die ange forderte Taskverarbeitung ausgeführt wird. Wenn die Interruptverarbeitung gemäß dieser Ausführungsform gestartet werden soll, veranlaßt der Lesevorgang der Interrupt-Daten aus dem Interrupt-Schaltregister, daß die Interruptleitung 38b in den inaktiven Zustand zurückversetzt und die Ende-Status- Leitung 39a in den aktiven Zustand versetzt wird. In einem System, in welchem verschiedene Adressen für die Interrupt-Schaltregister und die anderen Register verwendet werden, müssen jedoch die zugehörigen Anweisungen ausgeführt werden, um die Interruptleitung zurückzusetzen und die Ende-Status-Leitung zu setzen und zurückzusetzen.
Mit einem ähnlichen Prozeß wird auch der Taskstart mittels Interruptanforderung von der Haupt-CPU 4 an die Haupt-CPU 3 sowie zwischen verschiedenen intelligenten Untersystemen und irgendeiner Haupt-CPU durchgeführt.
Die obenerwähnte Kommunikation und das Starten der Tasks über den Dual-Port-Speicher mit beiderseitigem Interrupt- Mechanismus erfordern ein gemeinsames Hardware-Kommunikationsprotokoll zwischen den über den Dual-Port-Speicher gekoppelten CPU's, fördern erheblich den eigenständigen Betrieb der Haupt-CPU's und der intelligenten Untersysteme und verringern die Belastung auf dem Kommunikationsmechanismus einschließlich der Systembusse.

Claims

1. Steuervorrichtung (1), die für die Steuerung einer Maschine (18) geeignet ist, mit:

einem ersten Bus (8);

einem zweiten Bus (9); und

wenigstens einem Prozessorelement (2a, 2b), das eine erste Verarbeitungseinheit (3), die wenigstens mit dem ersten Bus verbunden ist, eine zweite Verarbeitungseinheit (4), die wenigstens mit dem zweiten Bus verbunden ist, sowie einen ersten Dual-Port-Speicher (5a), der mit der ersten Verarbeitungseinheit und der zweiten Verarbeitungseinheit verbunden ist, enthält;

und dadurch gekennzeichnet:

daß die erste Verarbeitungseinheit in der Weise organisiert ist, daß sie einen allgemeinen Ablauf einer Bewegungssteuerung der Maschine (18) bestimmt, und die zweite Verarbeitungseinheit in der Weise organisiert ist, daß sie Information bezüglich des allgemeinen Ablaufes von der ersten Verarbeitungseinheit erhält und einen genauen Ablauf zur Ausführung des allgemeinen Ablaufs bestimmt;

und daß die Vorrichtung ferner enthält:

ein Bewegungssteuerungs-Untersystem (16), das eine dritte Verarbeitungseinheit (15b) enthält und von der zweiten Verarbeitungseinheit Information bezüglich konstitutiver Schritte des genauen Ablaufs erhält und die Schritte in der Maschine ausführt, wobei die dritte Verarbeitungseinheit mit dem zweiten Bus über einen zweiten Dual-Port- Speicher (5c) verbunden ist;

wobei der zweite Dual-Port-Speicher (5c) versehen ist mit einer Einrichtung (40), die auf einen Zugriff auf einen entsprechenden Bereich im zweiten Dual-Port-Speicher entweder durch die dritte Verarbeitungseinheit (15b) oder durch das Prozessorelement (2a, 2b) anspricht und, falls der Zugriff durch das Prozessorelement erfolgt, an die dritte Verarbeitungseinheit oder, falls der Zugriff durch die dritte Verarbeitungseinheit erfolgt, an das Prozessorelement ein Interrupt-Signal (38a, 38b) überträgt; und ein Informationsaustausch-Untersystem (11, 13), das mit dem ersten Bus verbunden ist und mit einem externen System (12, 14), das bei der Bestimmung des allgemeinen Ablaufs mit der ersten Verarbeitungseinheit zusammenwirkt, einen Informationsaustausch ausführt.

2. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß der erste Dual-Port-Speicher (5a) eine Einrichtung (40) enthält, die auf einen Zugriff auf einen entsprechenden Bereich des ersten Dual-Port-Speichers entweder durch die erste oder die zweite Verarbeitungseinheit anspricht und, falls der Zugriff durch die zweite Verarbeitungseinheit erfolgt, an die erste Verarbeitungseinheit oder, falls der Zugriff durch die erste Verarbeitungseinheit erfolgt, an die zweite Verarbeitungseinheit ein Interrupt-Signal (38a, 38b) überträgt.

3. Steuervorrichtung nach Anspruch 2, ferner dadurch gekennzeichnet, daß der erste und der zweite Dual-Port- Speicher (5a, 5c) jeweils eine Einrichtung (40) enthalten, die auf einen Zugriff auf einen entsprechenden Bereich des Dual-Port-Speichers durch die Verarbeitungseinheit, die das Interrupt-Signal (38a, 38b) empfangen hat, anspricht und an die Verarbeitungseinheit, welche den Interrupt angefordert hat, ein Quittierungssignal (39a, 39b) überträgt.

4. Steuervorrichtung nach Anspruch 3, ferner dadurch gekennzeichnet, daß die Einrichtung (40) für die Übertragung eines Quittierungssignals aufgrund eines Zugriffs arbeitet, der auf denselben Bereich erfolgt, auf den durch die Verarbeitungseinheit zugegriffen wurde, welche den Interrupt angefordert hat.

5. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß das Prozessorelement (2a, 2b) weiterhin eine zusätzliche Verarbeitungseinheit für die Eingabe-/Ausgabe-Verarbeitung enthält.

6. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß die erste Verarbeitungseinheit (3) weiterhin die Vorrichtung überwacht und sowohl mit dem ersten Bus (8) als auch mit dem zweiten Bus (9) verbunden ist.

7. Steuervorrichtung nach Anspruch 6, ferner dadurch gekennzeichnet, daß das Prozessorelement (2a, 2b) weiterhin eine Einrichtung (33, 34) enthält, die wahlweise die erste Verarbeitungseinheit (3) oder die zweite Verarbeitungseinheit (4) mit dem zweiten Bus (9) verbindet.

8. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß die Vorrichtung ein Eingabe-/Ausgabe- Untersystem (17) enthält, das seinerseits eine vierte Verarbeitungseinheit (15c) enthält, die einen Datenaustausch ausführt, der direkt auf die Verarbeitung durch die zweite Verarbeitungseinheit (4) bezogen ist, wobei die vierte Verarbeitungseinheit mit dem zweiten Bus (9) über einen dritten Dual-Port-Speicher (5d) verbunden ist und der dritte Dual-Port-Speicher eine Einrichtung (40) enthält, die auf einen Zugriff auf einen entsprechenden Bereich des dritten Dual-Port-Speichers entweder durch die vierte Verarbeitungseinheit oder das Prozessorelement anspricht und, falls der Zugriff durch die vierte Verarbeitungseinheit erfolgt, an das Prozessorelement oder, falls der Zugriff durch das Prozessorelement erfolgt, an die vierte Verarbeitungseinheit ein Interrupt-Signal (38a, 38b) überträgt.

9. Steuervorrichtung nach Anspruch 8, ferner dadurch gekennzeichnet, daß das Bewegungssteuerungs-Untersystem (16) eine Servosteuerung ist.

10. Steuervorrichtung nach Anspruch 9, ferner dadurch gekennzeichnet, daß das Eingabe-/Ausgabe-Untersystem (17) mit einem ersten Sensorsystem (19) verbunden ist, das an der Maschine (18) angebracht ist.

11. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß das Informationsaustausch-Untersystem (13) eine fünfte Verarbeitungseinheit (15a) enthält, die mit dem ersten Bus (8) über einen vierten Dual-Port-Speicher (5b) verbunden ist, und der vierte Dual-Port-Speicher eine Einrichtung (40) enthält, die auf einen Zugriff auf einen entsprechenden Bereich des vierten Dual-Port- Speichers entweder durch die fünfte Verarbeitungseinheit oder das Prozessorelement anspricht und, falls der Zugriff durch das Prozessorelement erfolgt, an die fünfte Verarbeitungseinheit oder, falls der Zugriff durch die fünfte Verarbeitungseinheit erfolgt, an das Prozessorelement ein Interrupt-Signal (38a, 38b) überträgt.

12. Steuervorrichtung nach Anspruch 11, ferner dadurch gekennzeichnet, daß das Informationsaustausch-Untersystem (13) mit einem zweiten Sensorsystem (14) verbunden ist, das an der Maschine (18) angebracht ist.

13. Steuervorrichtung nach Anspruch 11, ferner dadurch gekennzeichnet, daß das Informationsaustausch-Untersystem (13) mit einem Hilfs-Datenverarbeitungssystem (14) verbunden ist.

14. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß die Vorrichtung weiterhin ein Datenbank-Untersystem (10) enthält, das mit dem ersten Bus (8) verbunden ist.

15. Steuervorrichtung nach Anspruch 1, ferner dadurch gekennzeichnet, daß das externe System (12) ein Host- Prozessor ist.