JP6396276B2

JP6396276B2 - サーボ制御性能を向上にした数値制御装置

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Publication number: JP6396276B2
Application number: JP2015226631A
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Inventors: 浩二羽田; 義人宮▲崎▼; 孝彰小松; 彰小泉
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Filing date: 2015-11-19
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Description

本発明は、モータ制御およびロボット制御等に使用される数値制御装置に関し、特にサーボ制御性能を向上した数値制御装置に関する。

数値制御装置は、工作機械を制御するＣＮＣ制御に使用される。ロボットコントローラは、ロボット内のモータを制御することを行っており、ＣＮＣ制御用の数値制御装置と類似の構成を有する。本発明に係る数値制御装置は、ＣＮＣ制御用数値制御装置に限定されず、ロボットコントローラも含むものとする。

数値制御装置を製作する場合、全体の制御を行うメイン（主）制御部、機械への信号の入出力を制御するシーケンス機能を実行するＰＬＣ(Programmable Logic Control: PLC)部、サーボインタフェース（以下、Ｉ／Ｆと略称する場合がある）を介してサーボモータとの間で信号を入出力するサーボ制御部、サーボ制御信号の演算処理を行う演算部（ＤＳＰ）と、装置内の他の部分とのデータ入出力（Ｉ／Ｏ）用Ｉ／Ｆ、ユーザＩ／Ｆおよび周辺機器Ｉ／Ｆ等をパラレルデータバス（以下、バスと略称する場合がある）で接続し、各部の間の通信を行っていた。バスは、配線サイズが大きい上、各部とバスの間で信号の入出力を行うバスＩ／Ｆ（バスブリッジ）もサイズが大きいため、これまでの数値制御装置のパラレルバスは、１系統であった。

数値制御装置は、コストを考慮しつつ、要求される仕様を十分満足する構成を実現することが求められるが、この際に使用する部品の性能向上および供給体制の変化等も考慮することが望ましい。数値制御装置を製作する場合、メイン制御部およびＰＬＣ部の形成に使用するプロセッサ（ＣＰＵ）およびＤＳＰは、汎用のものを使用するのが一般的である。一方、部品点数を減らすことはコスト低減に有効であり、そのためにＣＰＵ、ＤＳＰ以外の部分、すなわちサーボ制御部とその他の回路を１つの集積回路（ＩＣ）に統合することが行われる。このようなＩＣは、特定用途向けＩＣ（ＡＳＩＣ）と呼ばれる。上記のバスで接続された構成でＣＰＵ、ＤＳＰ以外の部分をＡＳＩＣ化する場合、ＣＰＵおよびＤＳＰとＡＳＩＣの間をバスで接続し、ＡＳＩＣ内にもバスを設けることになる。

さらに、ＣＰＵのマルチコア化や、シリアルＩ／Ｆ化が行われている。ＣＰＵをマルチコア化することにより、メイン制御部およびＰＬＣ部を１個のＣＰＵで容易に実現できる。ＣＰＵとＡＳＩＣからなる構成で、バスをＰＣＩエクスプレス(PCI Express)（登録商標）等の高速シリアルＩ／Ｆ化する場合、ＣＰＵとＡＳＩＣ間の通信をシリアルＩ／Ｆ化するが、ＡＳＩＣ内の通信はバスで行う。

数値制御装置における通信では、メイン制御部（ＣＰＵ内）とサーボ制御部（ＡＳＩＣ内）との間の通信性能を確保することが重要であり、その通信性能が制御対象である機械やロボットの性能を左右する。

そこで、数値制御装置の高速化、高性能化に関連する技術として、以下のような提案が報告されている（例えば、特許文献１及び２）。特許文献１には、データ用量が小さく加工速度に直接的に影響を与えるデータと、工作機械の各部分間のＩ／Ｏなどとを、データ処理容量は小さいが処理時間の速い運営体制により駆動される一つのＣＰＵで処理する例が開示されている。さらに、データ用量が大きく加工速度に直接的に影響を与えないデータを、データ処理用量は大きいが処理時間の遅い運営体制により駆動されるもう一つのＣＰＵで各々分散して処理する点が開示されている。このような構成により、工作機械を高速、高性能に制御することができるというものである（例えば、段落〔００１７〕及び図３参照）。また、処理データの内容に対するデータ処理用量と処理時間の関係が示されている（例えば、段落〔００１６〕及び図２参照）。

また、特許文献１において、第２ＣＰＵが、情報共有部に貯蔵されたデータをリードして高速に処理し、また、このように処理されたデータによってサーボモータを制御するための制御信号を発生する点が開示されている（段落〔００２６〕参照）。

特許文献２には、モータ制御部におけるモータ制御用のプロセッサをマルチコアＤＳＰにより構成し、かつ高速シリアル通信Ｉ／Ｆを介してモータ制御用アンプに接続した構成例が示される（段落〔００１６〕〜〔００１８〕及び図１参照）。またマルチコアＣＰＵに数値制御、モータ制御、ＰＬＣ部の各機能が割り当てられ、通信制御兼バスブリッジに高速シリアルインタフェースで接続する例が示されている。

しかしながら、上記の従来技術では、バスの通信が原因となるパフォーマンスの低下は回避できないという問題がある。例えば、数値制御装置では、サーボ制御部とＣＰＵおよびＤＳＰ間のサーボ制御に関係するデータの転送、および入出力されるＩ／Ｏデータの転送は、それぞれ一定周期で発生し、発生から所定時間内に処理することが求められる。また、外部信号の入出力を行うペリフェラルに接続されるデバイスは、一定周期でその状態に関するデータを読み取り監視することが必要である。さらに、一定周期ではないが、ストレージデバイスから読み込んだプログラムデータの転送やペリフェラルに接続されるデバイスからのＣＰＵへの割り込み信号の転送は、所定時間内に処理する必要がある。

数値制御装置を設計する場合には、サーボ制御データおよびＩ／Ｏデータの転送以外の通信（転送）がどの程度発生するかを予測し、一定のマージンを確保してサーボ制御データおよびＩ／Ｏデータの通信量を決定する。このように一定のマージンを見込むため、サーボ制御データおよびＩ／Ｏデータの通信を限界まで増加させることが難しかった。数値制御装置が制御する対象物の性能（パフォーマンス）を向上するには、サーボ制御データおよびＩ／Ｏデータの通信量を増加させる必要があるが、上記の理由で難しかった。また、設計も難しくなり、一部の性能の低下を容認して通信量を低下させるといった対策を取っていた。

特開２００３−３１６４０８号公報特開２０１３−０５４７３０号公報

本発明は、ＣＰＵと集積回路（ＡＳＩＣ）を有する構成においてバスが原因で発生する通信パフォーマンスの低下を解消して、サーボ制御性能（パフォーマンス）を向上させることが可能な数値制御装置を提供することを目的とする。

本発明に係る数値制御装置は、サーボモータの位置指令値を出力するＣＰＵと、サーボモータを駆動するアンプに対して電流指令値を出力するサーボ制御部およびその他の処理部を備えた集積回路と、位置指令値を読み取り、サーボモータを位置指令値の位置に移動させるための制御を行うＤＳＰと、を有し、ＣＰＵと集積回路は複数のシリアルインタフェースで接続されており、集積回路は、複数のシリアルインタフェースの１つに接続される第１内部バスと、複数のシリアルインタフェースの別の１つに接続される第２内部バスと、を有し、サーボ制御部は、第１内部バスに接続され、その他の処理部は、第２内部バスに接続される、ことを特徴とする。

本発明に係る数値制御装置によれば、バスが原因で発生する通信パフォーマンスの低下を解消して、サーボ制御部とメインＣＰＵとの間の通信パフォーマンスを向上させることが可能になり、サーボ制御性能を向上した数値制御装置を提供することができる。

本発明の実施例１に係る数値制御装置の構成図である。本発明の実施例１に係る数値制御装置におけるデータ転送のタイミングチャートである。本発明の実施例２に係る数値制御装置の構成図である。本発明の実施例２に係る数値制御装置のサーボ制御データおよびＩ／Ｏ制御データの転送のタイミングチャートである。本発明の実施例３に係る数値制御装置の構成図である。本発明の実施例４に係る数値制御装置の構成図である。

以下、図面を参照して、本発明に係る数値制御装置について説明する。

［実施例１］
まず、本発明の実施例１に係る数値制御装置について説明する。図１は、本発明の実施例１に係る数値制御装置の構成図である。本発明の実施例１に係る数値制御装置１０１は、マルチコアＣＰＵ１と、ＡＳＩＣ２と、マルチコアＤＳＰ３と、を実装した制御基板８０を有する。マルチコアＣＰＵ１とＡＳＩＣ２は、２つの高速シリアルインタフェース（Ｉ／Ｆ）ライン１０，２０で接続されている。ＡＳＩＣ２とマルチコアＤＳＰ３は、高速シリアルＩ／Ｆライン３０で接続されている。高速シリアルＩ／Ｆライン１０，２０，３０として、例えばＰＣＩエクスプレス(PCI Express)（登録商標）を用いることができるが、このような例には限られない。制御基板８０には、さらにカードスロット４４、ディスプレイ端子４５、メモリ実装部４６、ネットワークとの通信用物理層（ＰＨＹ）１３，１４が設けられており、メモリ実装部４６にはＤＲＡＭ４７を設けることが可能である。メモリ実装部４６は、例えば、ＤＲＡＭモジュールを実装するソケットや、制御基板８０に直接実装するために設けられた部品パターン等である。さらに、図１においては、２つの高速シリアルＩ／Ｆライン１０，２０によりマルチコアＣＰＵ１とＡＳＩＣ２とを接続する例を示したが、３つ以上の高速シリアルＩ／Ｆラインにより接続するようにしてもよい。

マルチコアＣＰＵ１は、ＭＡＣ（ＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌ）コントローラ１１、及びペリフェラル１２を備えている。ＭＡＣコントローラ１１は、物理層（ＰＨＹ）１３，１４を介してネットワークとの通信を行う。ネットワークは、例えば、多機能（Ｍｕｌｔｉ−ｆｕｎｃｔｉｏｎ）イーサネット（登録商標）である。「多機能」とは、種々の産業用イーサネット（登録商標）として使用できることを意味している。ただし、ネットワークはこれに限定されるものではない。本実施例では、マルチコアＣＰＵ１には、図示のように外部にＣＰＵ用の主記憶メモリであるＤＲＡＭ３１を接続しているが、ＡＳＩＣ２に外部接続する場合もある。

ＡＳＩＣ２は、サーボ制御部２１、Ｉ／Ｏ通信マスタ２２、ペリフェラル２３、ＬＣＤＣ(Liquid Crystal Display Controller)２４、ＣＰＵコア２５、Ｉ／Ｏ用ＲＡＭ２８、シリアル通信スイッチ２９、グラフィックＩ／Ｆ４１、表示器Ｉ／Ｆ４２、メモリＩ／Ｆ４３、シリアルＩ／Ｆ２７１−２７３、インタフェース（Ｉ／Ｆ）２９１、第１ＡＳＩＣ内部バス２５１および第２ＡＳＩＣ内部バス２５２を備える。サーボ制御部２１とシリアルＩ／Ｆ２７１は第１ＡＳＩＣ内部バス２５１で接続されている。

サーボ制御部２１は、シリアルＩ／Ｆ２７３および高速シリアルＩ／Ｆライン３０を介してマルチコアＤＳＰ３に接続されている。シリアルＩ／Ｆ２７１は、高速シリアルＩ／Ｆライン１０を介してマルチコアＣＰＵ１に接続されている。

Ｉ／Ｏ通信マスタ２２、ペリフェラル２３、ＬＣＤＣ２４、ＣＰＵコア２５、Ｉ／Ｏ用ＲＡＭ２８、シリアルＩ／Ｆ２７２およびＩ／Ｆ２９１は、第２ＡＳＩＣ内部バス２５２に接続されている。シリアル通信スイッチ２９は、高速シリアルＩ／Ｆライン２０を介してマルチコアＣＰＵ１に接続されている。さらに、シリアル通信スイッチ２９は、シリアルＩ／Ｆ２７２に接続されると共に、高機能のグラフィックユニットを搭載したグラフィックカード５０が装着されるカードスロット４４にグラフィックＩ／Ｆ４１を介して接続される。

グラフィックカード５０は、ＧＵＩ(Graphical User Interface)ＣＰＵ５１と、ＤＲＡＭ５３と、を有する。ＤＲＡＭ５３は、ＧＵＩＣＰＵ５１に接続される。ＧＵＩＣＰＵ５１は、マルチコアＣＰＵ１からの指令に基づいて、ソフトウェアにより高度なグラフィカルユーザインタフェースを提供するグラフィックエンジン５２を実現する。さらに、ＧＵＩＣＰＵ５１は、ユーザが開発したアプリケーションなども実行する。ＤＲＡＭ５３は、ＧＵＩＣＰＵ５１の動作メモリである。グラフィックエンジン５２は、ＶＧＡ／ＳＶＧＡ／ＸＧＡ／ＳＸＧＡ等のＬＣＤインタフェースを介してＬＣＤ表示装置等の表示器に接続される。

グラフィックカード５０が接続されている場合には、マルチコアＣＰＵ１にはそのアドレスが登録されている。シリアル通信スイッチ２９は、高速シリアルＩ／Ｆラインの分岐動作を行い、マルチコアＣＰＵ１の出力が第２ＡＳＩＣ内部バス２５２に接続される要素のアドレスを示す場合には、シリアルＩ／Ｆ２７２と接続し、グラフィックカード５０に搭載された要素を示すアドレスを示す場合には、グラフィックＩ／Ｆ４１に接続した状態にする。

Ｉ／Ｏ通信マスタ２２は、Ｉ／Ｏ通信を制御するための回路であり、Ｉ／Ｏ通信用の外部Ｉ／Ｆ端子２２１を介してＤＩ／ＤＯを入出力するスレーブユニット（図示せず）が接続される。Ｉ／Ｏ通信マスタ２２は、Ｉ／Ｏ用ＲＡＭ２８に格納されたＤＯを接続されたスレーブユニットに出力する。一方、スレーブユニットから入力されたＤＩは、Ｉ／Ｏ通信マスタ２２を通じてＩ／Ｏ用ＲＡＭ２８にＤＩとして格納される。Ｉ／Ｏ用ＲＡＭ２８上のＤＩ／ＤＯは、マルチコアＣＰＵ１上で実行されるシーケンスプログラムにより、高速シリアルＩ／Ｆライン２０、シリアル通信スイッチ２９、シリアルＩ／Ｆ２７２および第２ＡＳＩＣ内部バス２５２を介してリード／ライトされる。なお、Ｉ／Ｏ用ＲＡＭ２８を設けず、Ｉ／Ｏ通信マスタ２２が入出力するＩ／Ｏデータを記憶するメモリとして、ＤＲＡＭ３１を利用することも可能である。また、ＡＳＩＣ２にＲＡＭを接続して、それをＩ／Ｏ用ＲＡＭ２８およびＡＳＩＣ２内の処理の動作メモリとして利用してもよい。

ペリフェラル２３には、ＣＮＣのソフトを格納したストレージデバイス６０、バッテリィバックアップされたＳＲＡＭ７０が接続される。ＳＲＡＭ７０は、動作中のデータを記憶し、電源が切れた場合等でも元の状態に復帰可能にするために使用される。さらに、ペリフェラル２３は、キーボード用、アナログ入出力用、クロック用の外部Ｉ／Ｆ端子を有する。これらの端子を利用して、ユーザ入力、実行中の加工プログラムをスキップさせるための信号入力、タッチセンサの信号入力、クロック入力、アナログスピンドル出力（アナログ出力）等を行う。

ＬＣＤＣ２４は、画面のイメージのデータを格納するためのＶＲＡＭと、ＶＲＡＭに書かれたデータをＬＣＤパネルなどのディスプレイに出力するコントローラ（ＬＣＤＣ）と、で構成される。ＬＣＤＣ２４は、表示器Ｉ／Ｆ４２を介してディスプレイ端子４５に接続される。実施例１のある態様では、ＣＰＵコア３２が、制御基板８０上に搭載されるメモリ実装部４６に設けられたＤＲＡＭ４７を使用して、グラフィック機能を実現し、画面のイメージのデータをＶＲＡＭに書き込む。

外部に接続されるブートＲＯＭ１５が、Ｉ／Ｆ２９１を介して第２ＡＳＩＣ内部バス２５２に接続される。ブートＲＯＭ１５は、ブートローダソフトを格納するＲＯＭであり、マルチコアＣＰＵ１が起動するとブートＲＯＭ１５を読み、マルチコアＣＰＵ１自身の初期設定などを行う。さらに、初期化動作では、ペリフェラル２３に接続されたストレージデバイス６０に格納されているソフトをローディングし、ＤＲＡＭ３１に展開する。

以上の通り、マルチコアＣＰＵ１とＡＳＩＣ２は複数の高速シリアルＩ／Ｆライン１０，２０で接続され、複数の高速シリアルＩ／Ｆラインのうちの１つの高速シリアルＩ／Ｆライン１０はサーボ制御部２１が接続される第１ＡＳＩＣ内部バス２５１に接続されている。

次に、サーボ制御について説明する。マルチコアＣＰＵ１は、サーボモータ（図示せず）の位置指令値をＡＳＩＣ２内のサーボ制御部２１に出力する。サーボ制御部２１は、サーボモータを駆動するアンプ（図示せず）に対して電流指令値を出力する。マルチコアＤＳＰ３は、位置指令値を読み取り、サーボモータを位置指令値の位置に移動させるための制御を行う。

サーボ制御部２１には、サーボＩ／Ｆ２６が設けられている。サーボＩ／Ｆ２６は、サーボアンプまたはスピンドルアンプをサーボ制御部２１に接続するためのインタフェースである。サーボアンプまたはスピンドアンプには、工作機械の各軸を動作させるサーボモータまたはスピンドルモータへの動力線と、各モータの位置／速度を検出するフィードバック入力信号が接続される。

サーボ制御部２１には、内蔵のＲＡＭ領域にマルチコアＣＰＵ１からの位置指令値が書き込まれる。マルチコアＤＳＰ３は、位置指令値を読み取り、サーボモータを指令値の位置に移動させるための制御を行う。サーボモータの制御は、サーボ制御部２１に接続されたサーボＩ／Ｆ２６を通じて行う。

サーボ制御部２１からは、サーボＩ／Ｆ２６を通じて、アンプに対して電流の指令値を送る。アンプは、受け取った電流指令値に基づきＰＷＭ信号による電流制御を行い、アンプに内蔵された電流センサの値をサーボＩ／Ｆ２６を介してサーボ制御部２１に送る。また、サーボモータからのフィードバック信号も、サーボＩ／Ｆ２６を介してサーボ制御部２１に送られる。マルチコアＤＳＰ３は、受け取った電流センサの値やフィードバック信号の値を基に、次の電流制御指令値をサーボＩ／Ｆ２６を通じてアンプに送る。マルチコアＤＳＰ３は、この電流制御を繰り返し行うことでサーボモータを制御し、マルチコアＣＰＵ１から指示された位置に各軸を到達させる。マルチコアＤＳＰ３は、フィードバック信号の値をサーボ制御部２１に書き込み、マルチコアＣＰＵ１はこの値を読み、位置指令値に軸が到達したことを確認する。

図１に示す実施例１の数値制御装置１０１の形態では、ＤＲＡＭ４７がメモリ実装部４６に実装されず、グラフィックカード５０が装着されない状態では、ロウエンド向けの簡単な表示機能が実現される。マルチコアＣＰＵ１が描画データを生成し、生成された描画データはＬＣＤＣ２４に送られ、ＬＣＤＣ２４が描画データに基づいてＶＲＡＭに画像を展開する。ＶＲＡＭに展開された画像データは、接続される液晶表示器のＩ／Ｆ（例えば、ＳＶＧＡまたはＸＧＡ等）に適合した形式の信号に変換されて表示器Ｉ／Ｆ４２およびディスプレイ端子４５を介して出力され、液晶表示器において表示が行われる。

上記の形態では、マルチコアＣＰＵ１が描画データを生成するが、この生成はマルチコアＣＰＵ１が主制御部やＰＬＣ部の処理を行う合間に行われるため、大規模な描画データや３Ｄ描画など高い演算能力を必要とする描画データの生成は難しく、生成できる描画データは制限されるが、一方で低コストで実現できる。実施例１の数値制御装置１０１の形態では、２つの内部バスと２つの高速シリアルＩ／Ｆにより、サーボ制御部２１とマルチコアＣＰＵ１の間の通信とＬＣＤＣ２４とマルチコアＣＰＵ１の間の通信が分離されるため、バスが原因で発生するサーボの通信パフォーマンスの低下はない。

さらに、制御基板８０上のメモリ実装部４６にＤＲＡＭ４７を、ＣＰＵコア２５の動作メモリとして接続することにより、ＣＰＵコア３２が描画データを生成し、生成された描画データはＬＣＤＣ２４に送られ、ＬＣＤＣ２４が描画データに基づいてＶＲＡＭに画像を展開する。マルチコアＣＰＵ１の代わりに専用のＣＰＵコア２５が描画データを生成するため、生成する描画データのレベルを向上できる。また、マルチコアＣＰＵ１は描画データを生成する必要がなくなるので、マルチコアＣＰＵ１が主制御部及びＰＬＣ部の処理に割く時間をより多く確保することができる。このように、サーボ制御部２１を搭載する同じＡＳＩＣ２を使用して、レベルの異なる（ミドルエンドの）描画データを生成できる。

特に、バスが原因で発生する通信パフォーマンスの低下を解消できるので、サーボ制御データおよびＩ／Ｏデータの転送以外の通信（転送）がどの程度発生するかを予測し、一定のマージンを確保してサーボ制御データおよびＩ／Ｏデータの通信量を決定する必要がなくなった。言い換えると、サーボ制御データおよびＩ／Ｏデータの通信量とは無関係に、それ以外の通信量を決定できるようになった。両者の通信量を無関係に決定できるため、サーボ制御データ及びＩ／Ｏデータの処理とグラフィック処理は同じマルチコアＣＰＵ１で処理する必要はなく、グラフィック処理を別のＣＰＵコア２５で処理させることが可能になる。

さらに、ＤＲＡＭ４７を装着せずに、制御基板８０上のカードスロット４４にグラフィックカード５０を装着することにより、前述のように高機能（ハイエンド）の描画機能を実現できる。

図２は、本発明の実施例１に係る数値制御装置１０１のサーボ制御部２１及びＩ／Ｏ通信マスタ２２におけるデータ転送のタイミングチャートである。図２（ａ）は、サーボモータの軸毎の位置指令値及び軸毎の位置フィードバック値のタイミングチャートである。位置指令値及び軸毎の位置フィードバック値のサーボ制御データの転送は、高速シリアルＩ／Ｆライン１０、シリアルＩ／Ｆ２７１および第１ＡＳＩＣ内部バス２５１を介して行われる。サーボ制御部２１は、マルチコアＣＰＵ１との間で、一定周期内に各軸の位置指令値と位置フィードバック値の転送を行う。位置指令値と位置フィードバック値の転送は、約半周期ずれて行われる。

Ｉ／Ｏデータ転送は、サーボ制御データの転送周期に対して１対ｎの割合で周期転送を行う。転送周期ｎは設定可能であり、転送周期ｎに応じて、各周期での転送時間は変化する。図２（ｂ）〜（ｄ）は、それぞれ周期１：１、１：２、１：４のＩ／Ｏ（ＤＩ／ＤＯ）データのタイミングチャートである。図２（ｅ）は、その他のデータ転送のタイミングチャートである。その他のデータ転送は、サーボ制御データの転送周期とは無関係のタイミングでランダムに行われる。Ｉ／Ｏデータ転送およびその他のデータ転送は、高速シリアルＩ／Ｆライン２０、シリアル通信スイッチ２９、シリアルＩ／Ｆ２７２および第２ＡＳＩＣ内部バス２５２を介して行われる。

サーボ制御データの転送およびＩ／Ｏデータの転送は、それぞれ一定周期で発生し、発生から所定時間内に処理することが求められる。これに加えて、外部信号の入出力を行うペリフェラルに接続されるデバイスは、一定周期でその状態に関するデータを読み取り監視することが必要である。さらに、ストレージデバイスから読み込んだプログラムデータの転送やペリフェラルに接続されるデバイスからのＣＰＵへの割り込み信号の転送は、一定周期ではないが所定時間内に処理する必要がある。実施例１の数値制御装置１０１では、サーボ制御データの転送は、高速シリアルＩ／Ｆライン１０を介して行われるので、他のデータ転送の影響を受けない。Ｉ／Ｏデータおよび他のデータは、高速シリアルＩ／Ｆライン２０を介して行われるが、Ｉ／Ｏデータの転送時間は限られており、他のデータは、Ｉ／Ｏデータの転送が行われていない期間に行えばよく、上記の所定時間内に転送処理するように転送タイミングを容易に制御できる。高速シリアルＩ／Ｆライン２０を介したデータ転送に余裕がある場合には、例えばＬＣＤＣ２４およびＣＰＵコア２５でより高度なグラフィック機能を実現することも可能である。

例えば、従来技術の数値制御装置のように、マルチコアＣＰＵ１とＡＳＩＣ２の間を１つの高速シリアルラインで接続し、さらにＡＳＩＣ２内に１つのＡＳＩＣ内部バスを設けたと仮定した場合、サーボ制御データの通信は周期的な転送であり、他のデータ転送と混ざっていると、他の通信が割り込む余裕を見てマルチコアＣＰＵ１とサーボ制御部２１間の通信量を決めることが必要になり、制御が複雑でパフォーマンスが制限される。これに対して、本発明の実施例１に係る数値制御装置によれば、マルチコアＣＰＵ１とサーボ制御部２１間の通信のパフォーマンスを向上させることができ、マルチコアＣＰＵ１とサーボ制御部２１間の通信帯域を極限まで引き出すことができる。さらにマルチコアＣＰＵ１と他の処理部との間の通信のパフォーマンスも向上させることができる。これは、マルチコアＣＰＵ１とＡＳＩＣ２の間を２つの高速シリアルＩ／Ｆライン１０，２０で接続し、さらにＡＳＩＣ２内にも２つの第１および第２ＡＳＩＣ内部バス２５１，２５２を分離して設けることで、初めて実現できる。

さらに、上記のようにマルチコアＣＰＵ１とサーボ制御部２１間の通信を独立させることで、通信帯域の問題を解決することが可能になる一方で、メイン制御部側は両方の通信を処理しなければならないため、シングルコアＣＰＵでは、通信を独立させた効果を十分に引き出すことができない。実施例１では、メイン制御部はマルチコアＣＰＵ１で形成されており、独立した２つの通信に対して独立したＣＰＵコアを割り当てることができる。例えば、４個のコアを有するマルチコアＣＰＵ１を使用する場合、２個のコアをサーボ制御用に、残りの２個のコアをその他の制御に割り当てる。このように、独立した通信に対してそれぞれコアを専用に割り当てることで、独立した通信の通信帯域を極限まで引き出すことが可能になる。なお、マルチコアスレッドＣＰＵを使用することもできる。この場合も一部のスレッドをサーボ制御用に、残りのスレッドをその他の制御に割り当てることでもよい。

以上説明したように、実施例１の数値制御装置では、サーボ制御に影響を与えることなく、共通のアーキテクチャで異なる品質レベルに対応するグラフィックスケーラビリティを実現できる。ロウエンドの構成は、ＣＰＵコア２５にＤＲＡＭ４７を接続しないため、最低コストになる。ミドルエンドの構成は、ＣＰＵコア２５にＤＲＡＭ４７を接続するが、グラフィックカード５０に搭載されるＧＵＩＣＰＵ５１は不要であるから、中程度のコストになる。またマルチコアＣＰＵ１が描画処理から解放されるので、ＣＮＣの性能向上を図れる。ハイエンドの構成は、ＧＵＩＣＰＵ５１を搭載するグラフィックカード５０を使用するため高コストになるが、描画性能はもっとも高く、マルチコアＣＰＵ１及びＡＳＩＣ２内のＣＰＵコア３２が描画処理から解放されるので、ＣＮＣの性能向上が図れる。

［実施例２］
次に、本発明の実施例２に係る数値制御装置について説明する。図３は、本発明の実施例２に係る数値制御装置の構成図である。本発明の実施例２に係る数値制御装置１０２が、実施例１に係る数値制御装置１０１と異なっている点は、ＡＳＩＣ２において、Ｉ／Ｏ通信マスタ２２およびＩ／Ｏ用ＲＡＭ２８がサーボ制御部２１側の第１ＡＳＩＣバス２５１に接続されている点である。実施例２に係る数値制御装置１０２のその他の構成は、実施例１に係る数値制御装置１０１における構成と同様であるので詳細な説明は省略する。実施例１と同様に、Ｉ／Ｏ用ＲＡＭ２８を設けずに、ＤＲＡＭ３１を利用することも、ＡＳＩＣ２に外部接続されたＲＡＭを使用することも可能である。

前述のように、マルチコアＣＰＵ１とＩ／Ｏ通信マスタ２２との間のＩ／Ｏデータ通信は、マルチコアＣＰＵ１とサーボ制御部２１との間のサーボ制御データの通信に対して周期的な転送である。したがって、この両方の通信を１つの高速シリアルＩ／Ｆライン１０および第１ＡＳＩＣ内部バス２５１を介して行うのであれば、両方を同期して行うことができる。実施例２では、サーボ制御データ通信およびＩ／Ｏデータ通信以外の他の処理部に関係する通信は、高速シリアルＩ／Ｆライン２０および第２ＡＳＩＣ内部バス２５２を介して分離して行われる。したがって、サーボ制御データ通信およびＩ／Ｏデータ通信は、他の通信が割り込む余裕を見る必要がなく、同期して行える。これにより、実施例２では、実施例１に比べて、マルチコアＣＰＵ１とサーボ制御部２１以外のＬＣＤＣ２４およびＣＰＵコア２５等の他の処理部との間の通信負担を軽減できる。

次に、本発明の実施例２に係る数値制御装置１０２におけるデータ転送について説明する。
図４は、本発明の実施例２に係る数値制御装置１０２におけるサーボ制御データ転送およびＩ／Ｏデータ転送のタイミングチャートである。図４（ａ）は、サーボモータの軸毎の位置指令値ｄ_PC及び軸毎の位置フィードバック値ｄ_PFのタイミングチャートである。図４（ｂ）〜（ｄ）は、それぞれ周期１：１、１：２、１：４のサーボモータの軸毎の位置指令値ｄ_PC及び軸毎の位置フィードバック値ｄ_PF、並びにＩ／Ｏ（ＤＩ／ＤＯ）データのタイミングチャートである。図４（ｅ）は図４（ｄ）のタイミングチャートの変形例である。

図４（ｂ）に示すように、サーボ制御部２１のデータ転送ｄ_PC及びｄ_PFとＩ／Ｏデータ転送ｄ_IOが１対１の場合には、例えば、両者はぶつかることなく通信できる。もしぶつかる場合には、どちらのデータ転送も要求される所定時間内で転送が完了するように、一方に対して他方をまたは両方のタイミングをずらす。

図４（ｃ）〜（ｅ）に示すように、転送周期が１：２以上の場合には、サーボ制御部２１のデータ転送ｄ_PC及びｄ_PFとＩ／Ｏデータの転送ｄ_IO1及びｄ_IO2がぶつかる可能性が高くなる。このような場合には、図４（ｄ）の転送周期１：４の例のように、サーボ制御部のデータ転送ｄ_PC及びｄ_PFの間にＩ／Ｏデータ転送ｄ_IO1b及びｄ_IO2bが割り込む形で行われる。Ｉ／Ｏのデータ転送ｄ_IO1a、ｄ_IO1b及びｄ_IO2a、ｄ_IO2bが優先され、サーボのデータ転送ｄ_PC及びｄ_PFはＩ／Ｏのデータ転送ｄ_IO1b及びｄ_IO2bの終了後に行われる。また、サーボ制御部のデータ転送がＩ／Ｏのデータ転送よりも優先されるように設定することもできる。図４（ｅ）に示すように、図４（ｄ）におけるＩ／Ｏデータｄ_IO1b及びｄ_IO2bをそれぞれ、ｄ_IO1c及びｄ_IO1d、並びにｄ_IO2c及びｄ_IO2dに分割して転送することもできる。この場合、Ｉ／Ｏのデータ転送とサーボ制御部のデータ転送のどちらが優先されるか、または交互に調整されるかは、設定により変更することができる。

このように、本発明の実施例２に係る数値制御装置１０２では、Ｉ／Ｏ通信マスタ２２がサーボ制御部２１側の第１ＡＳＩＣ内部バス２５１に接続されるようにしても、データ転送の遅延等が発生しないようにすることができる。従って、本発明の実施例２に係る数値制御装置１０２によれば、マルチコアＣＰＵ１とサーボ制御部２１との間のデータ転送を高速で行いながら、マルチコアＣＰＵ１とサーボ制御部２１以外のその他の処理部との間のデータ転送を高速化することができる。

［実施例３］
次に、本発明の実施例３に係る数値制御装置について説明する。図５は、本発明の実施例３に係る数値制御装置の構成図である。本発明の実施例３に係る数値制御装置１０３が、実施例２に係る数値制御装置１０２と異なっている点は、ＡＳＩＣ２において、Ｉ／Ｏ通信マスタ２２とサーボ制御部２１の間に通信経路２２２が設けられ、Ｉ／Ｏ通信マスタ２２が、入力されたＩ／Ｏデータの内容を判定し、Ｉ／Ｏデータが直接サーボ制御部２１に通信すべきデータである時には、主制御部を形成するマルチコアＣＰＵ１に通信せずに直接サーボ制御部２１に通信する点である。実施例３に係る数値制御装置１０３のその他の構成は、実施例２に係る数値制御装置１０２における構成と同様であるので詳細な説明は省略する。

Ｉ／Ｏ通信マスタ２２を介して入力されるＩ／Ｏ信号データ（ＤＩ）は、マルチコアＣＰＵ１を介さずに直接サーボ制御部２１に入力することが望ましい第１種のデータと、それ以外の第２種のデータに分けられる。

第１種のデータの第１の例は、特定の軸（１軸または複数の軸）が回転している状態で、Ｉ／Ｏ通信マスタ２２からサーボ制御部２１に入力されると、サーボ制御部２１は、マルチコアＣＰＵ１の介在なしに、信号の種類で指定された特定の軸（１軸または複数の軸）の回転を即時停止するＤＩ信号である。

第１種のデータの第２の例は、特定の軸（１軸または複数の軸）が一定速度で回転している状態で、Ｉ／Ｏ通信マスタ２２からサーボ制御部２１に入力されると、サーボ制御部２１は、マルチコアＣＰＵ１の介在なしに、一定速度で回転している軸の回転速度を、信号の種類で指定された回転速度に変更するＤＩ信号である。ＤＩ信号と回転速度の関係づけは、運転開始前にサーボ制御部２１に対してあらかじめ設定されている。

第１種のデータの第３の例は、特定の軸（１軸または複数の軸）が停止している状態で、Ｉ／Ｏ通信マスタ２２からサーボ制御部２１に入力されると、サーボ制御部２１は、マルチコアＣＰＵ１の介在なしに、停止していた軸を特定位置まで特定の最大加減速、特定の最大速度で移動し位置決めさせるＤＩ信号である。位置決めの位置、最大加減速、最大速度は、運転開始前にサーボ制御部２１に対してあらかじめ設定されている。複数のＤＩ信号に対して複数の位置決め位置や複数の最大速度を設定することもできる。

第２種のデータの第１の例は、あらかじめストレージデバイス等に保存された加工プログラムを指定するＤＩ信号である。このようなＤ１信号は、Ｉ／Ｏ通信マスタ２２からマルチコアＣＰＵ１に送信され、マルチコアＣＰＵ１は、指定された加工プログラムにしたがってサーボ制御２１への移動指令値を生成し、サーボ制御部２１に送信する。

第２種のデータの第２の例は、複数の軸で同時輪郭制御（補間処理）を行う場合で、Ｉ／Ｏ通信マスタ２２のＩ／Ｏ通信Ｉ／Ｆ２２１に他の軸の制御を行うスレーブユニット（サーボ制御ＩＣ）が接続され、スレーブユニットからデータを受ける場合である。このデータは、サーボ制御部２１からのデータを含めて、マルチコアＣＰＵ１の主制御部でまとめて処理される必要がある。

第１種と第２種のデータの識別は、Ｉ／Ｏ通信マスタ部に設けられた識別テーブルにより識別される。この識別テーブルには、第１種のデータとして扱われるべき信号が、Ｉ／Ｏ用ＲＡＭへ格納されるアドレスとビットで指定されており、このテーブルとの照合により第１種と第２種の信号が識別される。またアドレスとビットの代わりに、Ｉ／Ｏ通信ＩＦに接続されるスレーブユニットの種類、ユニットにあるコネクタの端子で識別テーブルに対して指定することもできる。識別テーブルに対する指定は、数値制御装置の使用者が任意に変更できる。

実施例３では、Ｉ／Ｏ通信マスタ２２が、ＤＩが第１種のデータであるか否かを識別し、第１種のデータであれば通信経路２２２を介してサーボ制御部２１に送信し、第２種のデータであれば第１ＡＳＩＣ内部バス２５１、シリアルＩ／Ｆ２７１およびシリアルＩ／Ｆ１０を介してマルチコアＣＰＵ１に送信する。なお、マルチコアＣＰＵ１は、全体の制御のために第１種のデータのうちでも管理することが望ましいデータが存在するので、そのようなデータについて、Ｉ／Ｏ通信マスタ２２は、通信経路２２２を介して、第１種のデータをサーボ制御部２１に送信した後、第１ＡＳＩＣ内部バス２５１、シリアルＩ／Ｆ２７１およびシリアルＩ／Ｆ１０を介して、第１種のデータをマルチコアＣＰＵ１に適宜送信するようにしてもよい。

実施例３では、Ｉ／Ｏ通信マスタ２２が、第１種のデータを受信してから、サーボ制御部２１が第１種のデータを受信するまでの時間を短くできる。したがって、第１種のデータが緊急性や応答性を要する場合には、特に有利である。

［実施例４］
次に、本発明の実施例４に係る数値制御装置について説明する。図６は、本発明の実施例４に係る数値制御装置の構成図である。本発明の実施例４に係る数値制御装置１０４が、実施例１に係る数値制御装置１０１と異なっている点は、マルチコアＤＳＰ３がマルチコアＣＰＵ１に内蔵され、それに伴いシリアルＩ／Ｆ２７３が除かれている点である。実施例４に係る数値制御装置１０４のその他の構成は、実施例１に係る数値制御装置１０１における構成と同様であるので詳細な説明は省略する。

実施例４では、マルチコアＣＰＵ１にＤＳＰコア３が設けられているため、移動指令値は、実施例１のようにサーボ制御部２１に書き込まれるのではなく、マルチコアＣＰＵ１に接続されたＤＲＡＭ３１やＣＰＵ内部のキャッシュに書き込まれ、ＤＳＰコア３がそれにアクセスすることにより、ＤＳＰコア３とマルチコアＣＰＵ１の主制御部を形成するＣＰＵコアとの間のデータ交換が行われる。

ＤＳＰコア３は、移動指令値からアンプに対する電流指令値を生成し、高速シリアルＩ／Ｆライン１０、シリアルＩ／Ｆ２７１およびＡＳＩＣ内部バス２５１を介してサーボ制御部２１に送る。サーボ制御部２１は、サーボＩ／Ｆを介してサーボアンプに電流指令値を送る。また、サーボＩ／Ｆを介して得た電流センサの値やモーターフィードバック信号の値は、サーボ制御部２１に書き込まれる。マルチコアＤＳＰ３は、高速シリアルＩ／Ｆライン１０、シリアルＩ／Ｆ２７１および第１ＡＳＩＣ内部バス２５１を介してサーボ制御部２１に書き込まれた電流センサの値やフィードバック信号の値を元に、次の電流制御指令値を演算する。

実施例４の数値制御装置では、メイン制御部およびＰＬＣ部はマルチコアＣＰＵ１内のＣＰＵコアで実現され、さらにＤＳＰ３はマルチコアＣＰＵ１に内蔵されているため、相互に密接に通信可能であり、サーボ制御の応答性を改善できる。また、実施例１で設けた高速シリアルＩ／Ｆライン３０およびシリアルＩ／Ｆ２７３を除くことができる。

以上の説明に基づき、実施例に関し以下の構成を記す。
［構成１］
サーボモータの位置指令値を出力するＣＰＵと、
サーボモータを駆動するアンプに対して電流指令値を出力するサーボ制御部およびその他の処理部を備えた集積回路と、
位置指令値を読み取り、サーボモータを位置指令値の位置に移動させるための制御を行うＤＳＰと、を有し、
前記ＣＰＵと前記集積回路は複数のシリアルインタフェースで接続されており、
前記集積回路は、前記複数のシリアルインタフェースの１つに接続される第１内部バスと、前記複数のシリアルインタフェースの別の１つに接続される第２内部バスと、を有し、
前記サーボ制御部は、前記第１内部バスに接続され、
前記その他の処理部は、前記第２内部バスに接続される、
ことを特徴とする数値制御装置。
［構成２］
前記集積回路はＩ／Ｏ通信部をさらに備え、
前記Ｉ／Ｏ通信部が前記第１内部バスに接続されている、構成１に記載の数値制御装置。
［構成３］
前記Ｉ／Ｏ通信部は、前記サーボ制御部と信号を直接伝送する内部通信経路で接続され、
前記Ｉ／Ｏ通信部は、前記ＣＰＵを介さずに直接前記サーボ制御部との間で通信する第１種のデータと、前記ＣＰＵを介して前記サーボ制御部と通信する第２種のデータを識別し、
前記Ｉ／Ｏ部は、前記第１種のデータと識別した時は、前記第１種のデータを前記内部通信経路を介して前記サーボ制御部に送信すること、
を特徴とする構成２に記載の数値制御装置。
［構成４］
前記集積回路はＩ／Ｏ通信部をさらに備え、
前記Ｉ／Ｏ通信部が前記第２内部バスに接続されている、構成１に記載の数値制御装置。
［構成５］
前記ＣＰＵは、複数のコアを有するマルチコアＣＰＵであり、
前記複数のコアのうち、一部のコアをサーボ制御に割り当て、残りのコアをその他の制御に割り当てること、
を特徴とする構成１から４のいずれかに記載の数値制御装置。
［構成６］
前記ＣＰＵは位置指令値を前記サーボ制御部に書き込み、
前記ＣＰＵはサーボモータのフィードバック信号を前記サーボ制御部から読み取り、
前記ＤＳＰは、前記ＣＰＵによって書かれた位置指令値を読み取り、サーボＩ／Ｆを経由してサーボモータを制御し、
前記サーボＩ／Ｆを経由して得られたサーボモータのフィードバックの値は前記サーボ制御部に書き込まれる、構成１から５のいずれかに記載の数値制御装置。
［構成７］
前記ＤＳＰは前記ＣＰＵ内に設けられ、
前記ＣＰＵは、前記ＣＰＵおよび前記ＤＳＰが直接アクセスするメモリに位置指令値を書き込み、
前記ＤＳＰは、前記ＣＰＵによって書かれた位置指令値を読み取り、前記サーボ制御部およびサーボＩ／Ｆを経由してサーボモータを制御し、
前記サーボＩ／Ｆおよび前記サーボ制御部を経由して得られたサーボモータのフィードバックの値を、前記ＣＰＵおよび前記ＤＳＰが直接アクセスする前記メモリに書き込む、構成１から５のいずれかに記載の数値制御装置。
［構成８］
前記その他の処理部は、少なくとも周辺機器を制御する周辺制御部と、外部との間で表示インタフェースを有する表示器コントローラと、
を有することを特徴とする構成１から７のいずれかに記載の数値制御装置。
［構成９］
前記第２内部バスに接続され、少なくとも表示機能に関係する処理を実行するコア部と、
前記集積回路外部の動作メモリと接続するメモリインタフェースと、をさらに有する構成８に記載の数値制御装置。
［構成１０］
前記第２内部バスに接続される前記シリアルインタフェースとの間の通信を、アドレスに応じて第１アドレス通信および第２アドレス通信に切り分けて入出力するシリアル通信スイッチと、
前記第１アドレス通信と前記第２内部バスを接続するシリアルインタフェースと、
前記第２アドレス通信に接続され、前記集積回路外部のグラフィックカードと接続するグラフィックインタフェースと、をさらに有することを特徴とする構成８または９に記載の数値制御装置。
［構成１１］
前記ＣＰＵ、前記集積回路、前記ＤＳＰ、前記グラフィックインタフェースに接続される前記グラフィックカードを装着するカードスロット、および前記表示器インタフェースに接続されるディスプレイ端子を搭載する制御基板を有する構成１０に記載の数値制御装置。
［構成１２］
前記その他の処理部は、
少なくとも周辺機器を制御する周辺制御部と、
外部との間で表示インタフェースを有する表示器コントローラと、
少なくとも表示機能に関係する処理を実行するコア部と、
前記集積回路外部の動作メモリと接続するメモリインタフェースと、
前記第２内部バスに接続される前記シリアルインタフェースとの間の通信を、アドレスに応じて第１アドレス通信および第２アドレス通信に切り分けて入出力するシリアル通信スイッチと、
前記第１アドレス通信と前記第２内部バスを接続するシリアルインタフェースと、
前記第２アドレス通信に接続され、前記集積回路外部のグラフィックカードと接続するグラフィックインタフェースと、をさらに有し、
当該数値制御装置は、
前記ＣＰＵ、前記集積回路、前記ＤＳＰ、前記グラフィックインタフェースに接続される前記グラフィックカードを装着するカードスロット、前記表示器インタフェースに接続されるディスプレイ端子、および前記メモリインタフェースに接続されるメモリ実装部を搭載する制御基板を有する構成１から７のいずれかに記載の数値制御装置。

以上、本発明の実施例を説明したが、各種の変形例があり得るのは言うまでもない。例えば、各ＩＣにどのような機能部分を統合するか、ＡＳＩＣ内の複数のバスにそれぞれどのような機能部を接続するかは、仕様に応じて適宜定められるべきであり、それに応じて各種の変形例があり得る。

１マルチコアＣＰＵ
２ＡＳＩＣ
３マルチコアＤＳＰ
１０，２０，３０高速シリアルＩ／Ｆライン
２１サーボ制御部
２２Ｉ／Ｏ通信マスタ
２３ペリフェラル
２４グラフィックエンジン
２６サーボＩ／Ｆ

Claims

サーボモータの位置指令値を出力するＣＰＵと、
サーボモータを駆動するアンプに対して電流指令値を出力するサーボ制御部およびその他の処理部を備えた集積回路と、
位置指令値を読み取り、サーボモータを位置指令値の位置に移動させるための制御を行うＤＳＰと、を有し、
前記ＣＰＵと前記集積回路は複数のシリアルインタフェースで接続されており、
前記集積回路は、前記複数のシリアルインタフェースの１つに接続される第１集積回路内部バスと、前記複数のシリアルインタフェースの別の１つに接続される第２集積回路内部バスと、を有し、
前記サーボ制御部は、前記第１集積回路内部バスに接続され、
前記その他の処理部は、前記第２集積回路内部バスに接続される、
ことを特徴とする数値制御装置。
前記集積回路はＩ／Ｏ通信部をさらに備え、
前記Ｉ／Ｏ通信部が前記第１集積回路内部バスに接続されている、請求項１に記載の数値制御装置。
前記ＣＰＵは、複数のコアを有するマルチコアＣＰＵであり、
前記複数のコアのうち、一部のコアをサーボ制御に割り当て、残りのコアをその他の制御に割り当てること、
を特徴とする請求項１または２に記載の数値制御装置。
前記ＣＰＵは位置指令値を前記サーボ制御部に書き込み、
前記ＣＰＵはサーボモータのフィードバック信号を前記サーボ制御部から読み取り、
前記ＤＳＰは、前記ＣＰＵによって書かれた位置指令値を読み取り、サーボＩ／Ｆを経由してサーボモータを制御し、
前記サーボＩ／Ｆを経由して得られたサーボモータのフィードバックの値は前記サーボ制御部に書き込まれる、請求項１から３のいずれか１項に記載の数値制御装置。
前記ＤＳＰは前記ＣＰＵ内に設けられ、
前記ＣＰＵは、前記ＣＰＵおよび前記ＤＳＰが直接アクセスするメモリに位置指令値を書き込み、
前記ＤＳＰは、前記ＣＰＵによって書かれた位置指令値を読み取り、前記サーボ制御部およびサーボＩ／Ｆを経由してサーボモータを制御し、
前記サーボＩ／Ｆおよび前記サーボ制御部を経由して得られたサーボモータのフィードバックの値を、前記ＣＰＵおよび前記ＤＳＰが直接アクセスする前記メモリに書き込む、請求項１から３のいずれか１項に記載の数値制御装置。
前記Ｉ／Ｏ通信部は、前記サーボ制御部と信号を直接伝送する内部通信経路で接続され、
前記Ｉ／Ｏ通信部は、前記ＣＰＵを介さずに直接前記サーボ制御部との間で通信する第１種のデータと、前記ＣＰＵを介して前記サーボ制御部と通信する第２種のデータを識別し、
前記Ｉ／Ｏ部は、前記第１種のデータと識別した時は、前記第１種のデータを前記内部通信経路を介して前記サーボ制御部に送信すること、
を特徴とする請求項２に記載の数値制御装置。
前記その他の処理部は、少なくとも周辺機器を制御する周辺制御部と、外部との間で表示インタフェースを有する表示器コントローラと、
を有することを特徴とする請求項１から６のいずれか１項に記載の数値制御装置。
前記第２集積回路内部バスに接続される前記シリアルインタフェースとの間の通信を、アドレスに応じて第１アドレス通信および第２アドレス通信に切り分けて入出力するシリアル通信スイッチと、
前記第１アドレス通信と前記第２集積回路内部バスを接続するシリアルインタフェースと、
前記第２アドレス通信に接続され、前記集積回路外部のグラフィックカードと接続するグラフィックインタフェースと、をさらに有することを特徴とする請求項７に記載の数値制御装置。
前記第２集積回路内部バスに接続され、少なくとも表示機能に関係する処理を実行するコア部と、
前記集積回路外部の動作メモリと接続するメモリインタフェースと、をさらに有する請求項８に記載の数値制御装置。
前記ＣＰＵ、前記集積回路、前記ＤＳＰ、前記グラフィックインタフェースに接続される前記グラフィックカードを装着するカードスロット、前記表示器インタフェースに接続されるディスプレイ端子、および前記メモリインタフェースに接続されるメモリ実装部を搭載する制御基板を有する請求項９に記載の数値制御装置。