JP2019128658A

JP2019128658A - 数値制御装置および数値制御システム

Info

Publication number: JP2019128658A
Application number: JP2018008246A
Authority: JP
Inventors: 彰小泉; Akira Koizumi; 寛行形屋; Hiroyuki Kataya
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 2018-01-22
Filing date: 2018-01-22
Publication date: 2019-08-01
Also published as: US20190227527A1; CN110069040A; DE102019101332A1

Abstract

【課題】表示器と分離して構成される数値制御装置と、表示器と一体に構成される数値制御装置とを開発するにあたり、開発工数を抑制することができる数値制御装置および数値制御システムを提供する。【解決手段】表示器Ｍ１と一体に接続される、または、表示器Ｍ２と分離して接続される数値制御装置ＮＣであって、数値制御を行う制御処理装置４０ｍｂが搭載された制御ボード６４と、数値制御装置ＮＣに一体に接続される表示器Ｍ１を制御する画像処理装置４２ｇｂ１が搭載されたグラフィックボードＧＢ１、および、数値制御装置ＮＣと分離して接続される表示器Ｍ２と通信を行う通信ケーブル６６が接続されるインタフェイスボードＩＢ１の一方を選択的に挿入可能なスロット２４ｂと、を有する。【選択図】図５

Description

本発明は、表示器と一体に構成される、または、表示器と分離して構成される数値制御装置および数値制御システムに関する。

下記特許文献１には、数値制御装置と通信線により接続している表示器付機械操作盤が開示されている。

特開２０１５−１５６１３９号公報

上記特許文献１の技術では、数値制御装置が表示器と分離して構成されているため、数値制御装置に表示器と通信を行う通信制御部が設けられ、表示器側に表示器を制御する制御部が設けられている。一方、数値制御装置が表示器と一体に構成される場合には、数値制御装置内に表示器を制御する制御部が設けられることとなる。数値制御装置が表示器と分離して構成される場合と、一体に構成される場合で、数値制御装置の構成が異なる。そのため、表示器と分離して構成される数値制御装置と、表示器と一体に構成される数値制御装置との開発を個別に行わなければならず、工数が増大する問題があった。

本発明は、上記の問題を解決するためになされたものであり、表示器と分離して構成される数値制御装置と、表示器と一体に構成される数値制御装置とを開発するにあたり、開発工数を抑制することができる数値制御装置および数値制御システムを提供することを目的とする。

本発明の第１の態様は、表示器と一体に接続される、または、前記表示器と分離して接続される数値制御装置であって、数値制御を行う制御処理装置が搭載された制御ボードと、前記数値制御装置に一体に接続される前記表示器を制御する画像処理装置が搭載されたグラフィックボード、および、前記数値制御装置と分離して接続される前記表示器と通信を行う通信ケーブルが接続されるインタフェイスボードの一方を選択的に挿入可能なスロットと、を有する。

本発明の第２の態様は、表示器と、前記表示器と一体に、または、前記表示器と分離して接続される数値制御装置と、を備えた数値制御システムであって、前記数値制御装置は、数値制御を行う制御処理装置が搭載された制御ボードと、前記数値制御装置に一体に接続される前記表示器を制御する画像処理装置が搭載された第１グラフィックボード、および、前記数値制御装置と分離して接続される前記表示器を制御する画像処理装置が搭載された第２グラフィックボードと通信を行う通信ケーブルが接続される第１インタフェイスボードの一方を選択的に挿入可能なスロットと、を有する。

本発明によれば、表示器と分離して構成される数値制御装置と、表示器と一体に構成される数値制御装置とを開発するにあたり、開発工数を抑制することができる。

一体型の数値制御装置、および、表示器を後面側から見た斜視図である。一体型の数値制御装置から一部の電子基板を取り外した状態を示す図である。分離型の数値制御装置、および、表示器を後面側から見た斜視図である。分離型の数値制御装置から一部の電子基板を取り外した状態を示す図である。図５Ａは、一体型の数値制御装置のメインボードおよびグラフィックボードの構成を示す模式図である。図５Ｂは、分離型の数値制御装置のメインボードおよびインタフェイスボードと、表示器のグラフィックボードの構成を示す模式図である。図６Ａは、一体型の数値制御装置のメインボードおよびグラフィックボードの構成を示す模式図である。図６Ｂは、分離型の数値制御装置のメインボードおよびインタフェイスボードと、表示器のグラフィックボードの構成を示す模式図である。図７Ａは、一体型の数値制御装置のメインボードおよびグラフィックボードの構成を示す模式図である。図７Ｂは、分離型の数値制御装置のメインボードおよびインタフェイスボードと、表示器のグラフィックボードの構成を示す模式図である。図８Ａは、一体型の数値制御装置のメインボードおよびグラフィックボードの構成を示す模式図である。図８Ｂは、分離型の数値制御装置のメインボードおよびインタフェイスボードと、表示器のインタフェイスボードおよびグラフィックボードの構成を示す模式図である。

〔第１の実施の形態〕
本実施の形態の数値制御装置ＮＣは、工作機械等を数値制御する制御装置である。本実施の形態の数値制御装置ＮＣは、表示器Ｍ１と一体に接続される一体型（図１）と、表示器Ｍ２と分離して接続される分離型（図３）の両方に適用することができる構成を有している。数値制御装置ＮＣは、表示器Ｍ１または表示器Ｍ２とともに、数値制御システム１０を構成する。

［一体型の数値制御装置および表示器の構成］
図１は、一体型の数値制御装置ＮＣ、および、表示器Ｍ１を後面側から見た斜視図である。図２は、一体型の数値制御装置ＮＣから一部の電子基板２０を取り外した状態を示す図である。図１に示すように前、後、上、下、左および右の６方向を定義し、以下の説明では、この定義にしたがって方向を記述する。

表示器Ｍ１は、液晶ディスプレイであって、その後面の上寄りの位置に数値制御装置ＮＣが着脱可能に取り付けられている。なお、表示器Ｍ１は、液晶ディスプレイに限らず、有機エレクトロルミネッセンスディスプレイ等、その他のディスプレイであってもよい。

また、表示器Ｍ１の後面であって数値制御装置ＮＣの左下の位置に、外部スロット１２が着脱可能に取り付けられている。外部スロット１２は、ＵＳＢ、ＳＤカード等を挿入可能なスロットであって、表示器Ｍ１の表面側からＵＳＢ、ＳＤカード等を挿入することができるように設けられている。

数値制御装置ＮＣは、筐体１４、および、筐体１４内に収容され、各種の電子部品１８を搭載した複数の電子基板２０を有している。筐体１４は、箱型に形成されており、その内部は仕切り板２２によって複数のスロット２４が形成されている。筐体１４の内部の上方には、バックボード２６が設けられている。バックボード２６には、複数のコネクタ２８が設けられており、各コネクタ２８は、それぞれのスロット２４内で、各電子基板２０の上部に搭載されたコネクタ３０と接続される。スロット２４の左右両側には、上下方向に延びる溝状のガイド３２が設けられている。ガイド３２は、それぞれのスロット２４に挿入された電子基板２０をバックボード２６まで案内する。ガイド３２により、電子基板２０の前後方向および左右方向への位置決めを行うことができる。

各電子基板２０の下部には、電子基板２０と直交する板部材として形成された蓋部３４が設けられている。電子基板２０がスロット２４に挿入されたときに、蓋部３４によりスロット２４の開口部が閉塞される。

数値制御装置ＮＣは、筐体１４の左側に隣接する位置に、ファンユニット３６を有している。ファンユニット３６は、筐体１４に対して着脱可能に取り付けられている。ファンユニット３６は、後面が開口されており、後面からファン３８を装着可能に形成されている。ファン３８により、筐体１４内の熱が外部に排出されて、筐体１４内の冷却が行われる。

一体型の数値制御装置ＮＣは、電子基板２０として、数値制御を行う制御処理装置４０ｍｂが搭載されたメインボードＭＢ（図５Ａ）、および、表示器Ｍ１を制御する画像処理装置４２ｇｂ１が搭載されたグラフィックボードＧＢ１（図５Ｂ）を有している。メインボードＭＢは、電子基板２０の中で最も面積が大きく、筐体１４の前側に形成されたスロット２４ａに挿入されている。なお、メインボードＭＢは、制御ボード６４を構成している。グラフィックボードＧＢ１は、メインボードＭＢよりも面積が小さく、筐体１４の後側の左右中央に形成されたスロット２４ｂに挿入されている。メインボードＭＢとグラフィックボードＧＢ１とは、バックボード２６を介して、相互通信を行うことができる。また、グラフィックボードＧＢ１と表示器Ｍ１とは、バックボード２６を介して、相互通信を行うことができる。

［分離型の制御装置の構成］
図３は、分離型の数値制御装置ＮＣ、および、表示器Ｍ２を背面側から見た斜視図である。図４は、分離型の数値制御装置ＮＣから一部の電子基板２０を取り外した状態を示す図である。図３に示すように前、後、上、下、左および右の６方向を定義し、以下の説明では、この定義にしたがって方向を記述する。

分離型の数値制御装置ＮＣは、表示器Ｍ２とイーサネット（登録商標）ＬＡＮケーブル６０によって接続されている。なお、イーサネットＬＡＮケーブル６０は通信ケーブル６６を構成している。表示器Ｍ２は、液晶ディスプレイであって、その後面の上寄りの位置にグラフィックボードＧＢ２が設けられている。なお、表示器Ｍ２は、液晶ディスプレイに限らず、有機エレクトロルミネッセンスディスプレイ等、その他のディスプレイであってもよい。

また、表示器Ｍ２の後面であって数値制御装置ＮＣの左下の位置に、外部スロット６２が着脱可能に取り付けられている。外部スロット６２は、ＵＳＢ、ＳＤカード等を挿入可能なスロットであって、表示器Ｍ２の表面側からＵＳＢ、ＳＤカード等を挿入することができるように設けられている。

分離型の数値制御装置ＮＣの構造は、一体型の数値制御装置ＮＣとほぼ同じであるが、一体型の数値制御装置ＮＣではグラフィックボードＧＢ１が挿入されていたスロット２４ｂに、インタフェイスボードＩＢ１が挿入されている点で異なる。インタフェイスボードＩＢ１には、表示器Ｍ２と通信を行うためのイーサネットＬＡＮケーブル６０が接続されるコネクタ４４ｉｂ１が搭載されている。メインボードＭＢとインタフェイスボードＩＢ１とは、バックボード２６を介して、相互通信を行うことができる。また、インタフェイスボードＩＢ１と表示器Ｍ２とは、イーサネットＬＡＮケーブル６０を介して、相互通信を行うことができる。

［電子基板の構成］
図５Ａは、一体型の数値制御装置ＮＣのメインボードＭＢおよびグラフィックボードＧＢ１の構成を示す模式図である。図５Ｂは、分離型の数値制御装置ＮＣのメインボードＭＢおよびインタフェイスボードＩＢ１と、表示器Ｍ２のグラフィックボードＧＢ２の構成を示す模式図である。

一体型の数値制御装置ＮＣのメインボードＭＢと、分離型の数値制御装置ＮＣのメインボードＭＢは同一である。メインボードＭＢには、数値制御を行うＣＰＵである制御処理装置４０ｍｂ、および、デジタル信号である論理信号とアナログ信号である電気信号との変換を行う変換チップであるＰＨＹチップ４６ｍｂが搭載されている。制御処理装置４０ｍｂとＰＨＹチップ４６ｍｂとの間の通信規格はｘＭＩＩが用いられている。なお、ｘＭＩＩに限らず、ＭＩＩ、ＧＭＩＩ、ＲＧＭＩＩ、ＳＧＭＩＩ等、ＭＡＣ層のデバイスである制御処理装置４０ｍｂと、物理層のデバイスであるＰＨＹチップ４６ｍｂとをつなぐことができる通信規格であれば、特に限定しない。

一体型の数値制御装置ＮＣのグラフィックボードＧＢ１には、表示器Ｍ１を制御するＣＰＵである画像処理装置４２ｇｂ１、および、ＰＨＹチップ４６ｇｂ１が搭載されている。

画像処理装置４２ｇｂ１とＰＨＹチップ４６ｇｂ１との間の通信規格はｘＭＩＩが用いられている。なお、ｘＭＩＩに限らず、ＭＩＩ、ＧＭＩＩ、ＲＧＭＩＩ、ＳＧＭＩＩ等であってもよい。また、一体型の数値制御装置ＮＣでは、ＰＨＹチップ４６ｍｂ（メインボードＭＢ）とＰＨＹチップ４６ｇｂ１（グラフィックボードＧＢ１）との間の通信規格はＭＤＩが用いられている。

分離型の数値制御装置ＮＣのインタフェイスボードＩＢ１には、電気信号であるパルス信号を伝送するとともに電気的に絶縁するトランス４８ｉｂ１、および、イーサネットＬＡＮケーブル６０が接続されるコネクタ４４ｉｂ１が搭載されている。分離型の数値制御装置ＮＣでは、ＰＨＹチップ４６ｍｂ（メインボードＭＢ）とトランス４８ｉｂ１（インタフェイスボードＩＢ１）との間の通信規格はＭＤＩが用いられている。

表示器Ｍ２のグラフィックボードＧＢ２には、表示器Ｍ２を制御するＣＰＵである画像処理装置４２ｇｂ２、ＰＨＹチップ４６ｇｂ２、トランス４８ｇｂ２、および、コネクタ４４ｇｂ２が搭載されている。画像処理装置４２ｇｂ２とＰＨＹチップ４６ｇｂ２との間の通信規格はｘＭＩＩが用いられている。なお、ｘＭＩＩに限らず、ＭＩＩ、ＧＭＩＩ、ＲＧＭＩＩ、ＳＧＭＩＩ等であってもよい。また、ＰＨＹチップ４６ｇｂ２とトランス４８ｇｂ２との間の通信規格はＭＤＩが用いられている。

分離型の数値制御装置ＮＣと表示器Ｍ２とは、インタフェイスボードＩＢ１のコネクタ４４ｉｂ１（数値制御装置ＮＣ）と、グラフィックボードＧＢ２のコネクタ４４ｇｂ２（表示器Ｍ２）のそれぞれにイーサネットＬＡＮケーブル６０が接続されて通信が行われる。

本実施の形態の数値制御装置ＮＣでは、一体型の数値制御装置ＮＣにおいて、メインボードＭＢとグラフィックボードＧＢ１との間の通信規格にＭＤＩが用いられている。ＭＤＩは、通常は機器同士を通信ケーブルによって接続するイーサネットの通信規格であるが、数値制御装置ＮＣ内で接続されるメインボードＭＢとグラフィックボードＧＢ１との間の通信規格に用いている。これにより、グラフィックボードＧＢ１に代えて、イーサネットＬＡＮケーブル６０が接続されるインタフェイスボードＩＢ１を差し替えるだけで、分離型の数値制御装置ＮＣとすることができる。

［作用効果］
表示器Ｍ１と一体に接続される一体型の数値制御装置ＮＣは、表示器Ｍ１を制御する画像処理装置４２ｇｂ１を有する必要がある。一方、表示器Ｍ２と分離して接続される分離型の数値制御装置ＮＣは、表示器Ｍ２と通信を行うためのコネクタ４４ｇｂ２やトランス４８ｇｂ２を有する必要がある。一体型の数値制御装置ＮＣと分離型の数値制御装置ＮＣでは、構成が異なるため個別に開発を行わなければならず、工数が増大する問題があった。

そこで、本実施の形態の数値制御装置ＮＣは、画像処理装置４２ｇｂ１はメインボードＭＢとは別体の電子基板２０であるグラフィックボードＧＢ１に搭載され、コネクタ４４ｉｂ２およびトランス４８ｉｂ１はメインボードＭＢとは別体の電子基板２０であるインタフェイスボードＩＢ１に搭載されるように構成した。さらに、本実施の形態の数値制御装置ＮＣは、メインボードＭＢとグラフィックボードＧＢ１との間の通信規格と、メインボードＭＢとインタフェイスボードＩＢ１との間の通信規格を同一とし、グラフィックボードＧＢ１、および、インタフェイスボードＩＢ１の一方を選択的に挿入可能なスロット２４ｂを有するようにした。これにより、グラフィックボードＧＢ１とインタフェイスボードＩＢ１とを入れ替えるだけで、一体型の数値制御装置ＮＣと分離型の数値制御装置ＮＣとを構成することができ、一体型の数値制御装置ＮＣの開発と分離型の数値制御装置ＮＣの開発とを共通化することができるため、開発工数を抑制することができる。また、一体型の数値制御装置ＮＣと分離型の数値制御装置ＮＣとの間で、大部分の部品を共通化することができる。

また、本実施の形態の数値制御装置ＮＣは、メインボードＭＢに制御処理装置４０ｍｂおよびＰＨＹチップ４６ｍｂが搭載され、グラフィックボードＧＢ１に画像処理装置４２ｇｂ１およびＰＨＹチップ４６ｇｂ１が搭載され、インタフェイスボードＩＢ１にはトランス４８ｉｂ１およびコネクタ４４ｉｂ１が搭載されるようにした。これにより、一体型の数値制御装置ＮＣと分離型の数値制御装置ＮＣにおいて、メインボードＭＢを共通化することができる。

〔第２の実施の形態〕
第１の実施の形態の数値制御装置ＮＣでは、インタフェイスボードＩＢ１にトランス４８ｉｂ１が搭載されていたが、本実施の形態の数値制御装置ＮＣでは、メインボードＭＢにトランス４８ｍｂが搭載されるようにした。第２の実施の形態では、メインボードＭＢおよびインタフェイスボードＩＢ１の構成が、第１の実施の形態と相違する。

［電子基板の構成］
図６Ａは、一体型の数値制御装置ＮＣのメインボードＭＢおよびグラフィックボードＧＢ１の構成を示す模式図である。図６Ｂは、分離型の数値制御装置ＮＣのメインボードＭＢおよびインタフェイスボードＩＢ１と、表示器Ｍ２のグラフィックボードＧＢ２の構成を示す模式図である。

一体型の数値制御装置ＮＣのメインボードＭＢと、分離型の数値制御装置ＮＣのメインボードＭＢは同一である。メインボードＭＢには、制御処理装置４０ｍｂ、および、ＰＨＹチップ４６ｍｂが搭載されている。さらに、メインボードＭＢには、トランス４８ｍｂが搭載されている。

制御処理装置４０ｍｂとＰＨＹチップ４６ｍｂとの間の通信規格はｘＭＩＩが用いられている。なお、ｘＭＩＩに限らず、ＭＩＩ、ＧＭＩＩ、ＲＧＭＩＩ、ＳＧＭＩＩ等であってもよい。ＰＨＹチップ４６ｍｂとトランス４８ｍｂとの間の通信規格はＭＤＩが用いられている。

一体型の数値制御装置ＮＣのグラフィックボードＧＢ１は、第１の実施の形態の一体型の数値制御装置ＮＣのグラフィックボードＧＢ１と同一である。一体型の数値制御装置ＮＣでは、トランス４８ｍｂ（メインボードＭＢ）とＰＨＹチップ４６ｇｂ１（グラフィックボードＧＢ１）との間の通信規格はＭＤＩが用いられている。

分離型の数値制御装置ＮＣのインタフェイスボードＩＢ１には、コネクタ４４ｉｂ１が搭載されている。分離型の数値制御装置ＮＣでは、トランス４８ｍｂ（メインボードＭＢ）とコネクタ４４ｉｂ１（インタフェイスボードＩＢ１）との間の通信規格はＭＤＩが用いられている。

表示器Ｍ２のグラフィックボードＧＢ２は、第１の実施の形態の表示器Ｍ２のグラフィックボードＧＢ２と同一である。分離型の数値制御装置ＮＣと表示器Ｍ２とは、インタフェイスボードＩＢ１のコネクタ４４ｉｂ１（数値制御装置ＮＣ）と、グラフィックボードＧＢ２のコネクタ４４ｇｂ２（表示器Ｍ２）のそれぞれにイーサネットＬＡＮケーブル６０が接続されて通信が行われる。

［作用効果］
本実施の形態の数値制御装置ＮＣでは、メインボードＭＢにトランス４８ｍｂが搭載されるようにした。これにより、分離型の数値制御装置ＮＣのインタフェイスボードＩＢ１には、コネクタ４４ｉｂ１のみが搭載されていればよく、インタフェイスボードＩＢ１の構成を簡略化することができる。

〔第３の実施の形態〕
第１の実施の形態の数値制御装置ＮＣでは、メインボードＭＢにＰＨＹチップ４６ｍｂが搭載されていたが、本実施の形態の数値制御装置ＮＣでは、インタフェイスボードＩＢ１にＰＨＹチップ４６ｉｂ１が搭載されるようにした。第３の実施の形態では、メインボードＭＢ、グラフィックボードＧＢ１およびインタフェイスボードＩＢ１の構成が、第１の実施の形態と相違する。

［電子基板の構成］
図７Ａは、一体型の数値制御装置ＮＣのメインボードＭＢおよびグラフィックボードＧＢ１の構成を示す模式図である。図７Ｂは、分離型の数値制御装置ＮＣのメインボードＭＢおよびインタフェイスボードＩＢ１と、表示器Ｍ２のグラフィックボードＧＢ２の構成を示す模式図である。

一体型の数値制御装置ＮＣのメインボードＭＢと、分離型の数値制御装置ＮＣのメインボードＭＢは同一である。メインボードＭＢには、制御処理装置４０ｍｂが搭載されている。一体型の数値制御装置ＮＣのグラフィックボードＧＢ１には、画像処理装置４２ｇｂ１が搭載されている。一体型の数値制御装置ＮＣでは、制御処理装置４０ｍｂ（メインボードＭＢ）と画像処理装置４２ｇｂ１（グラフィックボードＧＢ１）との間の通信規格はｘＭＩＩが用いられている。なお、ｘＭＩＩに限らず、ＭＩＩ、ＧＭＩＩ、ＲＧＭＩＩ、ＳＧＭＩＩ等であってもよい。

分離型の数値制御装置ＮＣのインタフェイスボードＩＢ１には、ＰＨＹチップ４６ｉｂ１、トランス４８ｉｂ１およびコネクタ４４ｉｂ１が搭載されている。ＰＨＹチップ４６ｉｂ１とトランス４８ｉｂ１との間の通信規格はＭＤＩが用いられている。分離型の数値制御装置ＮＣでは、制御処理装置４０ｍｂ（メインボードＭＢ）とＰＨＹチップ４６ｉｂ１（インタフェイスボードＩＢ１）との間の通信規格はｘＭＩＩが用いられている。なお、ｘＭＩＩに限らず、ＭＩＩ、ＧＭＩＩ、ＲＧＭＩＩ、ＳＧＭＩＩ等であってもよい。

［作用効果］
本実施の形態の数値制御装置ＮＣでは、インタフェイスボードＩＢ１にＰＨＹチップ４６ｉｂ１が搭載されるようにした。これにより、メインボードＭＢの制御処理装置４０ｍｂとグラフィックボードＧＢ１の画像処理装置４２ｇｂ１とは、直接通信を行うことができ、メインボードＭＢおよびグラフィックボードＧＢ１の構成を簡略化することができる。

〔第４の実施の形態〕
第４の実施の形態では、一体型の数値制御装置ＮＣおよび分離型の数値制御装置ＮＣの構成は第１の実施の形態と同一であるが、分離型の表示器Ｍ２の構成が一部異なる。

［電子基板の構成］
図８Ａは、一体型の数値制御装置ＮＣのメインボードＭＢおよびグラフィックボードＧＢ１の構成を示す模式図である。図８Ｂは、分離型の数値制御装置ＮＣのメインボードＭＢおよびインタフェイスボードＩＢ１と、表示器Ｍ２のインタフェイスボードＩＢ２およびグラフィックボードＧＢ２の構成を示す模式図である。

数値制御装置ＮＣのメインボードＭＢ、グラフィックボードＧＢ１およびインタフェイスボードＩＢ１は、第１の実施の形態の数値制御装置ＮＣのメインボードＭＢ、グラフィックボードＧＢ１およびインタフェイスボードＩＢ１と同一である。

表示器Ｍ２は、グラフィックボードＧＢ２およびインタフェイスボードＩＢ２を有している。グラフィックボードＧＢ２は、数値制御装置ＮＣのグラフィックボードＧＢ１と同一であって、画像処理装置４２ｇｂ２およびＰＨＹチップ４６ｇｂ２が搭載されている。インタフェイスボードＩＢ２は、数値制御装置ＮＣのインタフェイスボードＩＢ１と同一であり、トランス４８ｉｂ２およびコネクタ４４ｉｂ２が搭載されている。

分離型の数値制御装置ＮＣと表示器Ｍ２とは、インタフェイスボードＩＢ１のコネクタ４４ｉｂ１（数値制御装置ＮＣ）と、インタフェイスボードＩＢ２のコネクタ４４ｉｂ２（表示器Ｍ２）のそれぞれにイーサネットＬＡＮケーブル６０が接続されて通信が行われる。

［作用効果］
本実施の形態では、表示器Ｍ２は、グラフィックボードＧＢ２とインタフェイスボードＩＢ２を有するようにした。これにより、表示器Ｍ２のグラフィックボードＧＢ２と、分離型の数値制御装置ＮＣに挿入されるグラフィックボードＧＢ１とを共通化し、表示器Ｍ２のインタフェイスボードＩＢ２と、一体型の数値制御装置ＮＣに挿入されるインタフェイスボードＩＢ１とを共通化することができる。

〔実施の形態から得られる技術的思想〕
上記実施の形態から把握しうる技術的思想について、以下に記載する。

表示器（Ｍ１）と一体に接続される、または、前記表示器（Ｍ２）と分離して接続される数値制御装置（ＮＣ）であって、数値制御を行う制御処理装置（４０ｍｂ）が搭載された制御ボード（６４）と、前記数値制御装置（ＮＣ）に一体に接続される前記表示器（Ｍ１）を制御する画像処理装置（４２ｇｂ１）が搭載されたグラフィックボード（ＧＢ１）、および、前記数値制御装置（ＮＣ）と分離して接続される前記表示器（Ｍ２）と通信を行う通信ケーブル（６６）が接続されるインタフェイスボード（ＩＢ１）の一方を選択的に挿入可能なスロット（２４ｂ）と、を有する。これにより、グラフィックボード（ＧＢ１）とインタフェイスボード（ＩＢ１）とを入れ替えるだけで、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）とを構成することができ、一体型の数値制御装置（ＮＣ）の開発と分離型の数値制御装置（ＮＣ）の開発とを共通化することができるため、開発工数を抑制することができる。また、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）との間で、大部分の部品を共通化することができる。

上記の数値制御装置（ＮＣ）であって、前記スロット（２４ｂ）に前記グラフィックボード（ＧＢ１）が挿入されてもよい。これにより、グラフィックボード（ＧＢ１）が挿入されるだけで、一体型の数値制御装置（ＮＣ）を構成することができる。

上記の数値制御装置（ＮＣ）であって、前記スロット（２４ｂ）に前記インタフェイスボード（ＩＢ１）が挿入されてもよい。これにより、インタフェイスボード（ＩＢ１）が挿入されるだけで、分離型の数値制御装置（ＮＣ）を構成することができる。

上記の数値制御装置（ＮＣ）であって、前記グラフィックボード（ＧＢ１）と前記制御ボード（６４）との間の通信規格と、前記インタフェイスボード（ＩＢ１）と前記制御ボード（６４）との間の通信規格とは同一であってもよい。これにより、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）とで、制御ボード（６４）の構成を共通化することができる。

上記の数値制御装置（ＮＣ）であって、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）、および、論理信号と電気信号とを変換するＰＨＹチップ（４６ｍｂ）が搭載され、前記グラフィックボード（ＧＢ１）には、前記ＰＨＹチップ（４６ｇｂ１）、および、前記画像処理装置（４２ｇｂ１）が搭載され、前記インタフェイスボード（ＩＢ１）には、パルス信号を伝送するとともに電気的に絶縁するトランス（４８ｉｂ１）、および、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記ＰＨＹチップ（４６ｍｂ）と、前記グラフィックボード（ＧＢ１）の前記ＰＨＹチップ（４６ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記ＰＨＹチップ（４６ｍｂ）と、前記インタフェイスボード（ＩＢ１）の前記トランス（４８ｉｂ１）とが接続されてもよい。これにより、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）において、制御ボード（６４）を共通化することができる。

上記の数値制御装置（ＮＣ）であって、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）、論理信号と電気信号とを変換するＰＨＹチップ（４６ｍｂ）、および、パルス信号を伝送するとともに電気的に絶縁するトランス（４８ｍｂ）が搭載され、前記グラフィックボード（ＧＢ１）には、前記ＰＨＹチップ（４６ｇｂ１）、および、前記画像処理装置（４２ｇｂ１）が搭載され、前記インタフェイスボード（ＩＢ１）には、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記トランス（４８ｍｂ）と、前記グラフィックボード（ＧＢ１）の前記ＰＨＹチップ（４６ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記トランス（４８ｍｂ）と、前記インタフェイスボード（ＩＢ１）の前記コネクタ（４４ｉｂ１）とが接続されてもよい。これにより、分離型の数値制御装置（ＮＣ）のインタフェイスボード（ＩＢ１）には、コネクタ（４４ｉｂ１）のみが搭載されていればよく、インタフェイスボード（ＩＢ１）の構成を簡略化することができる。

上記の数値制御装置（ＮＣ）であって、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）が搭載され、前記グラフィックボード（ＧＢ１）には、前記画像処理装置（４２ｇｂ１）が搭載され、前記インタフェイスボード（ＩＢ１）には、論理信号と電気信号とを変換するＰＨＹチップ（４６ｉｂ１）、パルス信号を伝送するとともに電気的に絶縁するトランス（４８ｉｂ１）、および、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記制御処理装置（４０ｍｂ）と、前記グラフィックボード（ＧＢ１）の前記画像処理装置（４２ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記制御処理装置（４０ｍｂ）と、前記インタフェイスボード（ＩＢ１）の前記ＰＨＹチップ（４６ｉｂ１）とが接続されてもよい。これにより、制御ボード（６４）の制御処理装置（４０ｍｂ）とグラフィックボード（ＧＢ１）の画像処理装置（４２ｇｂ１）とは、直接通信を行うことができ、メインボード（ＭＢ）およびグラフィックボード（ＧＢ１）の構成を簡略化することができる。

表示器（Ｍ１、Ｍ２）と、前記表示器（Ｍ１）と一体に、または、前記表示器（Ｍ２）と分離して接続される数値制御装置（ＮＣ）と、を備えた数値制御システム（１０）であって、前記数値制御装置（ＮＣ）は、数値制御を行う制御処理装置（４０ｍｂ）が搭載された制御ボード（６４）と、前記数値制御装置（ＮＣ）に一体に接続される前記表示器（Ｍ１）を制御する画像処理装置（４２ｇｂ１）が搭載された第１グラフィックボード（ＧＢ１）、および、前記数値制御装置（ＮＣ）と分離して接続される前記表示器（Ｍ２）を制御する画像処理装置（４２ｇｂ２）が搭載された第２グラフィックボード（ＧＢ２）と通信を行う通信ケーブル（６６）が接続される第１インタフェイスボード（ＩＢ１）の一方を選択的に挿入可能なスロット（２４ｂ）と、を有する。これにより、グラフィックボード（ＧＢ１）とインタフェイスボード（ＩＢ１）とを入れ替えるだけで、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）とを構成することができ、一体型の数値制御装置（ＮＣ）の開発と分離型の数値制御装置（ＮＣ）の開発とを共通化することができるため、開発工数を抑制することができる。また、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）との間で、大部分の部品を共通化することができる。

上記の数値制御システム（１０）であって、前記第１グラフィックボード（ＧＢ１）と前記制御ボード（６４）との間の通信規格と、前記第１インタフェイスボード（ＩＢ１）と前記制御ボード（６４）との間の通信規格とは同一であってもよい。これにより、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）とで、制御ボード（６４）の構成を共通化することができる。

上記の数値制御システム（１０）であって、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）、および、論理信号と電気信号とを変換するＰＨＹチップ（４６ｍｂ）が搭載され、前記第１グラフィックボード（ＧＢ１）には、前記ＰＨＹチップ（４６ｇｂ１）、および、前記画像処理装置（４２ｇｂ１）が搭載され、前記第１インタフェイスボード（ＩＢ１）には、パルス信号を伝送するとともに電気的に絶縁するトランス（４８ｉｂ１）、および、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１）が搭載され、前記第２グラフィックボード（ＧＢ２）には、前記コネクタ（４４ｇｂ２）、前記トランス（４８ｇｂ２）、前記ＰＨＹチップ（４６ｇｂ２）、および、前記画像処理装置（４２ｇｂ２）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記第１グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記ＰＨＹチップ（４６ｍｂ）と、前記第１グラフィックボード（ＧＢ１）の前記ＰＨＹチップ（４６ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記第１インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記ＰＨＹチップ（４６ｍｂ）と、前記第１インタフェイスボード（ＩＢ１）の前記トランス（４８ｉｂ１）とが接続されるとともに、前記第１インタフェイスボード（ＩＢ１）の前記コネクタ（４４ｉｂ１）と、前記第２グラフィックボード（ＧＢ２）の前記コネクタ（４４ｇｂ２）とが、前記通信ケーブル（６６）によって接続されてもよい。これにより、一体型の数値制御装置（ＮＣ）と分離型の数値制御装置（ＮＣ）において、制御ボード（６４）を共通化することができる。

上記の数値制御システム（１０）であって、前記数値制御装置（ＮＣ）と分離して接続される前記表示器（Ｍ２）は、前記第２グラフィックボード（ＧＢ２）と接続される第２インタフェイスボード（ＩＢ２）を有し、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）、および、論理信号と電気信号とを変換するＰＨＹチップ（４６ｍｂ）が搭載され、前記第１グラフィックボード（ＧＢ１）および第２グラフィックボード（ＧＢ２）には、それぞれ前記ＰＨＹチップ（４６ｇｂ１、４６ｇｂ２）、および、前記画像処理装置（４２ｇｂ１、４２ｇｂ２）が搭載され、前記第１インタフェイスボード（ＩＢ１）および第２インタフェイスボード（ＩＢ２）には、それぞれパルス信号を伝送するとともに電気的に絶縁するトランス（４８ｉｂ１、４８ｉｂ２）、および、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１、４４ｉｂ２）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記第１グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記ＰＨＹチップ（４６ｍｂ）と、前記第１グラフィックボード（ＧＢ１）の前記ＰＨＹチップ（４６ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記第１インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記ＰＨＹチップ（４６ｍｂ）と、前記第１インタフェイスボード（ＩＢ１）の前記トランス（４８ｉｂ１）とが接続され、前記第２グラフィックボード（ＧＢ２）の前記ＰＨＹチップ（４６ｇｂ２）と、前記第２インタフェイスボード（ＩＢ２）の前記トランス（４８ｉｂ２）とが前記表示器（Ｍ２）内で接続され、前記第１インタフェイスボード（ＩＢ１）の前記コネクタ（４４ｉｂ１）と、前記第２インタフェイスボード（ＩＢ２）の前記コネクタ（４４ｉｂ２）とが前記通信ケーブル（６６）によって接続されてもよい。これにより、第１グラフィックボード（ＧＢ１）と第２グラフィックボード（ＧＢ２）とを共通化することができ、また、第１インタフェイスボード（ＩＢ１）と第２インタフェイスボード（ＩＢ２）とを共通化することができる。

上記の数値制御システム（１０）であって、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）、論理信号と電気信号とを変換するＰＨＹチップ（４６ｍｂ）、および、パルス信号を伝送するとともに電気的に絶縁するトランス（４８ｍｂ）が搭載され、前記第１グラフィックボード（ＧＢ１）には、前記ＰＨＹチップ（４６ｇｂ１）、および、前記画像処理装置（４２ｇｂ１）が搭載され、前記第１インタフェイスボード（ＩＢ１）には、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１）が搭載され、前記第２グラフィックボード（ＧＢ２）には、前記コネクタ（４４ｇｂ２）、前記トランス（４８ｇｂ２）、前記ＰＨＹチップ（４６ｇｂ２）、および、前記画像処理装置（４２ｇｂ２）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記第１グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記トランス（４８ｍｂ）と、前記第１グラフィックボード（ＧＢ１）の前記ＰＨＹチップ（４６ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記第１インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記トランス（４８ｍｂ）と、前記第１インタフェイスボード（ＩＢ１）の前記コネクタ（４４ｉｂ１）とが接続されるとともに、前記第１インタフェイスボード（ＩＢ１）の前記コネクタ（４４ｉｂ１）と、前記第２グラフィックボード（ＧＢ２）の前記コネクタ（４４ｇｂ２）とが前記通信ケーブル（６６）によって接続されてもよい。これにより、分離型の数値制御装置（ＮＣ）のインタフェイスボード（ＩＢ１）には、コネクタ（４４ｉｂ１）のみが搭載されていればよく、インタフェイスボード（ＩＢ１）の構成を簡略化することができる。

上記の数値制御システム（１０）であって、前記制御ボード（６４）には、前記制御処理装置（４０ｍｂ）が搭載され、前記第１グラフィックボード（ＧＢ１）には、前記画像処理装置（４２ｇｂ１）が搭載され、前記第１インタフェイスボード（ＩＢ１）には、論理信号と電気信号とを変換するＰＨＹチップ（４６ｉｂ１）、パルス信号を伝送するとともに電気的に絶縁するトランス（４８ｉｂ１）、および、通信ケーブル（６６）が接続されるコネクタ（４４ｉｂ１）が搭載され、前記第２グラフィックボード（ＧＢ２）には、前記コネクタ（４４ｇｂ２）、前記トランス（４８ｇｂ２）、前記ＰＨＹチップ（４６ｇｂ２）、および、前記画像処理装置（４２ｇｂ２）が搭載され、前記表示器（Ｍ１）と前記数値制御装置（ＮＣ）とが一体に接続される場合には、前記スロット（２４ｂ）に前記第１グラフィックボード（ＧＢ１）が挿入されて、前記制御ボード（６４）の前記制御処理装置（４０ｍｂ）と、前記第１グラフィックボード（ＧＢ１）の前記画像処理装置（４２ｇｂ１）とが接続され、前記表示器（Ｍ２）と前記数値制御装置（ＮＣ）とが分離して接続される場合には、前記スロット（２４ｂ）に前記第１インタフェイスボード（ＩＢ１）が挿入されて、前記制御ボード（６４）の前記制御処理装置（４０ｍｂ）と、前記第１インタフェイスボード（ＩＢ１）の前記ＰＨＹチップ（４６ｉｂ１）とが接続されるとともに、前記第１インタフェイスボード（ＩＢ１）の前記コネクタ（４４ｉｂ１）と、前記第２グラフィックボード（ＧＢ２）の前記コネクタ（４４ｇｂ２）とが前記通信ケーブル（６６）によって接続されてもよい。これにより、制御ボード（６４）の制御処理装置（４０ｍｂ）とグラフィックボード（ＧＢ１）の画像処理装置（４２ｇｂ１）とは、直接通信を行うことができ、メインボード（ＭＢ）およびグラフィックボード（ＧＢ１）の構成を簡略化することができる。

１０…数値制御システム２４ｂ…スロット
４０ｍｂ…制御処理装置４２ｇｂ１…画像処理装置
４４ｇｂ２、４４ｉｂ１、４４ｉｂ２…コネクタ
４６ｇｂ１、４６ｇｂ２、４６ｍｂ…ＰＨＹチップ
４８ｉｂ１、４８ｉｂ２、４８ｇｂ２、４８ｍｂ…トランス
６４…制御ボード６６…通信ケーブル
ＧＢ１、ＧＢ２…グラフィックボードＩＢ１、ＩＢ２…インタフェイスボード
Ｍ１、Ｍ２…表示器ＮＣ…数値制御装置

Claims

表示器と一体に接続される、または、前記表示器と分離して接続される数値制御装置であって、
数値制御を行う制御処理装置が搭載された制御ボードと、
前記数値制御装置に一体に接続される前記表示器を制御する画像処理装置が搭載されたグラフィックボード、および、前記数値制御装置と分離して接続される前記表示器と通信を行う通信ケーブルが接続されるインタフェイスボードの一方を選択的に挿入可能なスロットと、
を有する、数値制御装置。
請求項１に記載の数値制御装置であって、
前記スロットに前記グラフィックボードが挿入された、数値制御装置。
請求項１に記載の数値制御装置であって、
前記スロットに前記インタフェイスボードが挿入された、数値制御装置。
請求項１〜３のいずれか１項に記載の数値制御装置であって、
前記グラフィックボードと前記制御ボードとの間の通信規格と、前記インタフェイスボードと前記制御ボードとの間の通信規格とは同一である、数値制御装置。
請求項１〜４のいずれか１項に記載の数値制御装置であって、
前記制御ボードには、前記制御処理装置、および、論理信号と電気信号とを変換するＰＨＹチップが搭載され、
前記グラフィックボードには、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記インタフェイスボードには、パルス信号を伝送するとともに電気的に絶縁するトランス、および、通信ケーブルが接続されるコネクタが搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記グラフィックボードが挿入されて、前記制御ボードの前記ＰＨＹチップと、前記グラフィックボードの前記ＰＨＹチップとが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記インタフェイスボードが挿入されて、前記制御ボードの前記ＰＨＹチップと、前記インタフェイスボードの前記トランスとが接続される、数値制御装置。
請求項１〜４のいずれか１項に記載の数値制御装置であって、
前記制御ボードには、前記制御処理装置、論理信号と電気信号とを変換するＰＨＹチップ、および、パルス信号を伝送するとともに電気的に絶縁するトランスが搭載され、
前記グラフィックボードには、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記インタフェイスボードには、通信ケーブルが接続されるコネクタが搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記グラフィックボードが挿入されて、前記制御ボードの前記トランスと、前記グラフィックボードの前記ＰＨＹチップとが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記インタフェイスボードが挿入されて、前記制御ボードの前記トランスと、前記インタフェイスボードの前記コネクタとが接続される、数値制御装置。
請求項１〜４のいずれか１項に記載の数値制御装置であって、
前記制御ボードには、前記制御処理装置が搭載され、
前記グラフィックボードには、前記画像処理装置が搭載され、
前記インタフェイスボードには、論理信号と電気信号とを変換するＰＨＹチップ、パルス信号を伝送するとともに電気的に絶縁するトランス、および、通信ケーブルが接続されるコネクタが搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記グラフィックボードが挿入されて、前記制御ボードの前記制御処理装置と、前記グラフィックボードの前記画像処理装置とが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記インタフェイスボードが挿入されて、前記制御ボードの前記制御処理装置と、前記インタフェイスボードの前記ＰＨＹチップとが接続される、数値制御装置。
表示器と、
前記表示器と一体に、または、前記表示器と分離して接続される数値制御装置と、
を備えた数値制御システムであって、
前記数値制御装置は、
数値制御を行う制御処理装置が搭載された制御ボードと、
前記数値制御装置に一体に接続される前記表示器を制御する画像処理装置が搭載された第１グラフィックボード、および、前記数値制御装置と分離して接続される前記表示器を制御する画像処理装置が搭載された第２グラフィックボードと通信を行う通信ケーブルが接続される第１インタフェイスボードの一方を選択的に挿入可能なスロットと、
を有する、数値制御システム。
請求項８に記載の数値制御システムであって、
前記第１グラフィックボードと前記制御ボードとの間の通信規格と、前記第１インタフェイスボードと前記制御ボードとの間の通信規格とは同一である、数値制御システム。
請求項８または９に記載の数値制御システムであって、
前記制御ボードには、前記制御処理装置、および、論理信号と電気信号とを変換するＰＨＹチップが搭載され、
前記第１グラフィックボードには、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記第１インタフェイスボードには、パルス信号を伝送するとともに電気的に絶縁するトランス、および、通信ケーブルが接続されるコネクタが搭載され、
前記第２グラフィックボードには、前記コネクタ、前記トランス、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記第１グラフィックボードが挿入されて、前記制御ボードの前記ＰＨＹチップと、前記第１グラフィックボードの前記ＰＨＹチップとが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記第１インタフェイスボードが挿入されて、前記制御ボードの前記ＰＨＹチップと、前記第１インタフェイスボードの前記トランスとが接続されるとともに、前記第１インタフェイスボードの前記コネクタと、前記第２グラフィックボードの前記コネクタとが、前記通信ケーブルによって接続される、数値制御システム。
請求項９または１０に記載の数値制御システムであって、
前記数値制御装置と分離して接続される前記表示器は、前記第２グラフィックボードと接続される第２インタフェイスボードを有し、
前記制御ボードには、前記制御処理装置、および、論理信号と電気信号とを変換するＰＨＹチップが搭載され、
前記第１グラフィックボードおよび第２グラフィックボードには、それぞれ前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記第１インタフェイスボードおよび第２インタフェイスボードには、それぞれパルス信号を伝送するとともに電気的に絶縁するトランス、および、通信ケーブルが接続されるコネクタが搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記第１グラフィックボードが挿入されて、前記制御ボードの前記ＰＨＹチップと、前記第１グラフィックボードの前記ＰＨＹチップとが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記第１インタフェイスボードが挿入されて、前記制御ボードの前記ＰＨＹチップと、前記第１インタフェイスボードの前記トランスとが接続され、前記第２グラフィックボードの前記ＰＨＹチップと、前記第２インタフェイスボードの前記トランスとが前記表示器内で接続され、前記第１インタフェイスボードの前記コネクタと、前記第２インタフェイスボードの前記コネクタとが前記通信ケーブルによって接続される、数値制御システム。
請求項９または１０に記載の数値制御システムであって、
前記制御ボードには、前記制御処理装置、論理信号と電気信号とを変換するＰＨＹチップ、および、パルス信号を伝送するとともに電気的に絶縁するトランスが搭載され、
前記第１グラフィックボードには、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記第１インタフェイスボードには、通信ケーブルが接続されるコネクタが搭載され、
前記第２グラフィックボードには、前記コネクタ、前記トランス、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記第１グラフィックボードが挿入されて、前記制御ボードの前記トランスと、前記第１グラフィックボードの前記ＰＨＹチップとが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記第１インタフェイスボードが挿入されて、前記制御ボードの前記トランスと、前記第１インタフェイスボードの前記コネクタとが接続されるとともに、前記第１インタフェイスボードの前記コネクタと、前記第２グラフィックボードの前記コネクタとが前記通信ケーブルによって接続される、数値制御システム。
請求項９または１０に記載の数値制御システムであって、
前記制御ボードには、前記制御処理装置が搭載され、
前記第１グラフィックボードには、前記画像処理装置が搭載され、
前記第１インタフェイスボードには、論理信号と電気信号とを変換するＰＨＹチップ、パルス信号を伝送するとともに電気的に絶縁するトランス、および、通信ケーブルが接続されるコネクタが搭載され、
前記第２グラフィックボードには、前記コネクタ、前記トランス、前記ＰＨＹチップ、および、前記画像処理装置が搭載され、
前記表示器と前記数値制御装置とが一体に接続される場合には、前記スロットに前記第１グラフィックボードが挿入されて、前記制御ボードの前記制御処理装置と、前記第１グラフィックボードの前記画像処理装置とが接続され、
前記表示器と前記数値制御装置とが分離して接続される場合には、前記スロットに前記第１インタフェイスボードが挿入されて、前記制御ボードの前記制御処理装置と、前記第１インタフェイスボードの前記ＰＨＹチップとが接続されるとともに、前記第１インタフェイスボードの前記コネクタと、前記第２グラフィックボードの前記コネクタとが前記通信ケーブルによって接続される、数値制御システム。