DE3726842A1 - Verfahren zur herstellung von vergrabenen oxidschichten und mos-transistor - Google Patents

Verfahren zur herstellung von vergrabenen oxidschichten und mos-transistor

Info

Publication number
DE3726842A1
DE3726842A1 DE19873726842 DE3726842A DE3726842A1 DE 3726842 A1 DE3726842 A1 DE 3726842A1 DE 19873726842 DE19873726842 DE 19873726842 DE 3726842 A DE3726842 A DE 3726842A DE 3726842 A1 DE3726842 A1 DE 3726842A1
Authority
DE
Germany
Prior art keywords
mos transistor
buried
substrate
drain
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19873726842
Other languages
English (en)
Inventor
Theodore I Kamins
Jean-Pierre Colinge
Paul J Marcoux
Lynn M Roylance
John L Moll
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of DE3726842A1 publication Critical patent/DE3726842A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von ver­ grabenen Isolierschichten in ausgewählten Abschnitten eines Halbleiter-Substrats.
Vergrabene Isolierschichten, insbesondere in Form von Oxid­ schichten, finden sich bei integrierten Schaltungen, die von einer auf einem Isolator angeordneten Siliciumschicht Gebrauch machen (SOI-Technik). In vielen Studien wurden die Eigenschaften von integrierten Schaltungen mit solchen SOI-Strukturen unter­ sucht, die eine vergrabene Oxidschicht aufweisen, die durch eine tiefe, hoch dotierte Sauerstoff-Implantation erzeugt worden sind, siehe z. B. Pinizzotto at al in IEEE Trans. Nuclear Sience NS-30, 17 18 (1983), Wilson in Journal of Electronik Materials 13, 127 (1984) und Hashimoto at al, in 1985 International Device Meeting Digest (Washington D.C., 2. bis 4. Dezember 1985) Beitrag 28.1, Seite 672. In den meisten der genannten Studien, einschließlich der vorstehend zitierten, wurde der Sauerstoff vor der Herstellung der Schaltungsanordnung implantiert, so daß sich die vergrabene Oxidschicht über die gesamte Transistor­ struktur erstreckt und einen vollständig dielektrisch isolierten Transistor erzeugt.
SOI-Bauelemente haben eine Anzahl Vorteile gegenüber in üblicher Weise hergestellten integrierten Schaltungen, ein­ schließlich einer verminderten Kapazität zwischen Schaltungs­ anordnung und Substrat, verminderten Leckströmen und höherer Geschwindigkeit. Andererseits kann die SOI-Technik den Kosten- und Zeitaufwand bei der Herstellung integrierter Schaltungen erhöhen und kann auch Betriebsprobleme bei manchen Typen von integrierten Schaltungen hervorrufen.
Wenn beispielsweise ein MOS-Transistor mit Source, Kanal, Drain und Gate vollständig über einem Isolator gebildet wird, ist der neutrale Bereich oder Körperbereich unter dem Kanal von dem Substrat elektrisch isoliert und "schwimmt" dahin in Bezug auf das Substratpotential. Der schwimmende Körper des MOS-Transistors kann daher ein Potential annehmen, das die ordentliche Funktion des MOS-Transistors stört. Weiterhin hat der potentialfreie Körper eines SOI-MOS-Transistors häufig eine Verschlechterung des Ansprechverhaltens des Transistors zur Folge.
Bei einer CMOS-Schaltung ist ein MOS-Transistor mit N-Kanal mit einem komplementären MOS-Transistor mit P-Kanal gekoppelt, um eine Anordnung zu schaffen, die einen sehr geringen Leistungsbedarf hat. Bei CMOS-Schaltungen tritt jedoch ein Problem auf, das darin besteht, daß ein Stromfluß durch das Substrat zwischen den komplementären MOS-Transistoren eine "Selbstverriegelung" und eine mögliche Zerstörung der CMOS- Anordnung zur Folge haben kann. Die elektrische Isolierung der CMOS-Anordnung gegenüber dem Substrat eliminiert dieses Problem, bringt jedoch das oben behandelte Problem des potentialfreien Körpers mit sich, insbesondere bei dem MOS-Transistor mit N-Kanal, der gegenüber der Wirkung des schwimmenden Körpers empfindlicher ist als der MOS-Transistor mit P-Kanal.
Der Stand der Technik offenbart keine Verfahren oder Strukturen, welche eine Kombination der besten Eigenschaften von SOI-Struk­ turen und von üblichen Strukturen integrierter Schaltungen erlauben.
Demgemäß liegt der Erfindung die Aufgabe zugrunde, einen verbesserten MOS-Transistor zu schaffen, der verminderte Leckströme, eine verminderte Source-Drain-Kapazität, eine hohe Arbeitsgeschwindigkeit und eine Unempfindlichkeit gegen das Problem des "schwimmenden" Körpers aufweist. Insbesondere soll durch die Erfindung eine verbesserte CMOS-Anordnung geschaffen werden, die zusätzlich zu den vorstehend angegebenen, wünschenswerten Eigenschaften eines MOS-Transistors eine hohe Sicherheit gegen eine Selbstverriegelung aufweist.
Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß bei der Herstellung von vergrabenen Isolierschichten für die Elemente solcher integrierter Schaltungen im Substrat die Stellen vorgegeben werden, an denen die Oxidschichten gebildet werden sollen, und an den vorgegebenen Stellen in das Substrat eine die Isolierschicht bildende Substanz implantiert wird. Dabei kann über dem Substrat eine Maske angeordnet werden, welche die Implantation der die Isolierschicht bildenden Substanz, ausgenommen an den vorgegebenen Stellen, blockiert.
Die Isolierschicht kann vorteilhaft eine Oxidschicht sein und dadurch hergestellt werden, daß in das Substrat Sauerstoffionen implantiert werden. Die Maske besteht vorteilhaft auf einem Material hoher Dichte, beispielsweise aus Wolfram. Statt dessen kann die Maske auch ein Nitrid enthalten.
Durch Anwendung dieses Verfahrens kann ein MOS-Transistor herge­ stellt werden, bei dem Isolier- und insbesondere Oxidschicht nur unter den Source- und Drain-Zonen des Transistors gebildet werden, so daß der Körperbereich unterhalb des Kanals des Tran­ sistors mit dem Halbleitersubstrat des den Transistor enthal­ tenden Plättchens oder Wafers elektrisch gekoppelt bleibt. Zu diesem Zweck kann das Material hoher Dichte, wie Wolfram oder Siliciumnitrid, über dem aus Polysilicium bestehenden Gate des Transistors abgeschieden und dann die Struktur mit einem Strahl aus Sauerstoffionen mittels einer Ionen-Implantationseinrichtung bestrahlt werden. Da das Material hoher Dichte das Gate des MOS-Transistors bedeckt, sind die implantierten, vergrabenen Oxidschichten zwangsläufig auf das Gate ausgerichtet.
Wenn das vorstehend beschriebene Verfahren auf die MOS-Tran­ sistoren einer CMOS-Anordnung angewandt wird, weist die CMOS- Anordnung geringere Source- und Drain-Kapazitäten, eine höhere Arbeitsgeschwindigkeit, geringere Leckströme und eine höhere Widerstandsfähigkeit gegen den Selbstverriegelungs-Effekt auf. Wenn weiterhin eine vergrabene Oxidschicht vollständig unter dem MOS-Transistor mit P-Kanal der CMOS-Anordnung erzeugt wird, wird die CMOS-Anordnung vollständig immun gegen eine Selbstver­ riegelung, während der MOS-Transistor mit N-Kanal in Kontakt mit dem Substrat bleibt, um die durch einen schwimmenden Körper verursachten Effekte zu vermeiden.
Das Verfahren zur Erzeugung von implantierten, vergrabenen Oxidstrukturen mit vorgegebenem Muster kann auch bei der Her­ stellung von Fotodioden-Anordnungen angewendet werden. Bei­ spielsweise kann eine Fotodioden-Anordnung, die aus konzen­ trischen Ringen oder Rechtecken mit abwechselnder P- und N- Polarität besteht, von dem Substrat durch eine vergrabene Oxidschicht elektrisch isoliert werden, die unmittelbar unter­ halb der Fotodioden-Anordnung gebildet wird, um zu verhindern, daß die Ringe oder Rechtecke zum Substrat oder über das Substrat gegeneinander kurzgeschlossen werden. Weiterhin kann die Foto­ dioden-Anordnung einer MOS oder einer bipolaren Transistor­ struktur zugeordnet werden. Wenn die Fotodioden-Anordnung einer MOS-Transistorstruktur zugeordnet wird, kann eine vergrabene Oxidschicht selektiv unterhalb den Source- und Drain-Zonen des Transistors erzeugt werden, wie es vorstehend beschrieben worden ist.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß sie ein Verfahren zur Herstellung von integrierten Schaltungen zur Verfügung stellt, durch das die besten Eigenschaften der her­ kömmlichen Technik und der SOI-Technik kombiniert werden.
Weitere Einzelheiten und Ausgestaltungen der Erfindung ergeben sich aus der folgenden Beschreibung der in der Zeichnung darge­ stellten Ausführungsbeispiele. Die der Beschreibung und der Zeichnung zu entnehmenden Merkmale können bei anderen Ausfüh­ rungsformen der Erfindung einzeln für sich oder zu mehreren in beliebiger Kombination Anwendung finden. Es zeigt bzw. veran­ schaulicht
Fig. 1 einen Querschnitt durch einen MOS-Transistor nach dem Stand der Technik in einer Zwischenstufe seiner Her­ stellung,
Fig. 2 die Abscheidung einer Maske hoher Dichte auf dem MOS-Transistor gemäß dem erfindungsgemäßen Verfahren,
Fig. 3 den Schritt der Ionenimplantation und das Blockieren der Bildung einer vergrabenen Oxidschicht in dem Substrat,
Fig. 4 den Schritt des Dotierens der Source- und Drain-Zonen des MOS-Transistors,
Fig. 5 das Aufbringen einer Passivierungsschicht,
Fig. 6 eine nach dem erfindungsgemäßen Verfahren herge­ stellte CMOS-Anordnung,
Fig. 7 eine weitere, nach der Erfindung hergestellte CMOS- Anordnung und
Fig. 8 eine nach der Erfindung hergestellte photoaktive Anordnung.
Fig. 1 zeigt einen MOS-Transistor nach dem Stand der Technik in einer Zwischenstufe seiner Herstellung. Eine Halbleiterplatte oder ein Wafer W umfaßt ein schwach dotiertes Halbleitersub­ strat 10, an dessen Oberseite sich zwei Oxidfelder 2 und 14 befinden, welche die Größe des Bereiches 16, in dem der MOS- Transistor gebildet werden soll, bestimmte Wände bilden. Eine Gate-Oxidschicht 18 ist an der Oberfläche des Halbleitersub­ strats 10 innerhalb des von den Oxidfeldern 12, 14 begrenzten Bereiches gebildet. Auf der Gate-Oxidschicht 18 ist weiterhin eine Gate-Elektrode 20 aus Polysilicium angeordnet. Verbindungs­ leitungen 22 aus Polysilicium sind auf den Oxidwänden 12 und 14 angeordnet und dienen dazu, die verschiedenen Anordnungen miteinander zu verbinden, die in oder auf dem Halbleitersubstrat 10 erzeugt worden sind.
Wie bereits dargelegt, ist die anhand Fig. 1 beschriebene MOS- Struktur dem Fachmann bekannt. Es sei erwähnt, daß viele Publi­ kationen die Einzelheiten der üblichen Verfahren beschreiben, die bei der Herstellung der Komponenten integrierter Schal­ tungen, wie beispielsweise von MOS-Transistoren, angewendet werden können. Eine solche Beschreibung findet sich beispiels­ weise in dem Buch "Semiconductor and Integrated Circuit Fabrication Techniques", veröffentlicht von Preston Publishing Com., Inc. Diese Verfahren können allgemein bei der Herstellung der in Fig. 1 dargestellten Struktur verwendet werden. Weiterhin können die einzelnen Herstellungsschritte unter Verwendung von Einrichtungen zur Fabrikation integrierter Schaltungen ausge­ führt werden, die im Handel erhältlich sind. Soweit es für das Verständnis des durch die Erfindung erzielten Fortschritts erforderlich ist, werden technische Daten für die noch zu beschreibenden, bevorzugten Ausführungsformen der Erfindung auf der Basis des gegenwärtigen Standes der Technik angegeben. Zukünftige Entwicklungen dieser Technik können entsprechende Anpassungen erfordern, wie der Fachmann ohne weiteres erkennt.
Anhand der Fig. 2 bis 5 wird nun eine Ausführungsform des erfindungsgemäßen Verfahrens beschrieben. Wie bereits erwähnt, ist es ein wesentliches Ziel der vorliegenden Erfindung, in einem Halbleitersubstrat eine vergrabene Oxidschicht zu er­ zeugen, die ein vorgegebenes Muster aufweist, um die Funktion der über dieser Schicht erzeugten Schaltungselemente zu ver­ bessern. Um dieses Ziel zu erreichen, wird auf die Oberfläche der Anordnung eine das gewünschte Muster aufweisende Maske aus einem Material hoher Dichte aufgebracht, die in der Lage ist, eine Sauerstoff-Implantation selektiv zu blockieren.
Das Material, aus dem die Maske besteht, muß hochdotierte Sauer­ stoffionen in der Größenordnung von 2 × 1018/cm2 blockieren können und noch bei Substrattemperaturen von etwa 500°C beständig sein. Es hat sich gezeigt, daß chemisch aus der Gasphase abgeschiedene (CVD) Wolfram für diesen Zweck geeignet ist. Es können aber auch andere Materialien hoher Dichte zur Herstellung der Maske verwendet werden, wie beispielsweise Siliciumnitrid.
Wie in Fig. 2 dargestellt, wird eine CVD-Wolframschicht 24 auf die Polysilicium-Gateelektrode 20 und die Polysilicium-Ver­ bindungsleitern 22 durch eine übliche Technik der chemischen Abscheidung aus der Dampfphase bei 300°C aufgebracht. Die CVD- Wolframschicht 24 hat vorzugsweise eine Dicke von wenigstens 200 nm. Wegen der selektiven Kernbildung lagert sich das Wolfram nicht über der Gate-Oxidschicht 18 oder den Oxidfeldern 12 und 14 ab. Statt dessen könnte auch ein Material hoher Dichte über der Schicht aus Polysilicium abgeschieden werden, bevor sie in das gewünschte Muster gebracht wird, und es könnten dann beide Schichten unter Verwendung der gleichen Maske definiert werden.
Bei dem durch Fig. 3 veranschaulichten Schritt wird eine im Handel erhältliche Ionen-Implantationsmaschine dazu benutzt, das Substrat 10 mit atomischen oder molekularen Sauerstoffionen zu bestrahlen, wie es die Pfeile 26 anzeigen. Der Sauerstoff wird mit einer nominellen Sauerstoffdosis von 2 × 1018/cm2 bei einer Energie von 180 keV impatiert. Eine nominelle Temperatur des Substrats 10 von 500°C wird durch eine Kombination von äußerer Beheizung und Strahlungsheizung erzielt. Als Resultat der Sauerstoff-Implantation wird eine vergrabene Source-Oxid­ schicht 28 und eine vergrabene Drain-Oxidschicht 30 gebildet.
Es sei erwähnt, daß als Nebenwirkung der Sauerstoff-Implantation sowohl die Oxidfelder 12 und 14 als auch die Gate-Oxidschicht 18 leicht deformiert werden. Beispielsweise werden die Ein­ buchtungen an der Oberseite der Oxidfelder 12 und 14 durch die Zerstäubungswirkung des Ionenstrahles und die Vorsprünge an der Unterseite der Oxidfelder 12 und 14 durch eine Ausdehnung der Oxidschicht durch die implantierten Ionen erzeugt. Ebenso wird das Niveau der Gate-Oxidschicht 18, der Source-Zone 32 und der Drain-Zone 34, welche Bereiche nicht durch die CVD- Wolframschicht 24 und die Gate-Elektrode 20 aus Polysilicium geschützt sind, durch die Expansion des Substrates 10 angehoben, die durch die Bildung der vergrabenen Oxidschichten 28 und 30 bedingt ist.
Es ist auch zu beachten, daß das Abscheiden der Wolframschicht 24 auf der Gate-Elektrode 20 aus Polysilicium zwangsläufig eine Ausrichtung der Source-Oxidschicht 28 und der Drain-Oxid­ schicht 30 auf die Gate-Elektrode 20 zur Folge hat. Infolge­ dessen hat ein nach der Erfindung ausgebildeter MOS-Transistor eine Source-Zone 32 und eine Drain-Zone 34, die jeweisls gegen­ über dem Substrat 10 durch eine Oxidschicht 28 bzw. 30 elek­ trisch isoliert ist, und einen Körperbereich unterhalb der Kanalzone 36, der mit dem Substrat über eine Öffnung 38 elek­ trisch gekoppelt ist, die sich zwischen den Enden der Source- Oxidschicht 28 und der Drain-Oxidschicht 30 befindet.
Als Ergebnis wird ein MOS-Schaltelement erhalten, daß die Vor­ teile einer SOI-Struktur bezüglich der Source-Zone 32 und der Drain-Zone 34 mit den Vorteilen einer herkömmlichen Herstellung bezüglich des Körperbereiches unterhalb der Kanal-Zone 36 ver­ bindet. Dies führt im Sinne der der Erfindung zugrundeliegenden Aufgabe zu einer Anordnung mit reduzierter Source- und Drain- Kapazität, reduziertem Leckstrom, erhöhter Geschwindigkeit und Unempfindlichkeit gegen die durch einen schwimmenden Körper bedingten Effekte.
Wie Fig. 4 veranschaulicht, wird nach der Sauerstoff-Implan­ tation die Wolframschicht 24 über der Gate-Elektrode 20 und den Verbindungsleitern 22 durch Ätzen in warmen H2O2 entfernt. Andere Maskenwerkstoffe würden durch andere selektive Ätzmittel entfernt werden müssen. Das Wafer wird dann bei hoher Temperatur gealtert, beispielsweise zwei Stunden bei 1125°C in einer N2-Atmosphäre mit einer Beimischung von 1% O2. Dann werden durch eine Arsen-Implantation von 6 × 1015/1 cm2 bei 80 keV die Source-Zone 32 und die Drain-Zone 34 mit der für Source und Drain erforderlichen Dotierung versehen.
Nach der Arsen-Implantation wird das Wafer bei 1000°C gealtert, wodurch eine Oxidschicht von 16 nm Dicke gebildet wird. Danach wird eine 500 nm dicke Schicht aus undotiertem CVD-Oxid bei niedriger Temperatur abgeschieden und bei 900°C gealtert, um die in Fig. 5 dargestellte Oxidschicht 40 zu bilden. Endlich werden nicht dargestellte metallische Verbindungen abgeschieden, in das gewünschte Muster gebracht und bei 450°C in einer Wasserstoffatmosphäre gealtert.
Bei dem anhand der Fig. 1 bis 5 beschriebenen MOS-Transistor bleiben die Source-Zone 32 und die Drain-Zone 34 nahe den Rändern der Gate-Elektrode 20 in Kontakt mit dem Siliciumsub­ strat 10. Daher kann die gesamte Siliciumschicht oberhalb der vergrabenen Oxidschichten 28 und 30 amorph werden und es wird während der Implantationsschritte kein heißes Substrat 10 be­ nötigt, um den kristallinen Zustand wieder herzustellen. Das Neuwachsen des Kristalles kann während der Alterung nach der Implantation erfolgen und es ist weiterhin nur erforderlich, daß sich der Einkristall-Bereich über eine begrenzte Strecke seitlich von der Gate-Elektrode 20 erstreckt.
Obwohl ein Fotoresist bei einer Implantation mit gekühltem Wafer brauchbar ist, hat sich experimentell herausgestellt, daß ein Fotoresist schon von einem Bruchteil der zu implantierenden Sauerstoff-Dosis erheblich deformiert wird und daher für das erfindungsgemäße Verfahren nicht gut geeignet ist. Die Defor­ mation des Fotoresist scheint durch die hohe Implantations- Dosis verursacht zu werden und weniger durch die Erwärmung des Substrats 10 durch den Ionenstrahl.
Wolfram hat sich als Implantations-Maske wegen seiner hohen Atommasse und wegen seiner Stabilität bei hohen Substrat-Tem­ peraturen als geeignet erwiesen. Weiterhin hat die selektive Abscheidung den zusätzlichen Vorteil einer Selbstausrichtung der Struktur, so daß Komplikationen durch Ätzen einer zwei­ schichtigen Gate-Elektrode vermieden werden.
Berechnungen und Versuche führen zu dem Ergebnis, daß die Wolf­ ramschicht wenigstens 200 nm dick sein sollte, um das Ein­ dringen von Sauerstoffionen im wesentlichen zu verhindern. Beispielsweise läßt eine 100 nm dicke Wolframschicht das Ein­ dringen und Implantieren eines großen Anteils der Sauerstoff­ ionen in die Gate-Elektrode 20 zu.
Neben der Abscheidung aus der Gasphase, die bei dem beschrie­ benen Beispiel zum Aufbringen des Maskenmaterials hoher Dichte (Wolfram) verwendet wurde, stehen auch andere Verfahren zur Verfügung, um eine Maske hoher Dichte mit vorgegebenem Muster auf die Oberfläche des Wafers aufzubringen. Beispielsweise könnte eine gleichförmige Wolframschicht auf das Wafer aufge­ bracht und dann mit einer Fotoresist-Schicht bedeckt werden. Nach Belichten und Entwickeln der Fotoresist-Schicht könnte die Wolframschicht durch einen Ätzvorgang mit dem gewünschten Muster versehen werden, wie beispielsweise durch Ätzen mit warmem H2O2 oder durch ein Trockenätzverfahren. Danach könnte der Fotoresist entfernt werden. Auf diese Weise könnte eine Maske hoher Dichte mit nahezu jedem beliebigem Muster erzeugt werden.
Fig. 6 veranschaulicht eine CMOS-Anordnung 42 mit einem ersten MOS-Transistor 44 und einem zweiten MOS-Transistor 36. Zum Zweck der Beschreibung sei angenommen, daß der erste MOS-Tran­ sistor 44 einen N-Kanal und der zweite MOS-Transistor 46 einen P-Kanal aufweist. Es versteht sich, daß es lediglich erforder­ lich ist, daß die Transistoren 44 und 46 entgegengesetzte Pola­ ritäten haben, so daß auch der Transistor 44 einen P-Kanal und der Transistor 46 einen N-Kanal aufweisen könnte.
Weiterhin wird angenommen, daß bei der Anordnung nach Fig. 6 das Substrat 48 aus einem Material vom P-Typ besteht und mit einem Potentialtopf 50 aus Material vom N-Typ versehen ist. Oxidfelder 52 bilden Wände zur Trennung der MOS-Transistoren 44 und 46 voneinander und von anderen benachbarten Anordnungen. Die Gate-Elektroden 54 und 56 der Transistoren 44 bzw. 46, die aus Polysilicium bestehen, sind von der Oberfläche des Sub­ strates 48 durch Gate-Oxidschichten 58 bzw. 60 getrennt.
Der MOS-Transistor 44 weist eine Source-Zone 62 und eine Drain- Zone 64 auf, welche Zonen von dem Hauptkörper des Substrates 48 durch vergrabene Oxidschichten 66 bzw. 68 getrennt sind. In gleicher Weise hat der Transistor 46 eine Source-Zone 70 und eine Drain-Zone 72, die ebenfalls jeweils mit einer vergrabenen Oxidschicht 74 bzw. 76 versehen sind. Die vergrabenen Oxid­ schichten 66, 68, 74 und 76 sind nach dem Verfahren hergestellt, das zuvor anhand der Fig. 1 bis 5 erläutert worden ist.
Die metallischen Verbindungen zwischen den Transistoren 44 und 46, welche die Elemente der CMOS-Anordnung miteinander koppeln, sind in Fig. 6 ebensowenig dargestellt wie die notwendigen Passivierungsschichten. Die Verbindung von MOS-Transistoren zu einer CMOS-Anordnung ist jedoch dem Fachmann bekannt und es sind diese Verbindungen durch den mit "Kopplungsmittel" beschrifteten Block 78 schematisch angedeutet.
Die in Fig. 6 veranschaulichte CMOS-Anordnung 42 hat gegenüber den CMOS-Anordnungen nach dem Stand der Technik bedeutende Vorteile. Zunächst reduzieren die vergrabenen Oxidschichten 66, 68, 74 und 76 die Source- und Drain-Kapazitäten, bewirken eine höhere Operationsgeschwindigkeit der Anordnung und ver­ mindern Leckströme. Weiterhin sind die Körperbereiche unterhalb der Kanal-Zonen 80 und 82 der Transistoren 44 bzw. 46 mit dem Substrat 48 elektrisch gekoppelt, wodurch die bei einem schwim­ menden Körper auftretenden Effekte vermieden werden. Endlich erhöhen die vergrabene Oxidschicht 68 des ersten MOS-Transistors 44 und die vergrabene Oxidschicht 74 des zweiten MOS-Transistors 46 die Länge des elektrischen Pfades zwischen den aktiven Be­ reichen der Transistoren 44 und 46 und reduzieren dadurch die Möglichkeit einer Selbstverriegelung.
Fig. 7 zeigt eine alternative Ausführungsform einer CMOS-An­ ordnung 84, die einen ersten MOS-Transistor 86 und einen zweiten MOS-Transistor 88 umfaßt. Für diese Ausführungsform sei ange­ nommen, daß das Substrat 90 aus einem Material vom P-Typ be­ steht, wogegen der Potentialtopf 92 aus einem Material vom N- Typ besteht. Die CMOS-Anordnung 84 weist Oxidfelder 92 und eine vergrabene Oxidschicht 94 aus, die sich vollständig unter­ halb des Transistors 88 befindet und diesen elektrisch vom Substrat 90 isoliert.
Der Transistor 86 ist mit einer Gate-Elektrode 94 und einer Gate-Oxidschicht 96 versehen, während der Transistor 88 eine Gate-Elektrode 89 und eine Gate-Oxidschicht 100 aufweist. Die Source-Zone 102 und die Drain-Zone 104 des Transistors 86 und ebenso auch die Source-Zone 106 und die Drain-Zone 108 des Transistors 88 sind durch Implantation dotiert worden, wie es vorher beschrieben worden ist.
Es sei bemerkt, daß der Transistor 86 nicht mit einer ver­ grabenen Oxidschicht versehen ist, wie sie bei den vorher be­ schriebenen Ausführungsformen vorhanden war. Der Grund dafür besteht darin, daß sich die vergrabene Oxidschicht 94 voll­ ständig über den Transistor 88 erstreckt und dadurch nicht nur die Probleme der Selbstverriegelung vollständig ausschaltet, sondern auch die Notwendigkeit reduziert, auch unter dem Tran­ sistor 86 eine vergrabene Oxidschicht anzuordnen. Trotzdem könnten vergrabene Oxidschichten auch unterhalb der Source- und Drain-Zonen des Transistors 86 vorgesehen werden, um die Kapazität zu vermindern.
Da der Transistor 86 ein MOS-Transistor mit N-Kanal ist, wäre es unerwünscht, im Hinblick auf die oben behandelten Probleme bei schwimmendem Körper unterhalb dieses Transistors eine voll­ ständige Oxidschicht anzuordnen. MOS-Transistoren mit P-Kanal, wie der Transistor 88, sind im allgemeinen weniger störanfällig, was die Effekte des schwimmenden Körpers angeht, und können daher sicher als SOI-Strukturen hergestellt werden.
Die Kopplung zwischen den Transistoren 86 und 88, die zur Her­ stellung einer CMOS-Anordnung 84 erforderlich sind, sind weder schematisch durch den Block 110 angedeutet, der mit "Kopplungs­ mittel" beschriftet ist. Wie zuvor sind die tatsächlichen Ver­ bindungen, die zur Bildung einer CMOS-Anordnung aus einem Paar MOS-Transistoren erforderlich sind, dem Fachmann bekannt. Ebenso wurde auch hier die Passivierungsschicht fortgelassen, um die Beschreibung zu vereinfachen.
Fig. 8 zeigt eine photoaktive Anordnung 112 mit einem Substrat 114, einem Photodioden-Feld 116 und einem MOS-Transistor 118. Es versteht sich, daß auch ein bipolarer Transistor dem Photo­ dioden-Feld 116 zugeordnet werden könnte. Zum Zwecke der Be­ schreibung sei angenommen, daß das Substrat 114 aus einem Material vom P-Typ besteht.
Das Photodioden-Feld 116 weist einen Kern 120 aus Material vom P-Typ auf, der von konzentrischen Ringen oder Rechtecken 122, 124, 126 und 128 umgeben ist. Die konzentrischen Ringe oder Rechtecke 122 bis 128 wechseln im Leitfähigkeits-Typ ab, so daß eine Anzahl P-N-Übergänge entsteht. Der Kern 120 und die Rechtecke 122 bis 128 sind an ihrer Unterseite gegenüber dem Substrat 114 durch eine vergrabene Oxidschicht 130 isoliert, die nach der erfindungsgemäßen und anhand der Fig. 1 bis 5 beschriebenen Methode hergestellt worden ist. Zusätzlich kann man eine Epitaxialschicht aufwachsen lassen, um eine dickere Siliciumschicht zu erhalten.
Die Rechtecke 126 und 128 sind durch einen Leiter 132 und die konzentrischen Rechtecke 122 und 124 durch einen Leiter 134 elektrisch miteinander gekoppelt. Oxidfelder 136, 138 und 140 trennen das Photodiodenfeld 116 von dem MOS-Transistor 118 und von benachbarten Anordnungen. Das Rechteck 128 aus Material vom P-Typ kann mit dem Substrat 114 in Kontakt stehen.
Die nach dem erfindungsgemäßen Verfahren hergestellte vergrabene Oxidschicht 130 verhindert, daß der Kern 120 und die konzentrischen Ringe oder Rechtecke 122 bis 128 über das Substrat 114 miteinander kurzgeschlossen werden. Oxidschichten 142 und 144 verhindern einen entsprechenden Kurzschluß an ihren oberen Flächen.
Der MOS-Transistor 118 kann einen üblichen Aufbau haben und eine Gate-Elektrode 146 aus Polysilicium, eine Gate-Oxidschicht 148, eine Source-Zone 150 und eine Drain-Zone 152 umfassen. Der MOS-Transistor 118 kann auf übliche Weise hergestellt worden sein. Eine Metallbahn 154 verbindet die Gate-Elektrode 146 des MOS-Transistors 118 mit dem Kern 120 des Photodioden-Feldes 116, und es ist eine Passivierungsschicht 156 sowohl über dem Photodioden-Feld 160 als auch über dem MOS-Transistor 118 ange­ ordnet. Es sei bemerkt, daß sie Source- und Drain-Anschlüsse des Transistors 118 in Fig. 8 aus Gründen der Vereinfachung nicht dargestellt sind.
Die Passivierungsschicht 156 und die Oxidschichten 142 und 144 bestehen aus einem isolierendem Material, das für elektromagne­ tische Strahlung der gewünschten Frequenz durchlässig ist. Elek­ tromagnetische Strahlung, welche die abwechselnden P-N-Übergänge des Photodioden-Feldes 116 trifft, erzeugt ein elektrisches Potential am Kern 120 gegenüber dem äußeren Rechteck 128. Das von dem Photodioden-Feld 116 erzeugte elektrische Signal wird von dem MOS-Transistor 118 verstärkt, um es besser nutzen zu können.
Es wurden vorstehend Verfahren zur Erzeugung von vergrabenen Oxidschichten mit einem vorgegebenen Muster behandelt. Diese vergrabenen Oxidschichten wurden durch Implantieren von oxid­ bildenden Substanzen unter die Oberfläche eines Substrates erzeugt, wie beispielsweise von Sauerstoffionen, Sauerstoff­ molekülen oder anderen Sauerstoffverbindungen. Es ist jedoch für den Fachmann ersichtlich, daß auch andere implantierte Substanzen vergrabene Isolierschichten für gleiche Zwecke bilden können. Beispielsweise kann Stickstoff in ein Siliciumsubstrat implantiert werden, damit es isolierende Schichten aus Silicium­ nitrid bildet. Weiterhin kann das erfindungsgemäße Verfahren auch bei Halbleiter-Substraten anderer Art verwendet werden, wie beispielsweise bei Germanium- oder Gallium-Arsenid- Substraten.
Die vorstehende Beschreibung bevorzugter Ausführungsbeispiele der Erfindung hat nur den Zweck, die Erfindung zu veranschau­ lichen. Diese Beispiele bilden keine erschöpfende Aufzählung. Daher ist auch nicht beabsichtigt, daß die Erfindung auf diese Ausführungsbeispiele beschränkt ist. Es ist offensichtlich, daß der Fachmann viele Variationsmöglichkeiten erkennt. Tat­ sächlich kann die Erfindung bei vielen Methoden der Herstellung von bipolaren und MOS-Anordnungen Anwendung finden. Alle be­ schriebenen Verfahrensschritte können mit anderen Schritten ausgetauscht werden, um das gleiche Resultat zu erzielen. Die Ausführungsformen der Erfindung wurden lediglich ausgewählt, um das Prinzip der Erfindung und dessen praktische Anwendung auf beste Weise zu erläutern und dadurch Anderen das Verständnis der Erfindung zu ermöglichen. Demgemäß versteht es sich, daß der Umfang der Erfindung durch die folgenden Ansprüche und deren Äquivalente bestimmt ist.

Claims (10)

1. Verfahren zur Herstellung von vergrabenen Isolierschichten in ausgewählten Abschnitten eines Halbleiter-Substrats, dadurch gekennzeichnet, daß im Substrat (10) die Stellen vorgegeben werden, an denen die Isolierschichten (28, 30) gebildet werden sollen, und an den vorgegebenen Stellen in das Substrat (10) eine die Isolierschicht bildende Substanz (26) implantiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß über dem Substrat (10) eine Maske (24) angeordnet wird, welche die Implantation der die Isolierschicht bildenden Substanz ( 26), ausgenommen an den vorgegebenen Stellen, blockiert.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Isolierschicht (28, 30) eine Oxidschicht ist und in das Substrat (10) Sauerstoffionen implantiert werden.
4. Verfahren nach einer der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Maske (24) Wolfram enthält.
5. Verfahren nach einer der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die Maske (24) ein Nitrid enthält.
6. MOS-Transistor mit in einem Halbleiter-Substrat gebil­ deten Source- und Drain-Zonen und einer auf dem Halbleiter- Substrat zwischen der Source-Zone und der Drain-Zone angeordneten Gate-Struktur, dadurch gekennzeichnet, daß unter der Source-Zone eine vergrabene Source-Isolierschicht und unter der Drain-Zone eine vergrabene Drain-Isolier­ schicht angeordnet ist.
7. MOS-Transistor nach Anspruch 6, dadurch gekennzeichnet, daß zwischen der vergrabenen Source-Isolierschicht (28) und der vergrabenen Drain-Isolierschicht (30) ein Spalt (38) vorhanden ist.
8. MOS-Transistor nach Anspruch 6, dadurch gekennzeichnet, daß die vergrabene Source-Isolierschicht (28) und die vergrabene Drain-Isolierschicht (30) unter dem Transistor eine durchgehende vergrabene Isolierschicht (94) bilden.
9. MOS-Transistor nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die vergrabene Source-Isolierschicht (28) und die vergrabene Drain-Isolierschicht (30) jeweils mit einem isolierenden Feld (12, 14) verbunden ist, das den Transistorbereich begrenzt.
10. MOS-Transistor nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß wenigstens eine der Isolierschichten (12, 14, 28, 30) eine Oxidschicht ist.
DE19873726842 1986-08-14 1987-08-12 Verfahren zur herstellung von vergrabenen oxidschichten und mos-transistor Withdrawn DE3726842A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/896,560 US4810664A (en) 1986-08-14 1986-08-14 Method for making patterned implanted buried oxide transistors and structures

Publications (1)

Publication Number Publication Date
DE3726842A1 true DE3726842A1 (de) 1988-02-18

Family

ID=25406419

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19873726842 Withdrawn DE3726842A1 (de) 1986-08-14 1987-08-12 Verfahren zur herstellung von vergrabenen oxidschichten und mos-transistor

Country Status (3)

Country Link
US (1) US4810664A (de)
JP (1) JPS6372164A (de)
DE (1) DE3726842A1 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4020813A1 (de) * 1990-01-23 1991-07-25 Max Planck Gesellschaft Elektronenwellen-gekoppeltes halbleiter-schaltelement
EP0658930A2 (de) * 1993-06-24 1995-06-21 Texas Instruments Incorporated Verfahren zum Varieren der Dicke der Oberfläche einer Siliziumschicht für ein Substrat vom SOI-Type
WO1997027628A1 (en) * 1996-01-24 1997-07-31 Advanced Micro Devices, Inc. Semiconductor device with self-aligned insulator
US5674760A (en) * 1996-02-26 1997-10-07 United Microelectronics Corporation Method of forming isolation regions in a MOS transistor device
US5702957A (en) * 1996-09-20 1997-12-30 Lsi Logic Corporation Method of making buried metallization structure

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5231045A (en) * 1988-12-08 1993-07-27 Fujitsu Limited Method of producing semiconductor-on-insulator structure by besol process with charged insulating layers
KR930007096B1 (ko) * 1988-12-08 1993-07-29 후지쓰 가부시끼가이샤 세미콘덕터-온-인슐레이터(semiconductor-on-insulator)구조와 세미콘덕터-온-인슐레이터 구조를 가지는 반도체장치의 제조방법
WO1991001569A1 (en) * 1989-07-14 1991-02-07 Seiko Instruments Inc. Semiconductor device and method of producing the same
JPH0433343A (ja) * 1990-05-30 1992-02-04 Oki Electric Ind Co Ltd バイポーラ型半導体装置およびその製造方法
JP3012673B2 (ja) * 1990-08-21 2000-02-28 三菱電機株式会社 半導体装置の製造方法
DE69213539T2 (de) * 1991-04-26 1997-02-20 Canon Kk Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor
US5266831A (en) * 1991-11-12 1993-11-30 Motorola, Inc. Edge termination structure
US5273922A (en) * 1992-09-11 1993-12-28 Motorola, Inc. High speed, low gate/drain capacitance DMOS device
JPH07106512A (ja) * 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたｓｉｍｏｘ処理方法
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
JP3204855B2 (ja) * 1994-09-30 2001-09-04 新日本製鐵株式会社 半導体基板の製造方法
EP0747961A3 (de) * 1995-06-07 1998-11-11 STMicroelectronics, Inc. Leistungsfrei-SRAM mit einem als Muster angeordneten, vergrabenen Isolationsoxid
US5589407A (en) * 1995-09-06 1996-12-31 Implanted Material Technology, Inc. Method of treating silicon to obtain thin, buried insulating layer
KR100203306B1 (ko) * 1996-06-29 1999-06-15 김영환 반도체 소자의 제조방법
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
US6069054A (en) * 1997-12-23 2000-05-30 Integrated Device Technology, Inc. Method for forming isolation regions subsequent to gate formation and structure thereof
KR100257074B1 (ko) 1998-01-26 2000-05-15 김영환 모스팻 및 이의 제조방법
KR100272527B1 (ko) * 1998-02-04 2000-12-01 김영환 반도체 소자 및 그 제조방법
US6380572B1 (en) * 1998-10-07 2002-04-30 California Institute Of Technology Silicon-on-insulator (SOI) active pixel sensors with the photosite implemented in the substrate
KR100294640B1 (ko) 1998-12-24 2001-08-07 박종섭 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법
US6395587B1 (en) 2000-02-11 2002-05-28 International Business Machines Corporation Fully amorphized source/drain for leaky junctions
GB0107408D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
US6553561B2 (en) 2001-08-02 2003-04-22 International Business Machines Corporation Method for patterning a silicon-on-insulator photomask
US6531375B1 (en) 2001-09-18 2003-03-11 International Business Machines Corporation Method of forming a body contact using BOX modification
US6495429B1 (en) * 2002-01-23 2002-12-17 International Business Machines Corporation Controlling internal thermal oxidation and eliminating deep divots in SIMOX by chlorine-based annealing
US6828202B1 (en) 2002-10-01 2004-12-07 T-Ram, Inc. Semiconductor region self-aligned with ion implant shadowing
US6958516B2 (en) * 2004-01-08 2005-10-25 International Business Machines Corporation Discriminative SOI with oxide holes underneath DC source/drain
US7427545B2 (en) * 2005-11-21 2008-09-23 International Business Machines Corporation Trench memory cells with buried isolation collars, and methods of fabricating same
US7550330B2 (en) * 2006-11-29 2009-06-23 International Business Machines Corporation Deep junction SOI MOSFET with enhanced edge body contacts
US8053327B2 (en) * 2006-12-21 2011-11-08 Globalfoundries Singapore Pte. Ltd. Method of manufacture of an integrated circuit system with self-aligned isolation structures
US8361829B1 (en) * 2011-08-31 2013-01-29 International Business Machines Corporation On-chip radiation dosimeter
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5938738B2 (ja) * 1977-01-21 1984-09-19 日本電信電話株式会社 Ｍｉｓトランジスタを含む集積化半導体装置及びその製法
JPS55148464A (en) * 1979-05-08 1980-11-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Mos semiconductor device and its manufacture
US4465705A (en) * 1980-05-19 1984-08-14 Matsushita Electric Industrial Co., Ltd. Method of making semiconductor devices
US4412828A (en) * 1981-05-07 1983-11-01 Darby Jack B Control means for shifting gears on dual shift bicycles
US4604329A (en) * 1983-08-16 1986-08-05 Reber William L High technology decorative materials and fabrication of same
FR2563377B1 (fr) * 1984-04-19 1987-01-23 Commissariat Energie Atomique Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique
US4612408A (en) * 1984-10-22 1986-09-16 Sera Solar Corporation Electrically isolated semiconductor integrated photodiode circuits and method
US4706378A (en) * 1985-01-30 1987-11-17 Texas Instruments Incorporated Method of making vertical bipolar transistor having base above buried nitride dielectric formed by deep implantation
US4633034A (en) * 1985-02-08 1986-12-30 Energy Conversion Devices, Inc. Photovoltaic device and method
JPS61263274A (ja) * 1985-05-17 1986-11-21 Hitachi Ltd 半導体装置の製造方法
US4717677A (en) * 1985-08-19 1988-01-05 Motorola Inc. Fabricating a semiconductor device with buried oxide
US4676841A (en) * 1985-09-27 1987-06-30 American Telephone And Telegraph Company, At&T Bell Laboratories Fabrication of dielectrically isolated devices utilizing buried oxygen implant and subsequent heat treatment at temperatures above 1300° C.
US4700454A (en) * 1985-11-04 1987-10-20 Intel Corporation Process for forming MOS transistor with buried oxide regions for insulation
US4683637A (en) * 1986-02-07 1987-08-04 Motorola, Inc. Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4020813A1 (de) * 1990-01-23 1991-07-25 Max Planck Gesellschaft Elektronenwellen-gekoppeltes halbleiter-schaltelement
US5148242A (en) * 1990-01-23 1992-09-15 Max Planck Gesellschaft Zur Foerderung Der Wissenschaften E.V. Electron-wave coupled semiconductor switching device
EP0658930A2 (de) * 1993-06-24 1995-06-21 Texas Instruments Incorporated Verfahren zum Varieren der Dicke der Oberfläche einer Siliziumschicht für ein Substrat vom SOI-Type
EP0658930A3 (de) * 1993-06-24 1997-10-01 Texas Instruments Inc Verfahren zum Varieren der Dicke der Oberfläche einer Siliziumschicht für ein Substrat vom SOI-Type.
WO1997027628A1 (en) * 1996-01-24 1997-07-31 Advanced Micro Devices, Inc. Semiconductor device with self-aligned insulator
US5712173A (en) * 1996-01-24 1998-01-27 Advanced Micro Devices, Inc. Method of making semiconductor device with self-aligned insulator
US5955767A (en) * 1996-01-24 1999-09-21 Advanced Micro Devices, Inc. Semiconductor device with self-aligned insulator
US5674760A (en) * 1996-02-26 1997-10-07 United Microelectronics Corporation Method of forming isolation regions in a MOS transistor device
US5702957A (en) * 1996-09-20 1997-12-30 Lsi Logic Corporation Method of making buried metallization structure

Also Published As

Publication number Publication date
US4810664A (en) 1989-03-07
JPS6372164A (ja) 1988-04-01

Similar Documents

Publication Publication Date Title
DE3726842A1 (de) Verfahren zur herstellung von vergrabenen oxidschichten und mos-transistor
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE4215708C2 (de) SRAM und Verfahren zu dessen Herstellung
DE3043913A1 (de) Halbleiteranordnung und verfahren zu ihrer herstellung
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE2547828A1 (de) Halbleiter-speicherelement und verfahren zur herstellung desselben
DE3029125A1 (de) Halbleiterspeicher
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE2335799A1 (de) Sperrschicht-feldeffekttransistoren in dielektrisch isolierten mesas
DE3012363A1 (de) Mos-vorrichtung und verfahren zu deren herstellung.
DE2716691A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
DE3023616A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE60028847T2 (de) Verfahren mit reduzierter Maskenzahl für die Herstellung von Mischsspannung-CMOS mit Hochleistung-Transistoren und -I/O Transistoren von hoher Zuverlässigkeit
DE19709002A1 (de) Verfahren zur Erzeugung von überbrückten, dotierten Zonen
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE2902368A1 (de) Komplementaer-mos-inverter
DE2926334C2 (de)
DE1764570C3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit zueinander komplementären NPN- und PNP-Transistoren
DE2723374A1 (de) Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung
DE3140268A1 (de) Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung
DE2218680C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE2060348C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
EP0052746B1 (de) Dynamische Halbleiter-Speicherzelle mit wahlfreiem Zugriff und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee