DE3619452A1

DE3619452A1 - Addierer mit fortschreitendem uebertrag und vorladung

Info

Publication number: DE3619452A1
Application number: DE19863619452
Authority: DE
Inventors: Jean François St. Martin d'Heres Pollet
Original assignee: EFCIS
Current assignee: EFCIS
Priority date: 1985-06-11
Filing date: 1986-06-10
Publication date: 1986-12-11
Also published as: FR2583182B1; FR2583182A1

Description

PRINZ, LEISER, BUNKE & PARTNER

Patentanwälte · European rate.ii Attorneys *-> r· -ι η / ro

ο ο I b 4 υ Z Ernsbergerstraße 19 · 8000 München 60

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10. Juni 1986

SOCIETE POUR L¹ETUDE ET LA FABRICATION DES CIRCUITS INTEGRES SPECIAUX - E.F.C.I.S. 17, rue des Martyrs

38100 Grenoble / Frankreich

Unser Zeichen: S 3332

Addierer mit fortschreitendem übertrag und Vorladung

Die Erfindung betrifft einen logischen Addierer, der in MOS-Technologie (Metall-Oxid-Halbleiter-Technik) verwirklicht ist.

Ein logischer Addierer ist aus mehreren elementaren Zellen gebildet, wobei jede Zelle die Addition von zwei Binärziffern (Bits) gleicher Ordnung der zu addierenden Binärzahlen durchführt. Da das Ergebnis der Addition von zwei Bits gleicher Ordnung nicht nur von diesen beiden Bits, sondern auch von dem übertrag der Addition der beiden Bits nächstniedrigerer Ordnung abhängt, weist eine Zelle C. der Ordnung j zwei Eingänge A. und B. für die Bits a. und b. der Ordnung j der zu addierenden Zahlen A und B, einen Eingang P. _Λ für den übertrag r. _Λ der Addition der nächstniedrigeren Ordnung, einen Summenausgang S., welcher das Ergebnis s. der Addition der Ordnung j liefert, und einen Ubertragausgang R. auf, welcher den übertrag r. dieser Addition liefert. Der Ubertragein-

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gang R-* der Zelle der Ordnung j ist direkt mit dem Übertragausgang (der auch mit R-_-i bezeichnet ist) der Zelle der unmittelbar vorausgehenden Ordnung j-1 verbunden.

Um einen schnellen Addierer zu verwirklichen/ ist es bekannt, ein Schema wie das nach Fig. 1 anzuwenden.

Dieses Schema weist als Besonderheit auf, daß nicht im eigentlichen Sinne eine "Berechnung" des Übertrags r. der Addition a.+b.+r.« in Abhängigkeit von den

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Binärwerten von a., b. und r. _.. durchgeführt wird, denn diese Berechnung würde die gesamte Zeit einer Addition beanspruchen und den Zeitpunkt verzögern, zu welchem der Übertrag r. am Ausgang der Zelle verfügbar wäre, um die Berechnung der Addition nächstgrößerer Ordnung durchzuführen. Statt dessen erfolgt ein schnelles Fortschreiten des Übertrages r._.. vom Eingang R-* zum Ausgang R. jedesmal dann, wenn die Berechnung voraussehen läßt, daß der Übertrag r. identisch mit dem übertrag r._₁ sein muß.

Es wird aber festgestellt, daß r.=r._₁ jedesmal dann erfüllt ist, wenn a.=b., d. h. wenn einer dieser beiden Datenwerte gleich 0 und der andere gleich 1 ist. Wenn hingegen a.=b.=0, so ist r. stets gleich 0, und wenn a.=b.=1, so ist r. stets gleich 1.

Aus diesem Grunde weist das Schema nach Fig. 1 auf:

einen Transistor T1 , der zwischen den Eingang R-_-| und den Ausgang R. eingefügt ist; dieser Transistor wird durch eine Exklusiv-OR-Torschaltung G1 gesteuert, die a. und b. empfängt, um r._₁ an den Ausgang zu geben, wenn a.=b . ;

- einen Transistor T2, der zwischen eine Masseleitung Vss (Logikpegel 0) und den Ausgang R. geschaltet ist; dieser Transistor wird durch eine NOR-Torschaltung G2 gesteuert, die a. und b. empfängt, um einen Übertrag r.=0 zu erstellen, wenn a.=b.=0;

- einen Transistor T3, der zwischen eine Speiseleitung Vdd (Logikpegel 1) und den Ausgang R. geschaltet ist; dieser Transistor wird durch eine AND-Torschaltung G3 gesteuert, um einen übertrag r.=1 zu erstellen, wenn a . =b . = 1.

Für die Berechnung der Summe s. kann, wie leicht gezeigt werden kann, das Ausgangssignal der Exklusiv-OR-Torschaltung G1 verwendet werden, um am Ausgang S. das korrekte Additionsergebnis herzustellen. Eine Wahrheitstabelle für die logische Addition zeigt nämlich unmittelbar, daß s.=r._₁ genau dann gilt, wenn a. =b., also wenn der Fortschritt eines Übertrages aufgetreten ist, und daß im gegenteiligen Falle s.=r._.., wenn also keine Weiterleitung eines Übertrags erfolgte. Der Ausgang der Exklusiv-OR-Torschaltung G1 steuert also direkt einen weiteren Transistor T4, während derselbe Ausgang nach Invertierung durch einen Inverter 11 einen weiteren Transistor T5 ansteuert. Die Transistoren T4 und T5 sind niemals gleichzeitig leitend. Der eine Transistor T4 stellt zu einem Inverter 12 den Zustand des Einganges R-_i durch; der andere Transistor T5 stellt an denselben Inverter 12 den Zustand des Einganges R-_-i nach Invertierung mittels eines Inverters 13 durch. Der Ausgang des Inverters 12 bildet den Summenausgang S. der Addierzelle.

Es wurde auch bereits ein anderes Schema für eine Addierzelle vorgeschlagen, wie es in Fig. 2 dargestellt ist. Der Unterschied zu dem Schema nach Fig. 1 besteht in Entfallen der AND-Torschaltung G3 und des Transistors

Τ3 (in Fig. 2 gestrichelt dargestellt) und in der Hinzufügung eines Transistors T6 zwischen der Stromversor gung Vdd und dem Ubertragausgang R.. Dieser Transistor wird durch ein Signal PCH während einer Vorladephase leitend gesteuert. Während dieser Vorladephase wird der Übertragausgang R. immer auf den Logikzustand 1 gesetzt, denn das Schema beruht auf dem Gedanken, daß weniger Zeit erforderlich ist, um einen Leiter vom Zustand 1 in den Zustand 0 (in positiver Logik) zu bringen als umgekehrt. Am Ende der Vorladephase wird der Transistor T6 gesperrt. Der Ausgang R. nimmt den Wert r._- an, wenn a.=b., denn der Transistor T1 wird leitend. Im anderen Falle, wenn a.=b.=0, nimmt der Ausgang R. den Wert 0 an, denn dann bleibt der Transistor T1 gesperrt, jedoch wird der Transistor T2 leitend. Wenn aber keiner der beiden oben genannten Fälle eintritt, also wenn a.=b.=1, so behält der Ausgang R.

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seinen Vorladewert und verbleibt im Zustand hoher Impedanz bzw. des Logikzustandes 1. Dies erklärt, weshalb die AND-Torschaltung G3 entfallen konnte. Auch ohne diese Torschaltung erhält man nämlich r.=1, wenn a.=b.=1, aufgrund der Vorladung.

Dieses Schema nach Fig. 2 ist also sehr zweckmäßig, da nicht nur die Vorladung die Ansprechgeschwindigkeit der Zelle verbessert (die Vorladung erfolgt während der Zeit, zu welcher die zu addierenden Daten noch nicht an den Eingängen der Zelle verfügbar sind), sondern ermöglicht auch das Entfallen der Torschaltung G3.

Es wurde jedoch gefunden, daß dieses Schema nur dann einwandfrei arbeitet, wenn der Addierer mit hoher Frequenz arbeitet, d. h. wenn die Additionsoperatxonen (vorladen, anschließend Addition) schnell aufeinander folgen. Wenn nämlich das Ergebnis r.=1 ist, besteht die Gefahr, daß die den hohen Logikpegel aufweisende Information am Ausgang R. verlorengeht, wenn ein zu großes

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Zeitintervall zwischen den beiden aufeinanderfolgenden Vorladephasen verstreicht. Nur die Isolierung des Ausganges R. im Zustand hoher Impedanz ermöglicht nämlich die Aufrechterhaltung des hohen Logikpegels. Diese Isolierung ist aber nicht vollkommen, und das Potential am Ausgang R. sinkt progressiv ab, wobei die exakte Information verlorengeht. Das Schema arbeitet also nicht bei sehr niedriger Frequenz.

Um eine Funktion bei niedriger Frequenz zu ermöglichen, würde eine gängige Lösung darin bestehen, die Torschaltung G3 und den Transistor T3 nach Fig. 1 wieder einzufügen. Auf diese Weise würde die Aufrechterhaltung des Logikpegels 1 am Ausgang R. gewährleistet, wenn a.=b.=1. Aus diesem Grunde sind die Torschaltung G3 und der Transistor T3 in Fig. 2 gestrichelt eingezeichnet.

Durch die vorliegende Erfindung wird die Aufgabe gelöst, einen Addierer anzugeben, der einen schnellen Betrieb mit Vorladung sowohl bei hoher Frequenz als auch bei niedriger Frequenz oder gar im statischen Betrieb ermöglicht, aber ohne die Notwendigkeit, eine Torschaltung (wie die Torschaltung G3) hinzuzufügen, die mit dem Nachteil eines großen Platzbedarfs und einer zusätzlichen Belastung an den Eingängen A. und B., welche bereits durch die Torschaltungen G1 und G2 belastet sind, behaftet ware.

Die erfindungsgemäße Addierzelle enthält wie bei der Technik, von der ausgegangen wird, zwei Eingänge für die zu addierenden Daten, einen Übertrageingang, einen Summenausgang und einen Übertragausgang, mit einem ersten Transistor zur Steuerung der Übertragweitergabe zwischen dem Übertrageingang und dem Übertragausgang, mit einer Exklusiv-OR-Torschaltung, welche die Daten empfängt und den Transistor für die Übertragweitergabe steuert, mit einer NOR-Torschaltung, welche die Daten empfängt und

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einen zweiten Transistor ansteuert, der zwischen den Übertragausgang und eine Leitung auf niedrigem Logikpegel geschaltet ist, einen dritten Transistor, der für die Vorladung vorgesehen ist und zwischen eine Leitung auf hohem Logikpegel und den Ubertragausgang geschaltet ist und durch ein Vorladesignal gesteuert wird, und mit einem Inverter am Ausgang der Exklusiv-OR-Torschaltung. Gemäß der Erfindung ist diese Addierzelle dadurch gekennzeichnet, daß ein vierter Transistor zwischen die Versorgungsleitung mit hohem Logikpegel und den Übertragausgang geschaltet ist und durch den Ausgang des Inverters gesteuert wird sowie ein Verhältnis der Kanalbreite zur Kanallänge aufweist, das erheblich kleiner als bei dem zweiten Transistor ist.

Bei dem zweiten Transistor weist beispielsweise der Kanal eine Länge von 3 bis 4 μπι und eine Breite von 30 μπι auf, während bei dem vierten Transistor der Kanal eine Länge von 16 μΐη und eine Breite von 4 um. aufweist.

Es wird daran erinnert, daß die Kanallänge diejenige Abmessung des Kanals ist, welche in der Richtung von der Sourceelektrode zur Drainelektrode gemessen wird, während die Breite diejenige Abmessung ist, die senkrecht zu der vorgenannten Richtung gemessen wird.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung eines Ausführungsbeispiels und aus der Zeichnung, auf die Bezug genommen wird. In der Zeichnung zeigen:

die bereits erwähnten

Fig. 1 und 2 eine erfindungsgemäße Addier

zelle;

Fig. 3 eine andere erfindungsgemäße

Addierzelle.

-1.

Fig. 3 enthält genau dieselben Elemente wie Fig. 2, mit Ausnahme des Transistors T3 und der Torschaltung G3. Ferner wurde ein zusätzliches Element, nämlich der Transistor T7, eingefügt, der zwischen die Versorgungsleitung Vdd (Logikpegel 1) und den Übertragausgang R. geschaltet ist. Der Transistor T7 wird durch den Ausgang des Inverters 11 gesteuert und daher leitend gemacht, wenn a.=b., wenn also keine Übertragweitergabe vom Eingang R-* zum Ausgang R. stattfindet.

Das Schema arbeitet folgendermaßen: In der Vorladephase (das Signal PCH macht den Transistor T6 leitend) wird der Übertragausgang R. stets durch den Transistor T6 auf den hohen Logikpegel gebracht. Am Ende der Vorladephase erfolgt die Addition, und die verschiedenen Möglichkeiten, die auftreten können, sind folgende:

1. a.=b.; es muß eine Übertragweitergabe stattfinden; die Torschaltung G1 macht die Transistoren T1 und T4 leitend; die anderen Transistoren sind gesperrt (insbesondere T7). Der Übertragausgang R. nimmt den Pegel des Übertrageinganges R·« an. Der Summenausgang S. nimmt den Pegel r._₁ an. Dies ist das gewünschte Ergebnis.

a.=b.=0; es darf keine Übertragweitergabe stattfinden, aber r. muß den Wert 0 annehmen, und s. muß den Wert r._.. annehmen. Dies geschieht auch im Falle für s., weil der Transistor T5 leitend gemacht wird; im Falle von r. tritt aber ein Konflikt zwischen dem leitend gemachten Transistor T7, welcher bestrebt ist, den Ausgang R. auf hohes Potential Vdd zu ziehen, und dem Transistor T2 auf, der ebenfalls leitet und bestrebt ist, den Ausgang R. gegen niedriges Potential Vss zu ziehen. Dieser Konflikt wird deutlich zugunsten des Transistors T2 entschieden, da das Verhältnis zwischen dem Leitwert des Transistors T2 (kurzer und breiter Kanal) und dem

Leitwert des Transistors T7 (langer und schmaler Kanal) groß ist.

a.=b.=1; es darf keine Ubertragweitergabe stattfinden, jedoch muß r. den Wert 1 und s. den Wert r._₁ annehmen. Dies geschieht auch im Falle von s., weil der Transistor T5 leitend ist. Im Falle von r. ist der Transistor T2 gesperrt, und der Transistor T7 ist leitend und hält den Ausgang R. auf hohem Pegel, auf den dieser während der Vorladephase gebracht wurde. Es findet nun also ein statisches Halten von r. auf dem Wert 1 statt, wenn a.=b.=1, aufgrund der Anwesenheit des Transistors T7. Es besteht keine Gefahr mehr, daß die Information durch schlechte Isolierung der Leitung bei R. verlorengeht. Das Schema kann also auf niedriger Frequenz oder im statischen Betrieb ebenso wie bei hoher Frequenz arbeiten.

Es wird aber nicht nur das Verhältnis der Leitwerte der Transistoren T2 und T7 groß gewählt, sondern der Transistor T7 weist auch einen ausreichend kleinen Leitwert auf, damit der statische Stromverbrauch in den Transistoren T2 und T7 (wenn sie gleichzeitig leitend sind) vernachlässigbar ist. Beispielsweise weist der Transistor T7 einen Kanal von 16 um Länge und 4 μπι Breite auf, woraus sich ergibt, daß der statische Strom (bei 5 V) in der Größenordnung von 30 μΑ liegt.

Der Transistor TZ kann eine Kanallänge von 4 μΐη und eine Kanalbreite von 30 um aufweisen.

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Claims

PRINZ, LEtSEB, BHNK^ ^ PARTNER

Patentanwälte ■ Europaan Potent¹ Attorneys O C 1 O / CO

Ernsbergerstraße 19 · 8000 München 60

10. Juni 1986

SOCIETE POUR L¹ETUDE ET LA FABRICATION DES CIRCUITS INTEGRES SPECIAUX - E.F.C.I.S. 17, rue des Martyrs

38100 Grenoble / Frankreich

Unser Zeichen: S 3332

Patentanspruch

Addierzelle mit zwei Eingängen (A., B.) für die zu addierenden Daten, einem Übertrageingang (R·«)/ einem Summenausgang (S.), welcher das Ergebnis der Addition liefert, und einem Übertragausgang (R.), welcher den Übertrag der Addition liefert, mit einem ersten Transistor (T1) zur Steuerung der Übertragweitergabe, welcher zwischen dem Übertrageingang und dem Übertragausgang angeordnet ist, einer Exklusiv-OR-Torschaltung (G1), welche die zu addierenden Daten empfängt und den ersten Transistor steuert, einer NOR-Torschaltung (G2), welche die zu addierenden Daten empfängt und einen zweiten Transistor (T2) steuert, der zwischen den Übertragausgang (R.) und eine Leitung auf niedrigem Logikpegel (Vss) geschaltet ist, einem dritten Transistor (T6) für die Vorladung, welcher zwischen eine Leitung auf hohem Logikpegel (Vdd) und den Übertragausgang (R.) geschaltet ist sowie durch ein Vorladesignal (PCH) gesteuert wird, und mit einem Inverter (11) am Ausgang der Exklusiv-OR-Torschaltung (G1), dadurch gekennzeichnet, daß ein vierter Transistor (T7) zwischen die Ver-

sorgungsleitung auf hohem Logikpegel (Vdd) und den Übertragausgang geschaltet ist, daß dieser Transistor durch den Ausgang des Inverters (H) gesteuert wird und daß bei diesem Transistor ein Verhältnis der Kanalbreite zur Kanallänge vorhanden ist, das erheblich kleiner als das entaprechende Verhältnis bei dem zweiten Transistor (T2) ist.