DE3307781A1

DE3307781A1 - Parallel-serien-datenwandler

Info

Publication number: DE3307781A1
Application number: DE19833307781
Authority: DE
Inventors: Gordon D. 94002 Belmont Calif. Svendsen
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1982-03-05
Filing date: 1983-03-04
Publication date: 1983-09-15
Also published as: GB2119137B; GB2119137A; DE3307781C2; FR2522905A1; US4445215A; FR2522905B1; JPS58164319A; JPH0654875B2

Description

Beschreibung

Die vorliegende Erfindung betrifft einen Parallel-Serien-Datenwandler nach dem Oberbegriff des Patentanspruchs 1.

Es handelt sich dabei um einen Wandler zur synchronen Wandlung von durch einen oder mehrere parallele Datenkanäle übertragenen Daten in entsprechende serielle Datenfolgen mit entsprechenden programmierbaren Frequenzverhältnissen der seriellen Ausgangsdatenbits.

Bekannte Parallel-Serien-Datenwandler benötigen zur Realisierung einer Synchronisation relativ aufwendige Schaltungen. Darüber hinaus sind derartige bekannte Wandler deann

unflexibel, wenn die Anzahl der parallelen Eingsngsbits 15

verändert werden soll, wobei es oft notwendig ist, die Schaltungen zur Anpassung an eine derartige Änderung neu auszulegen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Parallel-Serien-Datenwandler relativ einfachen Aufbaus mit einem oder mehreren synchron arbeitenden Datenwandlerkanälen anzugeben, die jeweils eine vorgegebene Anzahl von parallelen Eingangsdatenbits in eine entsprechende serielle Daten-

__■ folge mit einem vorsetzbaren Frequenzverhältnis der seriel-25

len Ausgangsdatenbits anzugeben.

Der Datenwandler soll darüber hinaus auf eine einfache Änderung der seriellen Ausgangsbitfreqiienz in jedem Kanal ein_o/_ stellbar sein.

Diese Aufgabe wird bei einem Datenwandler der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

-3-

Die Erfindung wird im folgenden anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt:

c Fig. 1A und 1B jeweils einen Teil eines Schaltbildes des bevorzugten Ausführungsbeispiels der Erfindung; und

Fig. 2 ein Zeittaktdiagramm zur Erläuterung der Wirkungswei
1B.

weise der Schaltungsanordnung nach den Fig. 1A und

Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung ist eine Schaltungsanordnung zur synchronen Wandlung von durch

,_ einen oder mehrere parallele Datenkanäle übertragenen Ib

parallelen Daten in entsprechende serielle Datenfolgen mit vorsetzbaren Frequenzverhältnissen zwischen den entsprechenden erzeugten seriellen Datenbits vorgesehen. Jeder Kanal des Wandlers empfängt synchron eine bekannte Anzahl

_nn von parallelen Eingangsbits. Jedes empfangene Eingangsbit liegt in Form eines digitalen Impulses mit einer Dauer vor, welche einer Periode eines synchron empfangenen Paralleltaktsignals entspricht. Die Schaltungsanordnung empfängt weiterhin ein WortSynchronsignal sowie ein oder

_O1_ mehrere mit diesem synchrone serielle Taktsignale, die jeweils eine bekannte ganzzahlige vielfache Frequenz in bezug auf das Paralleltaktsignal besitzen. In der Schaltungsanordnung werden aus den entsprechenden Synchronsignalen verschiedene Steuersignale erzeugt, um die Bitübertragung durch alle parallelen Kanäle zu synchronisieren. Für jeden Kanal sind getrennte Parallel-Serien-Datencodierer vorgesehen, welche durch die entsprechenden Steuersignale mit programmierbaren Frequenzverhältnissen synchron gesteuert werden, um entsprechende serielle Ausgangsdatenfolgen mit

on den gewünschten Frequenzverhältnissen zu erhalten. Die Steuersignale werden synchron von den Taktsignalen abgelei-

tet, um die Frequenz und die Folge, mit der die entsprechenden parallelen Eingangsbits in die serielle Ausgangsfolge codiert werden,zu steuern. Die resultierenden entsprechenden seriellen Ausgangsdatenfolgen aller Kanäle sind synchron zueinander und auch synchron zu den an den Eingängen der entsprechenden Parallel-Serien-Codierer empfangenen parallelen Datenbits.

In den folgenden Ausführungen werden Begriffe wie Signal, IQ Digitaldaten, Bits, Impulse, usw., austauschbar in bezug auf den digitalen Charakter der durch die Schaltungsanordnung gemäß dem bevorzugten Ausführungsbeispiel der Erfindung verarbeitenden Signale verwendet.

IQ Die Erfindung wird im folgenden anhand des in den Fig. 1A und 1B dargestellten bevorzugten Ausführungsbeispiels und des zugehörigen Zeittaktdiagramms nach Fig. 2 erläutert. Zur Erleichterung der Beschreibung sind die Fig. 1A und 1B in die folgenden Schaltungsteile aufgeteilt, die jeweils von gestrichelten Linien eingefaßt sind: Ein erster und ein zweiter Parallel-Serien-Datenwandlerkanal 1 und 2, eine erste und eine zweite Sperrschaltung 4 und 5 sowie eine erste und zweite Synchronisationsschaltung 7 und 8. Jeder Kanal 1 und 2 empfängt gleichzeitig eine bekannte Anzahl von parallelen Eingangsbits mit vorgegebener Dauer. Im bevorzugten Ausführungsbeispiel empfängt der Kanal 1 6, der Einfachheit halber im folgenden als paralleles Eingängswort A bezeichnete Bits auf Leitungen 101 bis 106, während der Kanal 2 4, im folgenden als paralleles Eingangswort B bezeichnete parallele Bits auf Leitungen 111 bis empfängt. Synchron mit den parallelen Eingangswörtern A und B werden die folgenden Synchronsignale aufgenommen: Ein Paralleltaktsignal (Parallleltakt) F auf einer Leitung 12, Serientaktsignale (Serientakt) H auf einer Leitung 11 und H auf einer Leitung 51 sowie ein Wortsynchronsignal I auf einer Leitung 10, das in ausgewählten Intervallen,

33U77b Ί

-A-

beispielsweise einmal in 1024 parallelen Takten aufgenommen wird. Die entsprechenden Synchronsignale I, H, H und F werden von einer externen Quelle empfangen. Diese Signale werden vorzugsweise durch einen Synchron-Taktsignalgenera-

_ tor geliefert, wie er in einer parallelen US-Patentanmel-

dung der Anmelderin beschrieben ist. Der Frequenz- und Phasenzusammenhang der vorgenannten Signale zueinander und zu den parallelen Datenbits ist aus Fig. 2 ersicht-

1
lieh. Jeder serielle Takt H, H besitzt eine entsprechende ganzzahlige vielfache Frequenz in bezug auf die parallele Taktfrequenz F und wird zur Steuerung der Frequenz der seriellen Ausgangsdaten eines parallelen Kanals ausgenutzt, wie dies im folgenden noch genauer erläutert wird. Die Frequenz f„ und f„. der entsprechenden seriellen Taktsig-

nale H und H wird durch Vervielfachung der parallelen 15

Taktfrequenz f„ durch eine vorgegebene ganze Zahl N =1, 2, 3, 4, usw. erhalten. Der FrequenzZusammenhang zwischen den vorgenannten Signalen kann daher in der Form f„ = Nf_p ausgedrückt werden und durch einen Synchron-Taktsignalge-

nerator erzeugt werden, wie er in der vorgenannten paralle-20

len Anmeldung der Anmelderin beschrieben ist.

Wie das Taktdiagramm nach Fig. 2 zeigt, entspricht bei der bevorzugten Ausführungsform die Dauer, d.h., die Länge jedes Impulses der ein auf den Leitungen 101 bis 106 und 111 25

bis 114 empfanges Datenbit repräsentiert, einer Periode des Paralleltaktes F, der seinerseits in 6 Perioden des Serientaktes H und in 4 Perioden des Serientaktes H unterteilt ist. Die erste Synchronisationsschaltung 7 empfängt den

seriellen Takt H auf der Leitung 11 und erzeugt daraus ein 30

Synchronsteuersignal E in einer im folgenden noch genauer zu beschreibenden Weise.

Der Paralleltakt F wird auf der Leitung 12 und der Serientakt H auf der Leitung 11 durch die zweite Synchronisations schaltung 8 empfangen. Das Signal F wird in einen Eingang

-Αι eines D-Flip-Flops 50 eingegeben, welches das invertierte Signal H an seinem Takteingang aufnimmt. Das Flip-Flop 50 liefert ein Steuersignal G auf einer Leitung 57, das zur Synchronisation der überführung der entsprechenden parallelen Datenwörter A und B der Kanäle 1 und 2 von den Eingängen 101 bis 106 und 111 bis 114 entsprechender erster D-Flip-Flop-Felder 52 und 62 zu deren entsprechenden Ausgängen dient. Das Signal an Ausgängen 121 bis 126 des Feldes 52 ist mit C bezeichnet, während das Signal an Ausgangen 131 bis.134 des Feldes 62 mit C bezeichnet ist. Ein programmierbarer Frequenzteiler 22 des Kanals 1, welcher den seriellen Takt H aufnimmt, liefert eine an einem Ausgang 35 erhaltene Endzählung zur ersten Synchronisationsschaltung 7, welcher ihrerseits daraus ein Steuersignal E ableitet, wie dies im folgenden noch genauer erläutert wird. Das auf einer Leitung 44 von der Schaltung 7 erhaltene Signal dient zur Steuerung eines entsprechenden zweiten D-Flip-Flop-Feldes 54 des Kanals 1 bzw. 64 des Kanals 2, um die parallele Datenübertragung durch diese Kanäle zu synchronisieren. Das auf den Leitungen 101 bis 106 des Kanals 1 empfangene parallele Eingangswort A und das auf den Leitungen 111 bis 114 des Kanals 2 empfangene parallele Datenwort B werden somit in gleicher Weise und synchron miteinander durch die entsprechenden parallelen Kanäle übertragen, da gemeinsame Steuersignale G und E zur Steuerung der entsprechenden Datenübertragungen dienen, wie dies im folgenden noch beschrieben wird. Vom Flip-Flop-Feld 54 wird daher auf Leitungen 141 bis 146 des Kanals 1 ein paralleles Wort D gleichzeitig mit einem vom Flip-Flop-Feld 64 auf Leitungen 151 bis 154 des Kanals 2 geliefert, so daß diese Wörter gleichzeitig an Eingängen entsprechender Parallel-Serien-Codierer 56 und 66 auftreten. Um gewünschte entsprechende serielle ^usgangssignelfr^quenzen von den Kanälen 1 und 2 zu erhalten, werden für jeden Kanal gesonderte programmierbare Frequenzteiler 22 und 48 verwendet. Der Teiler 22 empfängt den Serientakt H auf der Leitung 11 als

Taktsignal, während der Teiler 48 den Serientakt H auf der Leitung 51 als Taktsignal empfängt. Das gewünschte Teilungsverhältnis der Teiler 22 und 48 wird durch entsprechende programmierbare Schalter 24 und 44 vorgesetzt. Im bevorzugten Ausführungsbeispiel ist der Teiler 22 auf eine Teilung durch 6 und der Teiler 48 auf eine Teilung durch 4 gesetzt, um eine gewünschte Frequenz der seriellen Ausgangsdatenbits von den Kanälen 1 und 2 zu erhalten. Im bevorzugten Ausführungsbeispiel entsprechen die ent-

IQ sprechenden Teilerverhältnisse jedes Kanals der Anzahl von durch den speziellen Kanal empfangenen parallelen Bits in den parallelen Wörtern A und B. Die Frequenz der seriellen Ausgangsbits von den Codierern 56 und 66 wird durch entsprechende binärcodierte Steuersignale auf Leitungen 36 bis 38 vom Teiler 22 und auf Leitungen 59 bis 61 vom Teiler 48 gesteuert. Diese Signale steuern die Frequenz und auch die Sequenz, mit der die parallelen Daten auf den Leitungen 141 bis 146 und 151 bis 154 in serielle Ausgangsdaten S, S auf Leitungen 53 und 54 durch die entsprechenden Parallel-Serien-Codierer 56 und 66 der entsprechenden Kanäle 1 und 2 codiert werden.

Die oben erwähnte an den Kanal 1 angekoppelte Sperrschaltung 4 und die an den Kanal 2 angekoppelte Sperrschaltung 5 verhindern, daß die entsprechenden Kanäle fehlerhafte serielle Ausgangsdaten liefern. Zu diesem Zweck nehmen die Sperrschaltungen 4 und 5 auf Leitungen 11 und 51 ein entsprechendes serielles Taktsignal H und H auf und liefern auf Leitungen 65 und 75 einen entsprechenden schmalen Sperrimpuls (nicht dargestellt), der synchron mit der Vorderflanke des entsprechenden seriellen Taktsignals H bzw. H ist. Die Sperrimpulse werden über Leitungen 65 und 75 in einen Sperreingang des entsprechenden Parallel-Serien-Codierers 56 und 66 gegeben und unterbrechen deren Betrieb während der Impulsdauer. Es wird damit verhindert, daß die Codierer 56 und 66 während der kurzen Zeit-

periode, die im bevorzugten Ausführungsbeispiel gleich 15 Nanosekunden ist, in dem Fall ein Ausgangssignal liefern, indem eine geringfügige Differenz zwischen dem Zeittakt des sonst synchronen, durch den Codierer 56 auf den Leitungen 36 bis 38 empfangenen Steuersignals und den parallelen Bits D auf den Leitungen 141 bis 146 sowie zwischen dem vom Codierer 66 auf den Leitungen 59 bis 61

ι empfangenen Steuersignal und den parallelen Bits D auf den Leitungen 151 bis 154 vorhanden ist.

^Ejrrt eine vollständige Synchronisation zwischen allen diesen Kanälen sicherzustellen, wird der oben genannte Wortsyüichrönimpuls I periodisch auf der Leitung 10 durch die Synchronisationsschaltung 8 empfangen. Diese Schaltung 8

^ 5 liefert ihrerseits ein vom Wortsynchronsignal I und dem Serientakt H abgeleitetes Synchronsignal L auf einer Leitung 55, wie dies im folgenden noch genauer beschrieben wird. Dieses Signal L setzt die programmierbaren Frequenzteiler 22 und 48 der Kanäle 1 und 2 periodisch vor und synchronisiert sie damit, wie dies ebenfalls im folgenden noch beschrieben wird.

Aus den vorliegenden Ausführungen folgt, daß.der Parallel-Serien-Datenwandler gemäß der Erfindung eine gewünschte Anzahl von synchronen parallelen Datenwandlungskanälen besitzen kann, wobei das vorgesetzte Frequenzverhältnis der seriellen Ausgangsdaten zwischen den entsprechenden Kanälen aufrechterhalten wird. Da die seriellen Ausgangsdaten synchron aus den verschiedenen Kanälen gewonnen werden, sind sie auch synchron mit der parallelen Datenübertragung durch die entsprechenden Kanäle.

Aus den vorstehenden Ausführungen ergibt sich weiterhin, daß. jeder weitere für eine weitere Parallel-Serien-Daten-Wandlung verwendete Kanal den oben beschriebenen Kanälen 1 entspricht und synchron mit diesen arbeitet, wobei, die

von den Synchronisationsschaltungen 7 und 8 gelieferten gemeinsamen Steuersignale G, E und L ausgenutzt werden. Es können weiterhin auch andere Frequenzverhältnisse zwischen den seriellen Ausgangsdaten der entsprechenden Kanäle durch Verwendung unterschiedlicher serieller Taktfrequenzen erhalten werden, die durch Teilung der Periode des Paralleltaktes F in eine zweckmäßige ganzzahlige Anzahl von Perioden entsprechend der Anzahl von durch den Kanal empfangenen parallelen Bits oder ein ganzzahliges Vielfaches dieser

,Q Anzahl gewonnen werden. Diese entsprechenden seriellen Taktsignale werden zur Ableitung der seriellen Bitfrequenz jedes Kanals ausgenutzt. Anstelle des vorgenannten bevorzugten Frequenzverhältnisses zwischen den seriellen Ausgangsdatenbits der Kanäle 1 und 2 von 6:4 können auch an-

^ ₅ dere Frequenzverhältnisse, wie 4:3, 3:2, 2:1, usw., gewählt werden.

Abhängig vom speziellen Anwendungsfall kann der erfindungsgemäße Parallel-Serien-Datenwandler auch lediglich 2Q einen einzigen Übertragungskanal, wie beispielsweise den Kanal 1 oder 2 nach Fig. 1 besitzen.

Die Synchronisationsschaltungen 7 und 8 werden im folgenden anhand der Schaltbilder nach den 'Fig. 1A und 1B sowie

2g des Zeittaktdiagramms nach Fig. 2 näher erläutert. Das auf der Leitung 11 empfangene Taktsignal H wird durch einen Inverter 17 invertiert, wobei das invertierte Taktsignal H in die Takteingänge der entsprechenden D-Flip-Flops 13 und 14 sowie des D-Flip-Flop-Feldes 18 eingespeist wird. Die Schaltung 8 empfängt ebenfalls den Wortsynchronimpuls I auf der Leitung 10, die an einen Eingang des D-Flip-Flops 13 angekoppelt ist. Die Länge des Wortsynchronimpulses ist im bevorzugten Ausführungsbeispiel gleich einer Periode des Paralleltaktes F. Das Flip-Flop

3g 13 verzögert den Impuls I um eine halbe Periode des seriellen Taktsignals H. Der verzögerte Impuls I am Ausgang 19

-ΑΙ des Flip-Flops 13. wird in ein zweites Flip-Flop 14 eingespeist, das diesen Impuls weiterhin um eine Periode des Signals H verzögert. Das Ausgangssignal auf der Leitung 21 vom Flip-Flop 14 wird in ein EXKLUSIV-ODER-Gatter 15 eingespeist, dessen Ausgang 23 zwei aufeinanderfolgende Impulse liefert, die jeweils eine Breite entsprechend der Phasendifferenz zwischen den entsprechenden Impulsen auf den Leitungen 19 und 21 besitzen. Ein negatives UND-Gatter 16, dessen einer Eingang an die Leitung 19 und dessen zweiter Eingang an die Leitung 23 angekoppelt ist, liefert ein Ausgangssignal auf einer Leitung 25, das dem ersten auf der Leitung 23 auftretenden Impuls entspricht, während der zweite auftretende Impuls unterdrückt wird. Das Signal auf der Leitung 25 wird in den Eingang eines ersten Flip-Flops eines Feldes von D-Flip-Flops 18 eingespeist, die wie folgt zur Bildung eines Schieberegisters zusammengeschaltet sind. Das erste Flip-Flop des Feldes 18 ist mit einem Ausgang 68 an den Eingang des zweiten Flip-Flops angekoppelt, dessen Ausgang 69 seinerseits an den Eingang eines dritten Flip-Flops des Feldes 18 angekoppelt ist. Diese Schaltungsfolge setzt sich fort, wobei alle Ausgänge 68 bis 73 des Flip-Flop- Feldes 18 an entsprechende Eingänge eines Auswahlschalters 20 angekoppelt sind. Das Signal auf der Leitung 25 wird daher in der Weise durch das Flip-Flop-Feld 18 fortgeschaltet, das es in aufeinanderfolgenden Taktperioden des Signals H an aufeinanderfolgenden Ausgängen 68 bis 72 erscheint. Der Auswahlschalter 20 wird durch programmierbare Schalter 24 über Leitungen 40 bis 42 so vorgesetzt, daß er auf der Leitung 55 das Äusgangssignal auf der Leitung 72 vom Schieberegister-Feld ■ 18 als sein Ausgangssignal auswählt. Der Auswahlschalter 20 kann durch Schalter 24 programmiert werden, um jedes der Eingangssignale auf den Leitungen 68 bis 72 auf seine Ausgangsleitung 55 zu geben, was jeweils einer seriellen Taktperiodenverzögerung durch das Schieberegister-Feld 18 von 1 bis 6 entspricht. Im bevorzugten Ausführungsbeispiel sind Kontakte S1 bis S3 der programmierbaren Schalter

24 so eingestellt, daß ein Steuersignal auf Leitungen 40 bis 42 erhalten wird, das ein gewünschtes Frequenzverhältnis des Teilers 22 gesetzt wird, wobei eine entsprechende Verzögerung des durch einen entsprechenden Ausgang des Schieberegister-Feldes 18 über den Auswahlschalter 20 gelieferten Impulses auf der Leitung 25 gewählt wird. Die programmierbaren Schalter 24 können so eingestellt werden, daß entsprechende Kombinationen von hohen und tiefen Ausgangssignalen auf den Leitungen 40 bis 42 geliefert werden, wie dies in der folgenden Tabelle 1 angegeben ist:

Teiler 22, 48	S1	S2	S3	Ausgangssignal vcm Auswahl	1
auf eine Teilung von	LO	HI	HI	schalter 20 auf Leitung 55
eingestellt	HI	LO	HI	von Leitung:
2	LO	LO	HI	68
3	HI	HI	LO	69
4	LO	HI	LO	70
5			Tabelle	71
6			72

Im bevorzugten Ausführungsbeispiel ist der Teiler 22 durch das Signal auf den Leitungen 40 bis 42 so eingestellt, daß er durch 6 teilt, wobei der Auswahlschalter 20 durch dieses Signal so gesteuert wird, daß er den verzögerten Impuls auf der Leitung 72 vom Schieberegister-Feld 18 auf die Ausgangsleitung 55 liefert. Gemäß Fig. 2 ist der resultierende Impuls L auf der Leitung 55 so verzögert, daß seine Mitte mit dem Beginn einer Periode des Paralleltaktes F zusammenfällt.

Es ist zu bemerken, daß die vorgenannten Kombinationen von

Kontaktstellungen des Schalters 24 entsprechend dem Signal auf der Leitung 25 zur Erzielung höherer Teilerverhältnisse und einer darauf bezogenen erweiterten Verzögerung des Signalsauf der Leitung 55 erweitert werden können.

Es ist weiterhin darauf hinzuweisen, daß mit Schaltern 24

des Kanals 1 die entsprechenden Stellungen der Kontakte S1 bis S3 gemäß Tabelle 1 auch für die Schalter 44 des Kanals 2 in bezug auf die Einstellung des Frequenzteilers ^q 48 zur Realisierung eines gewünschten Frequenzverhältnisses [. gelten.

Der programmierbare Frequenzteiler 22 wird im bevorzugten Ausführungsbeispiel durch einen freilaufenden Zähler ge-

jK bildet, der durch die programmierbaren Schalter 24 über die Leitungen 40 bis 43 auf eine Teilung durch 6 eingestellt ist. Der Zähler 22 wird periodisch durch seine Endzählung auf einer Leitung 35 rückgesetzt und durch das Steuersignal L auf der Leitung 55 über ein negatives ODER-Gatter 39 vorgesetzt. Das Signal auf der Leitung 35 ist unsymmetrisch, wie dies aus Fig. 2 ersichtlich ist. Dieses Signal wird in einen Eingang der Synchronisationsschaltung 7 und speziell in einen durch 2 teilenden Frequenzteiler eingespeist, der in an sich bekannter Weise durch ein an ein EXKLUSIV-ODER-Gatter 27 angekoppeltes D-Flip-Flop 26 gebildet wird. Das resultierende symmetrische Signal von dem durch 2 teilenden Teiler auf einer Leitung 45 wird weiterhin in ein D-Flip-Flop 28 eingespeist, indem es um eine Periode des Serientaktes H verzögert wird, wobei das so verzögerte Signal auf einer Leitung 47 in einen Eingang eines EXKLUSIV-ODER-Gatters 29 eingespeist wird. Der andere Eingang des EXKLUSIV-ODER-Gatters 29 nimmt das Signal Leitung 45 auf, wobei das resultierende Ausgangs-

E auf der Leitung 24 vom Gatter 29 dem oben genannten Steuersignal E entspricht, das in die D-Flip-Flop-Felder 54 und 64 eingespeist wird, um die parallele Datenüber-

-w-

* tragung durch die entsprechenden Kanäle 1 und 2 der Schaltungsanordnung nach den Fig. 1A und 1B zu synchronisieren. Gemäß Fig. 2 besitzt das Signal E eine Impulsbreite entsprechend einer Periode des seriellen Taktsignals H und eine Frequenz entsprechend der Frequenz des Paralleltaktes F.

Die auf den Leitungen 121 bis 126 des Flip-Flop-Feldes 54 gespeicherten parallelen Datenbits C und die auf den Leitungen 131 bis 134 des Feldes 64 gespeicherten parallelen Datenbits C werden gleichzeitig einmal während der Periode des Paralleltaktes F durch die positive Flanke des Steuersignals E getastet. Das resultierende getastete Signal entspricht den parallelen Bits D, welche auf den Eingangsleitungen 141 bis 146 des Parallel-Serien-Codierers

1
56 gleichzeitig mit den Bits D auf den Leitungen 151 bis 154 am Eingang des Codierers 66 auftreten.

Da die programmierbaren Frequenzteiler 22 und 48 im bevorzugten Ausführungsbeispiel durch freilaufende Zähler ausgebildet sind, die bei jeder Endzählung rückgesetzt werden, treten das Steuersignal E auf der Leitung 44 und die entsprechenden binärcodierten Steuersignale auf den Leitungen 36 bis 38 vom Teiler 22 und auf den Leitungen 59 bis 61 vom Teiler 48 wiederholt auf. Jedesmal, wenn der Wortsynchronimpuls I auf der Leitung 10 empfangen wird, wird jedoch das Synchronsignal L auf der Leitung 55 erzeugt, das die vorgenannten Teiler 22 und 48 vorsetzt, um die Synchronisation der Funktion aller parallelen Kanäle sicherzustellen, _Wie dies oben beschrieben wurde.

Anstelle der Zuführung eines Wortsynchronimpulses I in ausgewählten Intervallen ist es andererseits auch möglich, die Eingangsleitungen 10 und 12 miteinander zu verbinden _Und damit den Paralleltakt F auch in die Leitung 10 einzuspeisen. In diesem Fall bleibt die oben beschriebene Wir-

kungsweise der Synchronisationsschaltung 8 die gleiche, wobei jedoch das Synchronisationssignal L auf der Leitung 55 mit der Frequenz des Paralleltaktes F geliefert wird und die Schaltungsanordnung öfter Synchronimpulse empfängt.

Im folgenden wird die Wirkungsweise der Parallel-Serien-Codierer 56 des Kanals 1 und 66 des Kanals 2 näher beschrieben. Wie bereits ausgeführt, empfängt der Frequenzteiler 22 an seinem Takteingang den Serientakt H, während

1 der Frequenzteiler 48 als Taktsignal den Serientakt H aufnimmt. Der Teiler 22 wird durch die programmierbaren Schalter 24 über die Leitungen 40 bis 42 auf eine Teilung durch 6 im oben beschriebenen Sinne vorgesetzt. Die Frequenz des binärcodierten Ausgangssignals auf den Steuerleitungen 36 bis 38 vom Teiler 22 ist daher durch die Frequenz des Serientaktes H festgelegt, während das Signal selbst eine wiederkehrende, sich von 1 bis 6 ändernde binäre Zählung repräsentiert. Der Codierer 56 des Kanals 1, der vorzugsweise durch einen Auswahlschalter gebildet wird, empfängt die sich ändernde Zählung an seinem Steuereingang und gibt daher die auf den Eingangsleitungen 141 bis 146 empfangenen parallelen Bits D als serielle Ausgangsbits 1 bis 6 sequentiell auf seinen Ausgang, wobei die Frequenz durch das Steuersignal auf den Leitungen 36 bis 38, d.h., durch die Frequenz des Serientaktes H festgelegt ist. Das serielle Ausgangssignal auf der Leitung 53 wird durch einen Inverter 58 invertiert, dessen Ausgangssignal S in Fig. 2 dargestellt ist.

.Der Frequenzteiler 48 wird durch die programmierbaren Schalter 44 auf eine Teilung durch 4 vorgesetzt. Die Frequenz des binärcodierten Ausgangssignals auf den Leitungen 59 bis 61 vom Teiler 48 wird durch die Frequenz

1
des Serientaktes H festgelegt. Dieses Ausgangssignal entspricht einer wiederkehrenden Binärzählung, welche sich von 1 bis 4 ändert. Der Codierer 66 des Kanals 2

-ΜΙ entspricht dem Codierer 56 des Kanals 1. Er empfängt die sich ändernde Zählung über Steuerleitungen 59 bis 61 synchron mit der vom Codierer 56 auf den Leitungen 36 bis 38 empfangenen Zählung. Die beiden Codierer 56 und 66 liefern daher die entsprechenden Ausgangssignale S und S auf den Leitungen 53 und 74 synchron miteinander sowie mit dem Auftreten der parallelen Bits D und D auf den Leitungen 141 bis 146 und 151 bis 154, wie dies in Fig. 2 dargestellt ist. Inverter 80 und 81 in der Leitung 51

IQ dienen zur Verzögerung des seriellen Taktes H um eine Zeit, die gleich der Verzögerung der Inverter 17 und 33 im Wege des seriellen Taktes H auf der Leitung 11 ist,

um die Synchronisation dieser Taktsignale H und H aufrechtzuerhalten. Da die entsprechenden, von den Codierern 56 und 66 gelieferten seriellen Ausgangsbits in Form von invertierten Daten vorliegen, werden sie durch Inverter 58 und 78 rückinvertiert. Die resultierenden rückinvertierten Daten S und S sind in Fig. 2 dargestellt.

Die entsprechenden Komponenten, welche die Elemente 52, 62, 54, 64, 56, 66 des bevorzugten Ausführungsbeispiels nach den Fig. 1A und 1B bilden, können bis zu 8, von jedem Kanal empfangenen parallelen Bits verwendet werden. In Anwendungsfällen, in denen mehr als 8 parallele Bits durch jeden der Kanäle empfangen werden, können zwei oder mehr der vorgenannten Elemente in Serie geschaltet werden, wie dies notwendig sein kann, um eine Anpassung an jede Anzahl von parallelen Bits über 8 Bits hinaus zu gewährleisten.

Aus den vorstehenden Ausführungen folgt, daß die Aufnahme des entsprechenden Parallelwortes B auf den Leitungen bis 114 und dessen Übertragung über die Leitungen 131 -bis 134 sowie 151 bis 154 des Kanals 2 in gleicher Weise wie der Empfang und die Übertragung des parallelen Datenwortes A des Kanals 1 und synchron mit diesem erfolgt. Hinsicht-

-15-

lieh der Wirkungsweise des Kanals 2 wird daher eine detaillierte Erläuterung nicht wiederholt. Ein Beispiel für auf den Leitungen 111 bis 114 des Kanals 2 empfangene parallele Datenbits B und der entsprechenden auf der Leitung 74

dieses Kanals'erhaltenen seriellen Ausgangsdatenfolge S

ist jedoch in Fig. 2 dargestellt.

In bestimmten Anwendungsfällen, in denen es erwünscht ist, redundante serielle Daten für eine Fehlerreduzierung oder für andere Zwecke in einem oder mehreren Kanälen zu erzeugen, können die Parallel-Serien-Datenwandler wie folgt verwendet werden: Ist es beispielsweise erwünscht, derartige redundante Daten im Kanal 2 der oben beschriebenen Schal-

-timg£:ähördnung nach Fig. 1 zu erzeugen, so ist es möglich,

anstelle des seriellen Taktsignals H ein serielles Taktsignal H" (nicht dargestellt) einzuspeisen, das die doppelte Frequenz des Taktsignals H¹ besitzt. Die Frequenz
eines entsprechenden seriellen Ausgangssignals S" am Ausgang 74 des Codierers 66 entspricht daher auch derjenigen des Taktsignals H", während jede Sequenz von seriellen
ÄusJirangsbits BIT 1 bis BIT 4 während jeder Periode des
,Paralleltaktes F zweimal wiederholt wird, wie dies anhand des Signalzuges S" in Fig. 2 dargestellt ist. Durch Vervielfachung der Frequenz eines entsprechenden seriellen

Taktsignäls eines speziellen Kanals um ein höheres ganzzahliges Vielfaches der Anzahl der durch den entsprechenden Kanal empfangenen Datenbits können daher entsprechend höherfrequente serielle Ausgangsbits und eine darauf bezogene Anzahl von Bitwiederholungen erhalten werden.

·

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Claims

Patentanwälte Dipl.-Ing. H. W»s1ci£ μ a N-N^iPlZ-RhVs.* Dr. K. Fincke

Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber Dr.-Ing. H. LiSKA, Dipl.-Phys. Dr. J. Prechtel

8000 MÜNCHEN 86 *f_t Md.fi

POSTFACH 860 820

MÖHLSTRASSE 22 TELEK)N (089) 980352 TELEX 5 22 621 DXIIIA TELEGRAMM PATENTWEICKMANNMÜNCHEN

Ampex Corporation, 401 Broadway, Redwood City, California 94063 V.St. A.

Parallel-Serien-Datenwandler

Patentansprüche

Parallel-Serien-Datenwandler zur synchronen Wandlung paralleler Datenbits in entsprechende serielle Datenbits, der mindestens einen Datenwandlerkanal aufweist und ein Paralleltaktsignal aufnimmt, das eine der Frequenz der parallelen Datenbits entsprechende und mit dieser synchronen Frequenz besitzt, und bei dem jeder Kanal ein serielles Taktsignal aufnimmt, dessen Frequenz ein ganzzahliges Vielfaches in bezug auf das Paralleltaktsignal und das synchron mit diesem ist, wobei das ganzzahlige Vielfache einer Zahl von durch den speziellen Kanal empfangenen parallelen Bits oder einem ganzzahligen Vielfachen der Zahl von parallelen Bits entspricht, dadurch gekennzeichnet, daß jeder Kanal (1, 2) folgende Komponenten aufweist:

Einen die Zahl von parallelen Datenbits aufnehmenden Speicher (52, 54, 62, 64), der die gespeicherten Bits als Funktion eines ersten Steuersignals auf einen Speicherausgang führt,

einen Parallel-Serien-Datencodierer (56/ 66), der einen an den Ausgang des Speichers (52, 54, 62, 64) gekoppelten, die parallelen Datenbits aufnehmenden Eingang aufweist und synchron damit eine entsprechende serielle Ausgangsdatenfolge liefert,

eine programmierbare Frequenzverhältnis-Steuerschaltung (22, 24; 44, 48), welche das serielle Taktsignal aufnimmt und synchron damit ein entsprechendes zweites Steuersignal mit einer dem empfangenen Taktsignal entsprechenden Frequenz liefert, das zur Steuerung der Frequenz und der Sequenz der Codierung der parallelen Daten des entsprechenden.Kanals (1 bzw. 2) in die entsprechende serielle Datenfolge auf den Datencodierer

Iς (56, 66) gekoppelt ist,

und eine allen Kanälen (1, 2) gemeinsame Synchronisations schaltungsanordnung (7, 8), die eines der seriellen Taktsignale aufnimmt und synchron damit das erste auf einen Steuereingang aller Speicher (52, 54, 62, 64) gekoppelte Steuersignal liefert, das eine der Frequenz des Paralleltaktsignals entsprechende Frequenz besitzt und synchron mit diesem ist, die ein Synchronsignal aufnimmt, das in einem ganzzahligen Frequenzverhältnis in bezug auf das Paralleltaktsignal steht und synchron zu diesem ist, und die ein drittes Steuersignal zur Synchronisation der programmierbaren Frequenzverhältnis-Steuerschaltung (22, 24; 44, 48) der Kanäle (1, 2) liefert, das eine der Frequenz des durch die Synchronisationsschaltungsanordnung (7, 8) aufgenommenen Synchronisationssignals besitzt und synchron mit diesem ist.
2. Datenwandler nach Anspruch 1 dadurch gekennzeichnet, daß die programmierbare Frequenzverhältnis-Steuerschaltung (22, 24; 44, 48) jedes Kanals (1, 2) einen vorsetzbaren Frequenzteiler mit einem Frequenzteilerver-

hältnis aufweist, das jeweils so vorgesetzt ist, daß es der Anzahl von durch den entsprechenden Kanal (1 bzw. 2) empfangenen parallelen Bits entspricht, und daß das durch jeden Frequenzteiler (22, 24bzw. 44, 48) gelieferte zweite Steuersignal eine sich wiederholend ändernde, durch das vorgesetzte Frequenzteilungsyerhaltnis festgelegte Binärzählung ist.
3. Datenwandler nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß ein ausgewählter Datenwandlerkanal (1 bzw. 2) ein serielles Taktsignal mit der doppelten Frequenz der durch diesen Kanal empfangenen parallelen Bits aufnimmt, um durch den Parallel-Serien-Datencodierer (56 bzw. 66) dieses Kanals (1 bzw. 2) eine entsprechende synchrone serielle Ausgangsdatenbit-Folge mit einer Frequenz entsprechend der des seriellen Taktsignals zu erzeugen, und daß die Sequenz jeder Gruppe von seriellen Daten entsprechend der Anzahl von empfangenen parallelen Bits zweimal während jeder Paralleltaktperiode auftritt.
4. Datenwandler nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Steuersignal gemeinsam in die Speicher (52, 54, 62, 64) eingespeist ist, daß der Parallel-Serien-Datencodierer (56,. 66) jedes Kanals (1, 2) an seinem Eingang die empfangenen parallelen Bits in Form einer seriellen Ausgangsbitfolge mit einer Frequenz und in einer Sequenz liefert, die durch das jeweilige zweite Steuersignal bestimmt sind, daß das zweite Steuersignal, das durch eine sich wiederholende Zählung entsprechend dem Frequenzteilungsverhältnis der vorsetzbaren Frequenzteiler (22, 24; 44, 48) gebildete Steuersignal eine Frequenz entsprechend dem empfangenen seriellen Taktsignal besitzt, und daß die allen Kanälen (1, 2) gemeinsame Synchronisationsschal tungsanordnung (7, 8) eine erste und zweite

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Synchronisationsschaltung aufweist, von denen die erste (7) zur Erzeugung des ersten gemeinsamen Steuersignals, das eine dem in bezug auf das serielle Taktsignal vorgesetzten Teilungsverhältnis entsprechende Frequenz besitzt und mit dem seriellen Taktsignal synchron ist, ein Ausgangssignal eines ausgewählten vorsetzbaren Frequenzteilers (22, 24) aufnimmt, und von denen die zweite (8) das serielle Taktsignal und das Synchronsignal aufnimmt und das dritte Steuersignal zur Synchronisation der entsprechenden vorsetzbaren Frequenzteiler (22, 24; 44, 48) liefert.
5. Datenwandler nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Synchronisationsschaltung

(7) einen ersten Verzögerungs- und Gatterkreis (26 bis 29) mit einem das Ausgangssignal als Endzählung des ausgewählten vorsetzbareri Frequenzteilers (22, 24) aufnehmenden Eingang und mit einem das ebenfalls vom ausgewählten Frequenzteiler (22, 24) aufgenommene serielle Taktsignal aufnehmenden Takteingang aufweist, und daß der Verzögerungs- und Gatterkreis (26 bis 29) das erste Steuersignal als Ausgangsimpuls liefert, dessen Länge einer Periode des seriellen Taktsignals entspricht und das synchron mit diesem ist.
6. Datenwandler nach einem der Ansprüche 1 bis 5, dadurch

gekennzeichnet, daß die zweite Synchronisationsschaltung (8)
einen zweiten Verzögerungs- und Gatterkreis (13 bis 17) mit das Synchronsignal und das serielle Taktsignal aufnehmenden Eingängen, der einen Ausgangsimpuls liefert, der eine einer Periode des seriellen Taktsignals entsprechende Länge und eine der Frequenz des Synchronsignals entsprechende Frequenz besitzt, sowie ein mit einem Eingang an den Ausgang des zweiten Verzögerungs- und Gatterkreises (13 bis 17) angekoppeltes

Schieberegister (18) mit einem das serielle Taktsignal aufnehmenden Takteingang, das zur Erzeugung des dritten Steuersignals, dessen Mitte mit dem Beginn der Paralleltaktperiode zusammenfällt, den durch den VerzÖgerungs- und Gatterkreis (13 bis 17) gelieferten Ausgangsimpuls bei jedem folgenden seriellen Taktsignal um eine Takt-" Periode verzögert,
aufweist.
7. Datenwandler nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die programmierbaren Frequenzteiler (22, 24; 44, 48) jeweils einen vorsetzbaren Zähler (22 bzw. 48) sowie jeweils einen Kreis (24 bzw. 44) zum Vorsetzen der Zählung in den Zählern (22, 48) zwecks Realisierung eines gewünschten Frequenzteilungsverhältnisses aufweisen.
8.. Datenwandler nach Anspruch 7, dadurch gekennzeichnet, daß die Vorsetzkreise (24, 44) programmierbare Schalter sind.
9. Datenwandler nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,

daß die Speicher (52, 54; 62, 64) eine Anzahl von Eingängen (101 bis 106; 111 bis 114), die jeweils ein ²^ paralleles Datenbit aufnehmen, sowie eine der Anzahl der Eingänge (101 bis 106; 111 bis 114) entsprechende Anzahl von Ausgängen (141 bis 146; 151 bis 154) aufweisen,

•und daß die Parallel-Serien-Datencodierer (56, 66) eine Anzahl von Eingängen, die jeweils an einen Ausgang (141 bis 146; 151 bis 154) der Speicher (52, 54; 62, 64) angekoppelt sind, sowie einen das zweite Steuersignal aufnehmenden Steuereingang besitzen. ^ i>

,10. Datenwandler nach einem der Ansprüche 1 bis 9, gekenn-

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zeichnet durch einen programmierbaren Schalter (20) zur Erzeugung eines Ausgangssignals entsprechend einer vorgegebenen Binärzählung, der zum Vorsetzen eines gewünschten Frequenzverhältnisses an den ausgewählten vorsetzbaren Frequenzteiler (22, 24) angekoppelt ist und dessen Ausgang zur Auswahl eines Ausgangssignals mit einer Verzögerung gleich einer Anzahl von Perioden des seriellen Taktsignals entsprechend dem vorgesetzten Frequenzverhältnis an das Schieberegister (18) angekoppelt ist.