DE3242370A1

DE3242370A1 - Feldeffekttransistor

Info

Publication number: DE3242370A1
Application number: DE19823242370
Authority: DE
Inventors: Ryo Itami Hyogo Ando; Hirokazu Harima; Tsuyoshi Toyama; Makoto Yamamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1981-11-18
Filing date: 1982-11-16
Publication date: 1983-05-26
Also published as: US4651186A

Description

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Feldeffekttransistor

BESCHREIBUNG

Die Erfindung betrifft einen Feldeffekttransistor. Insbesondere betrifft die Erfindung einen Feldeffekttransistor, der besonders zum In-Reihe-Schalten mit einem einen löschbaren und programmierbaren Nur-Lese-Speicher (EPROM) bildenden Speichertransistor geeignet ist. Die Erfindung betrifft ferner insbesondere einen Zweischicht-Gate-Feldeffekttransistor mit einem erhöhten Stehspannungsaufbau.

Der Integrationsgrad von integrierten Schaltungen mit Feldeffekttransistoren ist von Jahr zu Jahr beachtlich angestiegen. Allgemein wurde der Anstieg des Integrationsgrades bei integrierten Schaltungen durch Verringern der Dicke einer Gateschicht und der Transistorgeometrie, insbesondere der Kanallänge, durch Verringern der Tiefe der Dotierungs- bzw. Störstoffschichten der Sources bzw. Quellen und Drains bzw. Abflüsse oder Senken der Feldeffekttransistoren erreicht. Obwohl bei derartigen Transistoren von

verringerter Größe keine Probleme auftreten, wenn diese mit einer niedrigen Spannung betrieben werden, treten jedoch verschiedene Probleme im Zusammenhang mit der Steh-Spannung auf, wenn sie mit einer hohen Spannung betrieben werden. Im Falle eines Großgruppenintegrationsspeichers (LSI-Speicher) unter Verwendung einer hohen Spannung, wie beispielsweise ein EPROM mit einem Speichertransistor mit freischwebendem Gate, wird dadurch ein Einfluß als Stör-

spanne bzw. -abstand im Hinblick auf einen Zusammenbruch bzw. Durchbruch einer Programmspannungsquelle bewirkt. Der Grund ist, daß die Spannungsquelle eines EPROMs beim Lesebetrieb nur etwa 5 V betragen muss, beim Schreibbetrieb jedoch zum Injezieren elektrischer Ladungen in freischwebende Gates der Speichertransistoren mit freischwebender Gate-Struktur eine hohe Spannung von 21 bis 25 V aufweisen muß. Da für derartige Speicher ein erhöhter Integrationsgrad erforderlich ist, ist es nötig, daß Transistoren mit ausreichender Stehspannung trotz verringerter Geometrie geschaffen werden.

Beispielsweise kann allgemein zur Verwendung in einem LSI-Speicher mit Speichertransistoren zum Zweck eines EPROMs eine Prinzipschaltungsanordnung pro Bit betrachtet werden, wie sie in Fig. 1 gezeigt ist. Die Schaltungsanordnung nach Fig. 1 enthält einen MOS-Transistor 1 mit hoher Stehspannung, dessen Drain mit einer Spannungsquelle V_pp verbunden ist und dessen Gate G₁ so geschaltet ist, daß es ein Dateneingangssignal empfängt, einen Y-Gate MOS-Transistor 2, dessen Drain mit der Source des MOS-Transistors 1 mit hoher Stehspannung verbunden ist und dessen Gate G„ so geschaltet ist, daß es ein Y-Dekodiersignal empfängt, und einen Speichertransistor 3, der ein EPROM bildet und dessen Drain mit der Quelle des Y-Gate MOS-Transistors 2 verbunden ist, dessen Source geerdet ist und dessen Steuergate G₃ so geschaltet ist, daß es ein X-Dekodiersignal empfängt, wobei die Verbindung 4 der Source des oben beschriebenen MOS-Transistors 1 mit hoher Stehspannung und des Drains des Y-Gate MOS-Transistors 2 mit einem nicht gezeigten Abtastverstärker verbunden ist.

Bei einer solchen Schaltungsanordnung wird ein Einschrei-

ben von Daten in den Speichertransistor 3 dadurch durchgeführt, daß an das Gate G₁ des MOS-Transistors 1 mit hoher Stehspannung, das Gate G„ des Y-Gate MOS-Transistors 2 und das Gate G„ des Speichertransistors 3 die gleiche Spannung wie die Versorgungsspannung V_pp (in diesem Fall beträgt die Spannung der Spannungsquelle V_pp 21 bis 25 V) angelegt wird und daß Elektronen im freischwebenden Gate des Speichertransistors 3 gespeichert werden. Damit ist es erforderlich, bei einer Schreiboperation des Speichertransistors 3 eine relativ hohe Spannung zu steuern und es ist daher nötig, die Stehspannung des MOS-Transistors 1 mit hoher Stehspannung zu erhöhen. Unter Berücksichtigung des Voranstehenden war es wünschenswert, einen Aufbau zur Erleichterung des Erreichens einer gegenüber der gewöhnliche Transistoren erhöhten Stehspannung zu schaffen.

Um das Verständnis der vorliegenden Erfindung zu erleichtern, soll zunächst ein herkömmlicher MOS-Transistor beschrieben werden. Fig. 2 stellt eine Schnittansicht eines herkömmlichen MOS-Transistors (Feldeffekttransistor) von allgemeinem Aufbau dar. Der Transistor nach Fig. 2 enthält ein P-Substrat 10, einen Abfluß (Drain) 12 und eine Quelle (Source) 11 vom N⁺-Typ, die auf einer Hauptfläche des P-Substrates 10 in einem Abstand voneinander ausgebildet sind, und ein oberhalb des zwischen Source Il und Drain gebildeten Kanalbereiches über eine Gateoxidschicht 14 gebildetes Tor (Gate) 13.

Bei einem derart aufgebauten MOS-Transistor wird dessen Stehspannung entweder durch eine Verbindungsstehspannung in der Umgebung des Drains 12 oder eine Durchgreif-Stehspannung zwischen Source 11 und Drain 12 bestimmt, je nachdem, welche niedriger ist. Betrachtet man nun einen Fall,

bei dem Gate 13 und Source 11 geerdet sind und eine hohe Spannung an den Drain 12 angelegt wird, wie es in Fig. 2 gezeigt ist, dann wird die Form einer Verarmungs- bzw. Sperrschicht 15 auf der Seite der Drain 12 so ausgeweitet, wie es durch die gestrichelte Linie in Fig. 2 gezeigt ist. Insbesondere wird die Sperrschicht 15 in der Umgebung der Gateoxidschicht 14 aufgrund eines durch die Gate-Elektrode 13 verursachten Einflusses eingeengt. Ferner kann, wenn die an die Drain-Elektrode D angelegte Spannung erhöht wird, einem starken elektrischen Feld in der Umgebung von Punkt Ca) in der Figur nicht standgehalten werden und als Folge davon tritt ein Lawinendurchschlagsphänomen auf. Andererseits tritt im Fall, in dem der Abstand zwischen Source 11 und Drain 12, d.h. die Kanallänge, extrem klein ist, ein sogenanntes Durchgreifphänomen auf, bei dem der in der Figur gezeigte Punkt [BJ den Sourcebereich 11 erreicht. Im Falle beider Phänomene fließt eine große Strommenge und die dadurch hervorgerufene Wärme führt sehr wahrscheinlich zur Beschädigung des Transistors. Je dünner die Gateoxidschicht 14 und die Dotierschicht des Drains 12 ist, desto leichter tritt das Lawinendurchschlagsphänomen beim in der Figur gezeigten Punkt (a) auf.

Als praktisches Beispiel wurde ein MOS-Transistor unter Verwendung einer Siliziumscheibe mit einem spezifischen Widerstand von 20Ώ. cm als P-Substrat 10 und Wahl der Dicke des Gateoxidfilmes mit 700 Ä und Wahl verschiedener Werte für den Abstand zwischen Source Il und Drain 12 hergestellt und die Stehspannung des Drains 12 (die als die Spannung definiert ist, bei der ein Strom von 1 μ Α vom Drain fließt) in dem Fall gemessen, in dem das Potential der Gate 10 und der Source 11 jeweils auf Erdpotential herabgedrückt wurde, wie in Fig. 2 gezeigt ist. Dabei wurde das

in Fig. 3 gezeigte Ergebnis erhalten. Wie aus Fig. 3 ersichtlich ist, steigt die Stehspannung ungefähr proportional zum Abstand X- zwischen Source 11 und Drain 12 an, bis der Abstand/ 3 μ erreicht; die Stehspannung erreicht jedoch einen konstanten Wert von ungefähr 21 V, wenn bzw. nachdem der Abstand SL zwischen Source 11 und Drain 12 3 μ überschreitet. Der Grund liegt darin, daß das Durchgreifphänomen ein Faktor ist, der in entscheidender Weise die Stehspannung beeinflußt, bis der Abstand X 3 μ wird, wogegen dann, wenn der Abstand L 3 μ überschreitet, das Verbindungsdurchschlagsphänomen in der Umgebung des Drains 12 die Stehspannung zu bestimmen beginnt.

Wie aus dem Vorangehenden ersichtlich ist, kann ein Abnehmen der Stehspannung aufgrund des Durchgreifphänomens dadurch verhindert werden, daß der Abstand i zwischen Source Il und Drain 12 vergrößert wird. Da die Schaltung, bei der eine hohe Spannung angelegt wird, auch im Fall einer integrierten Schaltung mit einem EPROM als Speichertransistor begrenzt ist, beeinflußt eine Vergrößerung des Abstandes zwischen Source 11 und Drain 12 lediglich in diesem Bereich die gesamte Schaltung nur wenig; die Stehspannung aufgrund des Verbindungsdurchschlagsphänomens wird jedoch vornehmlich durch die Dicke der Gateoxidschicht 14 und der Tiefe oder Geometrie der Source 11 und des Drains 12 beeinflußt.

In dem Fall, in dem die Dicke der Gateoxidschicht und die Tiefe von Source und Drain von anderen Schaltungsteilen als dem Transistor 1 mit hoher Stehspannung, wie beispielsweise dem Speichertransistor 3, verringert werden, um den Integrationsgrad einer integrierten Schaltung insgesamt zu erhöhen, folgt daher unvermeidlicherweise, daß dieselbe Dicke und Tiefe auch für den Transistor 3 mit hoher Sperrspannung verwendet wird, aufgrund von Grenzen im Her-

Stellungsprozeß und deshalb, weil es tatsächlich unmöglich ist, Veränderungen nur beim Bereich des Transistors 3 mit hoher Stehspannung vorzunehmen, mit dem Ergebnis, daß die Stehspannung des Transistors 3 mit hoher Stehspannung notwendigerweise abnimmt und es schwierig war, eine Stehspannung zu erreichen, die höher ist als die in Fig. 3 gezeigten Ergebnisse.

Zum Zweck des Erhöhens der Verbindungsstehspannung in derartigen Feldeffekttransistoren, die eine hohe Stehspannung erfordern, wurde ein Feldeffekttransistor mit einer Zweischicht-Gatestruktur vorgeschlagen, wie er in den Fig. 4 bis 6 gezeigt ist. Fig. 4 ist eine Ansicht eines derartigen herkömmlichen Feldeffekttransistors mit Zweischicht-Gatestruktur, Fig. 5 eine Ansicht des entlang der Linie V-V in Fig. 4 geschnittenen Transistors und Fig. 6 eine Ansicht des entlang der Linie VI-VI in Fig. 4 geschnittenen Transistors nach Fig. 4. Der herkömmliche Feldeffekttransistor mit Zweischicht-Gatestruktur nach den Fig. 4 bis 6 enthält ein P-Substrat 20, eine Source 21 und einen Drain 22 vom

N⁺-Typ, die auf einer Hauptfläche des P-Substrates in einem Abstand voneinander ausgebildet sind, ein oberhalb des zwischen Source 21 und Drain 22 begrenzten Kanalbereiches über eine erste Gateoxidschicht derart gebildetes erstes Gate 23, daß es an seiner einen Seite die Source 21 überläppt, ein oberhalb des ersten Gates 23 und oberhalb des zwischen Source 21 und Drain 22 begrenzten Kanalbereiches über eine zweite Gateoxidschicht 26 derart gebildetes zweites Gate 25, daß es eine Brücke vom ersten Gate 23 zum Drain 22 bildet, eine isolierende Oxidschicht 27 eines Feldbereiches zum Isolieren der entsprechenden Teile und einem Kanaltrennbereich (channel cut region) 28, der durch Diffusion eines Fremd- bzw. Störstoffes vom P-Typ wie beispielsweise Bor unterhalb der isolierenden Oxidschicht

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gebildet ist.

Der derart aufgebaute Feldeffekttransistor wurde unter Verwendung einer Siliziumscheibe mit dem spezifischen Widerstand von 20 i2, cm als P-Substrat 20, Wahl der Dicke der ersten Gateoxidschicht 24 von 700 Ä, Wahl der Dicke der zweiten Gateoxidschicht 26 mit 1100 Ä, Wahl der Dicke der Oxidschicht zwischen dem ersten Gate 23 und dem zweiten Gate 25 mit 1300 A und Wahl verschiedener Werte der Kanallänge JL. des Kanalbereiches unmittelbar unterhalb des ersten Gates 23 hergestellt und die Stehspannung des Drains 22 des derart hergestellten Feldeffekttransistors wurde gemessen für den Fall, in dem in der in Fig. 5 gezeigten Weise das erste Gate 23 und die Source 21 geerdet und das zweite Gate 25 mit dem Drain 22 verbunden ist. Als Ergebnis zeigte sich im wesentlichen die gleiche Tendenz wie bereits in Fig. 3 gezeigt, daß die Stehspannung etwa proportional mit der Kanallänge L ansteigt, bis die Kanallänge -£ 5,5 μ erreicht, wogegen sie in der Umgebung von 33 V konstant bleibt, wenn bzw. nachdem die Kanallänge L· 5,5 μ überschreitet. Der Grund, weshalb die Stehspannung im Vergleich mit der nach Fig. 2 angehoben ist, liegt darin, daß dann, wenn eine hohe Spannung an den Drain 22 angelegt wird, eine Inversionsschicht 29 unterhalb des zweiten Gates 25 und ferner eine Verarmungsschicht 30 gebildet wird, wenn das elektrische Feld durch die Verarmungsschicht 30 im Vergleich mit dem in Fig. 2 gezeigten drastisch abgeschwächt wird und eine Durchschlagsspannung bei diesem Bereich wesentlich mehr erhöht ist.

Genauer gesagt ist die Stehspannung des derart aufgebauten Feldeffekttransistors bestimmt durch die Durchschlagsspannung bei dem Teil, wo der Kanalbereich an die isolierende Oxidschicht 27 angrenzt und das erste Gate 23 mit der isolieren-

den Oxidschicht 27 überlappt, d.h. das in Fig. 6 mit bezeichnete Gebiet.

Die Stehspannung des derart aufgebauten Feldeffekttransistors beträgt jedoch etwa 33 V und wurde nicht erheblich verbessert. Mit anderen Worten ist die Durchschlagsspannung bei dem in Fig. 6 mit (cj bezeichneten Bereich des derart aufgebauten Feldeffekttransistors noch niedrig. Es ist anzunehmen, daß der Grund dafür in folgendem liegt. Genauer gesagt wurde der Kanaltrennbereich 28 unmittelbar unterhalb der isolierenden Oxidschicht 27 durch Diffundieren eines Störstoffes vom P-Typ gebildet, so daß unterhalb der Oxidschicht 27 ein Kanal gebildet werden kann zur Verhinderung des Durchganges eines Leck- bzw. Reststromes selbst in dem Fall, in dem an die isolierende Oxidschicht 27 eine hohe Spannung angelegt wird, eine Ausdehnung der Verarmungsschicht 30 wird bei dem Bereich, wo der Kanalbereich daran angrenzt, aufgrund des Einflusses der Störstoffkonzentration unterdrückt und als Ergebnis wird die Verarmungsschicht 30 bei diesem Bereich enger, woraus folgt, daß mit steigendem Kanalpotential das elektrische Feld lokal bei diesem Bereich größer wird, was eventuell nicht ausgehalten werden kann und deshalb ein Durchschlagsphänomen verursacht. Nun wird in einigen Fällen ein Störstoff auch in den Kanalbereich diffundiert zum Zweck der Einstellung einer Schwellenspannung, in welchem Fall dessen Konzentration extrem klein ist und das Durchschlagsphänomen wenig beeinflußt, da die Konzentration des Kanaltrennbereiches 28 wesentlich größer als die Konzentration jenes Störstoffes ist.

Es ist daher Hauptaufgabe der Erfindung, einen verbesserten Zweischicht-Gate-Feldeffekttransistor mit einer hohen Stehspannung und einen Halbleiterspeicher mit einem derartigen Feldeffekttransistor zu schaffen.

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Diese Aufgabe wird durch einen Feldeffekttransistor gelöst, der gemäß der Erfindung gekennzeichnet ist durch die Merkmale des kennzeichnenden Teiles des Anspruches 1. Die Erfindung umfaßt ferner einen Halbleiterspeicher mit einem derartigen Feldeffekttransistor.

Da der erfindungsgemäße Feldeffekttransistor derart aufgebaut ist, daß ein zweites Gate zum Einschließen eines Drains ringförmig ausgebildet ist, gibt es keinen Bereich, bei dem der Kanalbereich in der Umgebung des Drain-Seitenendes des ersten Gates mit der isolierenden Schicht in Berührung ist.

Bei einem herkömmlichen Feldeffekttransistor beschränkte die Durchschlagsspannung bei diesem Bereich die Stehspannung des Feldeffekttransistors. Bei der vorliegenden Erfindung hat sich jedoch bestätigt, daß die Eliminierung eines derartigen Bereiches die Stehspannung des erfindungsgemäßen Feldeffekttransistors beachtlich erhöht.

Gemäß einem Halbleiterspeicher mit dem erfindungsgemäßen Feldeffekttransistor ist die Länge des zweiten Kanalbereiches des erfindungsgemäßen Feldeffekttransistors kleiner als die Länge des ersten Kanalbereiches. Als Ergebnis hat sich bestätigt, daß bei einer Schreiboperation des Speicherfeldeffekttransistors keine Schwierigkeiten verursacht werden und die elektrische Charakteristik aufgrund eines erhöhten gegenseitigen Leitwertes verbessert wurde.

Es ist ein Vorzug der vorliegenden Erfindung, daß deshalb, weil das zweite Gate zum Einschließen des Drains ringförmig ausgebildet ist, ein Gebiet wegfällt, in dem der Kanalbereich des ersten Gates in der Umgebung des Drain-Seitenendes in Kontakt mit der isolierenden Schicht ist, wodurch

ein Feldeffekttransistor mit hoher Stehspannung erhalten wird.

Es ist ein weiterer Vorzug der Erfindung, daß ein Betrieb mit hoher Spannung bei einem in einer Großbereichsintegration verwendeten Feldeffekttransistor erreicht werden kann, bei dem zum Zweck einer höheren Geschwindigkeit und eines höheren Integrationsgrades die Dicke einer Gateoxidschicht und die Dicke der Dotierungsschichten von Source und Drain im Substrat dünner gewählt werden.

Es ist ferner ein Vorzug der Erfindung, daß bei der Verwendung eines Feldeffekttransistors als Halbleiterspeicher, wobei jener in Reihe mit einem Speichertransistor mit einem löschbaren und programmierbaren Nur-Lese-Speicher (EPROM) geschaltet ist, keine Schwierigkeiten bei der Schreiboperation des Speichertransistors entstehen und eine höhere Stehspannung ohne Verschlechterung der elektrischen Eigenschaften dadurch erreicht werden kann, daß die Länge des Kanalbereiches unmittelbar unterhalb des zweiten Gates kleiner ist als die Länge des Kanalbereiches unmittelbar unter dem ersten Gate.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung eines Ausführungsbeispieles der Erfindung im Zusammenhang mit den Figuren. Von den Figuren zeigen:

Fig. 1 In schematischer Darstellung ein Bit eines Großbereichsintegrationsspeichers (LSI-Speichers)

mit einem EPROM als Speiehertransistor;

Fig. 2 eine Schnittansicht eines herkömmlichen Feldeffekttransistors ;

Fig. 3 eine grafische Darstellung der Beziehung zwischen

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Source/Drain-Abstand und der Drainstehspannung des herkömmlichen Feldeffekttransistors;

Fig. 4 eine Draufsicht auf einen herkömmlichen Feldeffekttransistor mit Zweischicht-Gatestruktur;

Fig. 5 eine Schnittansicht des entlang der Linie V-V in Fig. 4 geschnittenen Transistors nach Fig. 4;

Fig. 6 eine Schnittansicht des entlang der Linie VI-VI in Fig. 4 geschnittenen Transistors nach Fig. 4;

Fig. 7 eine Draufsicht auf eine Ausführungsform der Erfindung;

Fig. 8 eine Schnittansicht einer entlang der Linie VIII-VIII in Fig. 7 geschnittenen Ausführungsbeispieles nach Fig. 7;

Fig. 9 eine Schnittansicht eines entlang der Linie IX-IX in Fig. 7 geschnittenen Ausführungsbeispieles nach

Fig. 7;

Fig.10 in ähnlicher Weise wie Fig. 1 eine schematische

Darstellung eines Bits eines LSI-Speichers mit dem erfindungsgemäßen Transistor;

und

Fig.11 eine grafische Darstellung der Beziehung zwischen der ersten Bereichslänge H~ des Kanalbereiches unmittelbar unterhalb des zweiten Gates und der Drainspannung des Speichertransistors.

Unter Bezug auf die Fig. 7 bis 9 soll eine Ausführungsform der Erfindung beschrieben werden. Fig. 7 ist eine Draufsicht auf eine Ausführungsform der vorliegenden Erfindung, Fig. 8 eine Schnittansicht der entlang der Linie VIII-VIII in Fig. 7 und Fig. 9 eine Schnittansicht der entlang der

Linie IX-IX in Fig. 7 geschnittenen Ausführungsform nach Fig. 7. Das in den Fig. 7 bis 9 gezeigte Ausführungsbeispiel der Erfindung enthält ein Substrat 40 vom P-Typ, einen auf einer Hauptoberflache des Substrates vom P-Typ ausgebildeten Abfluß bzw. Drain 41 vom N⁺-Typ, eine auf einer Hauptoberfläche des oben beschriebenen Substrates 40 vom P-Typ in einem Abstand vom Drain 41 derart ausgebildete ringförmige Quelle bzw. Source 42 vom N⁺-Typ, daß sie den Drain 41 umschließt, wodurch zwischen Drain 41 und Source 42 ein Kanalbereich gebildet wird, ein oberhalb eines ersten Bereiches des Kanalbereiches über eine erste Gateoxidschicht 44 gebildetes erstes ringförmiges Gate 43, das so ausgebildet ist, daß es die Source 42 an deren äußerem Umfangsbereich überlappt, ein oberhalb des ersten Gates und oberhalb eines zweiten Bereiches des Kanalbereiches über eine zweite Gateoxidschicht 46 angeordnetes zweites ringförmiges Gate 45, das so ausgebildet ist, daß es das erste Gate 43 und den Drain 41 überbrückt, eine isolierende Oxidschicht bzw. ein isolierender Oxidfilm 47 des Feldbereiches zum Isolieren der entsprechenden Teile, die an die Source 42 am Ende davon angrenzen und ringförmig sein sollen, einen durch Diffundieren einer P-Dotierung wie beispielsweise Bor unterhalb der isolierenden Oxidschicht gebildeten Kanaltrennbereich (channel cut region) 48, eine gleichzeitig mit dem zweiten Gate 43 gebildete Verdrahtungsschicht 49 zur Verbindung des zweiten Gates 43 und einer Aluminiumverdrahtung 50 über ein Aluminiumkontaktstück 51, ein Aluminiumkontaktstück 52 zur Verbindung der Aluminiumverdrahtung 50 und des Drains 33, eine auf der Hauptoberfläche des Substrates 40 vom P-Typ durch das zweite Gate 45 gebildete Inversionsschicht 53 und einen sich unmittelbar unterhalb des Drains 41 und der Inversionsschicht 53 erstreckenden Verarmungsbereich 54.

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Da das zweite Gate 45 ringförmig zum Einschließen des Drains 41 im Ausführungsbeispiel ausgebildet ist, wird kein Bereich gebildet, wo der Kanalbereich nahe am ersten Gate 43 auf der Seite des Drains 41 an die isolierende Oxidschicht 47 angrenzt, wodurch ein Bereich wegfallen bzw. eliminiert werden kann, der, wie in den Fig. 4 bis 6 gezeigt ist, die Stehspannung bestimmt, mit dem Ergebnis, daß die Stehspannung erhöht werden kann.

Genauer gesagt wurde der Feldeffekttransistor (FET) mit der oben beschriebenen Struktur hergestellt unter Verwendung einer Siliziumscheibe mit dem spezifischen Widerstand von 20 .Q. cm als Substrat 40 vom P-Typ, durch Wahl eines Wertes von 700 Ä für die Dicke t₁ der ersten Gateoxidschicht 44, durch Wahl eines Wertes von 1100 Ä für die Dicke t„ der zweiten Gateoxidschicht 46, durch Wahl eines Wertes von 1300 Ä für die Dicke t des Oxidfilmes bzw. der Oxidschicht zwischen dem ersten Gate 43 und dem zweiten Gate 45, durch Verwendung von Arsenmetall als Dotierung der Source 42 und des Drains41, durch Wahl eines Wertes von 0,5 μ für deren Tiefe und durch Wahl verschiedener Werte für die Kanallänge C₁ des ersten Bereiches des Kanalbereiches unmittelbar vor dem ersten Gate 43 und die Stehspannung des Drains 41 des derart hergestellten FETs wurde gemessen, wenn, wie in Fig. 8 gezeigt ist, das erste Gate 43 und die Source 42 geerdet und das zweite Gate 45 mit dem Drain 41 verbunden ist. Als Ergebnis zeigt sich im wesentlichen die gleiche Tendenz, wie sie bereits in den Fig. 4 bis 6 gezeigt ist, daß nämlich die Stehspannung etwa proportional mit der Kanallänge ^₁ ansteigt, bis die Kanallänge ^₁ den Wert 5,5 μ erreicht, und daß eine Stehspannung mit dem hohen Wert von 45 V erreicht wird, wenn die Kanallänge Q. den Wert 5,5 μ hat und die Stehspannung bei Kanallängen Q von über 5,5 μ etwa konstant bleibt.

Nun betrug bei einer Kanallänge ^₁ von 5,5 μ die Überlappung zwischen erstem Gate 43 und der Source 42 0,5 μ, der zweite Bereich des Kanalbereiches unmittelbar unterhalb des zweiten Gates 45, d.h. die Länge /p der Inversionsschicht 53 3,0 μ und die Überlappung zwischen dem ersten Gate 43 und dem zweiten Gate 45 3,0 μ.'

Wenn andererseits der oben beschriebene FET mit einer derart verbesserten Stehspannung in einem LSI-Speicher mit einem solchen EPROM, wie es in Fig. 10 als Speichertransistor 3 gezeigt ist, eingebaut ist, dann wurde festgestellt, daß eine enge Beziehung zwischen der Kanallänge L· des ersten Bereiches des Kanalbereiches unmittelbar unterhalb des ersten Gates 43 und der Länge ü~ des zweiten Bereiches des Kanalbereiches unmittelbar unterhalb des zweiten Gates 45 besteht.

Nun wurde die Kanallänge L· des ersten Bereiches des Kanalbereiches unmittelbar unterhalb des ersten Gates 43 mit 5,5 μ gewählt und die übrigen Bedingungen wurden so gewählt, daß sie mit den oben beschriebenen übereinstimmen, und verschiedene Werte, wurden für die Länge £„ des zweiten Bereiches des Kanalbereiches unmittelbar unterhalb des zweiten Gates 45 verwendet, während für die Spannung V_pp der Wert von 21 V gewählt wurde, und die Beziehung zwischen der Länge (Lr> und der Spannung an der Verbindung 5 des Y-Gate-MOS-Transistors 2 und des Speichertransistors 3, d.h. die Beziehung zwischen der Länge JL· und der Drainspannung des Speichertransistors 3 wurde untersucht und das in Fig. 11 gezeigte Ergebnis erhalten. Wie man aus Fig. 11 ersieht, ist die Spannung an der Verbindung 5 um so kleiner je größer die Länge ü~ ist, und wenn die Länge £_? den Wert von 5,5 μ erreicht, d.h. gleich der Kanallänge i wird, dann nimmt die Spannung an der Verbindung 5 den Wert 13 V an, wenn ein

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für eine Schreiboperation des Speichertransistors 3 erforderliches Drainspannungsminimum erreicht wurde, und eine Schreiboperation in den Speichertransistor 13 wurde unmöglich, wenn die Spannung noch niedriger wurde. Genauer gesagt wurde festgestellt, daß es notwendig ist, die Länge £p kurzer zu wählen als die Kanallänge t.. Nun ist die Stehspannung des FET 1 dabei bestimmt durch die Kanallänge K₁ unabhängig von der Länge «_? (entsprechend der Länge der Inversionsschicht 53) aufgrund der Bildung der Inversionsschicht 53 unmittelbar unterhalb des zweiten Gates 45 und beträgt 45 V. Da der FET 1 derart aufgebaut ist, daß im wesentlichen die effektive Länge A (= ^₁ + Q-^ ^^es Kanalbereiches dadurch kürzer sein kann, daß die Länge £„ kürzer gewählt wird als die durch die Beziehung der Stehspannung bestimmte Kanallänge ^₁ , ergibt sich zusätzlich der Vorteil, daß eine elektrische Eigenschaft verbessert ist. Genauer gesagt ist die elektrische Eigenschaft um so besser, je größer der gegenseitige bzw. gemeinsame Leitwert (Jm ist, wobei der gemeinsame Leitwert ^m sich umgekehrt proportional zur effektiven Länge £ (= t. + G^) des Kanalbereiches des Transistors verhält, wenn ein Kanal unterhalb des ersten Gates 43 durch Anlegen einer hohen Spannung an das erste Gate 43 gebildet wird und der elektrische Feldtransistor bzw. FET 1 in leitendem Zustand ist.

Damit kann die elektrische Eigenschaft des oben beschriebenen FET mit der verkürzten Länge -£_p ebenfalls verbessert werden.

Leerseite

Claims

PATENTANWALT DIPL-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN

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Mitsubishi Denki Kabushiki Kaisha, Tokyo, Japan

Feldeffekttransistor

PATENTANSPRÜCHE

lj Feldeffekttransistor, gekennzeichnet durch ein Halbleitersubstrat (40) von einem ersten Leitungstyp, einen auf der einen Hauptoberfläche des Halblextersubstrates (40) gebildeten Drainbereich (41) von einem zweiten Leitungstyp, einen auf der einen Hauptoberfläche des Halbleitersubstrates (40) ringförmig den Drainbereich (41) einschließend ausgebildeten und in einem Abstand davon angeordneten Sourcebereich (42) von einem zweiten Leitungstyp, einen auf der einen Hauptoberfläche des Halblextersubstrates (40) zwischen dem Drainbereich (41) und dem Sourcebereich (42) gebildeten Kanalbereich, wobei ein Teil des Kanalbereiches in der Umgebung des Drainbereiches (41) einen zweiten Kanalbereich bildet, wogegen der restliche Teil des Kanalbereiches einen ersten Kanalbereich bildet, ein erstes ringförmiges Gate (43), das so ausgebildet ist, daß es den Drainbereich (41) umschließt und oberhalb des ersten Kanalbereiches und des Sourcebereiches eine Brücke bildet, mit einem zwischen dem ersten ringförmigen Gate (43) und dem ersten Kanalbereich gebildeten Isolierfilm (44), ein den Drainbereich (41) umschließend und oberhalb des zweiten Kanalbereiches über

PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER · D-8000 MÜNCHEN 90 . WILLROIDERSTR. 8 · TEL. (089) 64O64O

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einen zweiten Isolierfilm (46) gebildetes und eine Brücke oberhalb des ersten Gates (43) und des Drainbereiches (41) bildendes zweites ringförmiges Gate (45), an das eine vorbestimmte Spannung zur Bildung einer Inversionsschicht (53) im zweiten Kanalbereich anlegbar ist, und einen angrenzend an den Sourcebereich (42) an der dem Kanalbereich gegenüberliegenden Seite gebildeten Isolierfilm (47).
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß eine Dotierung vom ersten Leitungstyp unterhalb des Isolierfilmes (47) in das Halbleitersubstrat (40) diffundiert ist, wobei die Konzentration der Dotierung größer als die einer Dotierung des ersten Leitungstypes des Kanalbereiches gewählt ist.
3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Drainbereich (41) und der zweite Gatebereich (45) elektrisch verbunden sind.
4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Länge des ersten Kanalbereiches größer als 5,5 μ ist.
5. Halbleiterspeicher, gekennzeichnet durch einen ersten Feldeffekttransistor (1) mit einem Halbleitersubstrat (40) von einem ersten Leitungstyp, einem auf der einen Hauptoberfläche des Halbleitersubstrates (40) gebildeten Drainbereich (41) von einem zweiten Leitungstyp, einem auf der einen Hauptoberfläche des Halbleitersubstrates (40) ringförmig den Drainbereich (41) einschließend ausgebildeten und in einem Abstand davon angeordneten Sourcebereich (42) von einem zweiten Leitungstyp, einem auf der einen Hauptoberfläche des Halbleitersubstrates (40) zwischen dem Drainbereich (41) und dem Sourcebereich (42)

gebildeten Kanalbereich, wobei ein Teil des Kanalbereiches in der Umgebung des Drainbereiches einen zweiten Kanalbereich bildet, wogegen der restliche Teil des Kanalbereiches einen ersten Kanalbereich bildet, und wobei die Länge des zweiten Kanalbereiches kürzer ist als die des ersten Kanalbereiches, einem ersten ringförmigen Gate (43), das so ausgebildet ist, daß es den Drainbereich (41) umschließt und oberhalb des ersten Kanalbereiches und des Sourcebereiches (42) eine Brücke bildet, mit einem zwischen dem ersten ringförmigen Gate (43) und dem ersten Kanalbereich gebildeten Isolierfilm (44), einem den Drainbereich umschließend und oberhalb des zweiten Kanalbereiches über einen zweiten Isolierfilm (46) gebildeten und eine Brücke oberhalb des ersten Gates (43) und des Drainbereiches (41) bildenden zweiten ringförmigen Gate (45), das mit dem Drainbereich (41) elektrisch verbunden ist, und mit einem angrenzend an den Sourcebereich (42) an der dem Kanalbereich gegenüberliegenden Seite gebildeten Isolierfilm (47), durch einen zweiten Feldeffekttransistor (2) mit einer Source, einem Gate und einem Drain, wobei der Drain mit dem Sourcebereich des ersten Feldeffekttransistors (1) verbunden ist, und durch einen dritten Feldeffekttransistor (3) für einen Speicher mit einer Source, einem Gate und einem Drain, wobei der Drain mit der Source des zweiten Feldeffekttransistors (2) verbunden ist.
6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß eine Dotierung vom ersten Leitungstyp unterhalb des Isolierfilmes (47) in das Halbleitersubstrat (40) des ersten Feldeffekttransistors (1) diffundiert ist, wobei die Konzentration der Dotierung größer als die einer Dotierung vom ersten Leitungstyp des Kanalbereiches gewählt ist.
7. Halbleiterspeicher nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Länge des ersten Kanalbereiches des ersten Feldeffekttransistors (1) größer als 5,5 μ ist.