DE3037132A1 - Schaltungsanordnung zur schnellen weitergabe von binaersignalen - Google Patents

Description

RCA 73 682 Ks/Sv

U.S. Serial Hb. 081,040

Filed: October 1, 1979

ECA Corporation New York, ELY., V.St.v.A.

Schaltungsanordnung zur schnellen Weitergabe von Binärsignalen

Die Erfindung bezieht sich auf Maßnahmen, um eine Schaltung in Voraussicht auf die Anlegung eines Datensignals in einen solchen Zustand zu bringen, daß die dann angelegten Daten mit höherer Geschwindigkeit durch die Schaltung hindurchgegeben und am Schaltungsausgang bereitgestellt werden.

Bei der Konstruktion schnellarbeitender Schaltungen sind viele spezielle Probleme zu bewältigen, insbesondere wenn der Schaltungseingang mit einer hochohmigen, geringe Energie liefernden Signalquelle verbunden ist und der Schaltungsausgang auf eine relativ große Last arbeiten muß. In einem Speichersystem beispielsweise muß eine Treiberschaltung ein Datensignal von einer Signalquelle (z.B. vom Ausgang einer Speicherzelle oder eines Leseverstärkers), die eine äquivalente Impedanz von höchstens einigen wenigen Picofarad hat, innerhalb weniger Nanosekunden an eine Last von 50 oder mehr Picofarad übertragen.

Die Bauelemente, welche die Ausgangsstufe der Schaltung bilden, müssen relativ groß gemacht werden, um die verhältnismäßig starken Ströme zu "bestehen" (zu ziehen oder zu liefern), die notwendig sind, die Lastkapazität in der erforderlichen Zeit zu laden und zu entladen.

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Die Verwendung großer Bauelemente erhöht jedoch die Laufzeiten innerhalb der Schaltung, da solche Elemente mit höheren Kapazitäten behaftet sind. Dies ist ein Problem, weil die zur Bildung der Eingangsstufe der Schaltung verwendeten Elemente normalerweise klein gewählt werden, um ihre Eingangskapazität zu vermindern und die Kompatibilität mit der Eingangssignalquelle sicherzustellen. Da also die Elemente der Eingangsstufe klein sind, können sie nicht die Ströme aufbringen, die notwendig sind, um die internen Knoten der Treiberschaltung schnell aufzuladen und zu entladen. Es besteht also das Problem, einander widersprechende Forderungen zu erfüllen, nämlich einerseits große Ausgangselemente und kleine Eingangselemente zu verwenden und andererseits dafür zu sorgen, daß die Schaltung extrem'schnell anspricht.

Ein anderes, selbst bei Verwendung großer Ausgangselemente existierendes Problem ergibt sich aus dem Umstand, daß ein beträchtliches Maß an Zeit dazu notwendig ist, den Ausgang der Schaltung von einem Binärpegel auf dem jeweils anderen zu treiben.

Zur Lösung der vorstehend angesprochenen Probleme sind in einer erfindungsgemäßen Schaltung Maßnahmen getroffen, um den Schaltungsausgang im Vorgriff auf das Anlegen eines Datensignals, das bei Zuführung den Ausgang entweder auf einen "hohen" oder einen "niedrigen" Pegel treibt, auf Pegelwerte zwischen dem hohen und dem niedrigen Pegel vorzuladen.

Eine Schaltungsanordnung, in der die vorliegende Erfindung realisiert ist, empfängt ein binäres (d.h. ein zu zwei diskreten Werten fähiges) Dateneingangssignal und enthält einen ersten, "aufwärtsziehenden" Transistor, dessen Stromleitungsstrecke zwischen einen ersten Spannungsanschluß und einen Ausgangspunkt der Schaltung geschaltet ist. Die Schaltung

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enthält außerdem einen zweiten, "abwärtsziehenden" Transistor, dessen Stromleitungsstrecke zwischen den Ausgangspunkt und einen zweiten Spannungsanschluß geschaltet ist. Es ist eine erste Einrichtung vorgesehen, die als Antwort auf den einen Binärwert des Dateneingangssignals den einen der Transistoren einschaltet und den anderen Transistor ausschaltet und die als Antwort auf den anderen Wert des Dateneingangssignals den besagten einen Transistor ausschaltet und den besagten anderen Transistor einschaltet. Die Schaltung ist von einem Typ, der ein zweites Signal als Steuersignal empfängt, um anzuzeigen, daß ein neues Datensignal im Begriff ist, an die Schaltung angelegt zu werden.

Die Schaltung enthält erfindungsgemäß eine verbesserte Vorlade schaltung, die auf das zweite Steuersignal anspricht, um die Leitfähigkeit der Stromleitungsstrecken des aufwärtsziehenden und des abwärtsziehenden Transistors so zu steuern, daß der Ausgangspunkt auf eine Spannung vorgeladen wird, deren Wert zwischen den an den ersten und den zweiten Spannungsanschluß gelegten Spannungen liegt. Diese Schaltung enthält eine normalerweise nicht-leitende Einrichtung, die mit den Steuerelektroden der beiden erwähnten Transistoren verbunden ist, um beim Erscheinen des zweiten Steuersignals vorübergehend beide Transistoren einzuschalten und damit den Ausgangspunkt auf den vorstehend genannten, zwischen den Spannungen des ersten und zweiten Spannungsanschlusses liegenden Spannungswert aufzuladen.

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert.

Fig. 1 ist ein Blockschaltbild eines Teils einas Speichersystems, in welchem die Erfindung verkörpert ist;

Fig. 2 zeigt teilweise in Blockform und teilweise im Detail eine mit der Erfindung ausgestattete Treiberschaltung;

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Fig. 3 zeigt den zeitlichen Verlauf von Signalen, die an verschiedenen Punkten der Schaltung nach Fig. 2 auftreten;

Fig. 4 ist eine andere Ausführungsform einer erfindungsgemäß ausgestatteten Treiberschaltung.

In den verschiedenen Figuren sind gleiche Bauelemente jeweils mit gleichen Bezugszeichen versehen.

Als aktive Bauelemente bei der Realisierung der Erfindung werden vorzugsweise Isolierschicht-Feldeffekttransistoren, sogenannte IGFETs₇verwendet. Aus diesem Grund ist die Schaltung in den Figuren als eine mit solchen Transistoren bestückte Anordnung dargestellt und wird im folgenden auch so beschrieben. Es sei jedoch erwähnt, daß hiermit nicht ausgeschlossen werden soll, daß stattdessen auch andere geeignete Bauelemente verwendet werden können, und daher ist der Ausdruck "Transistor" in den Patentansprüchen, wenn er ohne näheren erläuternden Zusatz verwendet wird, im ganz allgemeinen Sinne zu verstehen.

In den Figuren sind Anreicherungs-IGFETs vom P-Leitungstyp mit dem Buchstaben P und einer nachgestellten Bezugszahl bezeichnet, während Anreicherungs-IGFETs vom N-Leitungstyp mit dem Buchstaben N und einer nachgestellten Bezugszahl bezeichnet sind. Die Eigenschaften und das Verhalten von IGFETs sind allgemein bekannt und brauchen hier nicht im einzelnen beschrieben zu werden. Zum leichteren Verständnis der nachstehenden Beschreibung seien jedoch nachfolgend einige für die Erfindung wichtige Definitionen und Eigenschaften angegeben:

1. Jeder IGFET hat eine erste und eine zweite Elektrode, welche die Enden seiner Stromleitungsstrecke (Kanal) definieren, und eine Steuerelektrode (Gate), deren an-

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gelegtes Potential die Leitfälligkeit seiner Stromleitungsstrecke bestimmt. Die erste und die zweite Elektrode eines IGi¹ET werden als Source- und Drain elektrode bezeichnet. Für einen IGI¹ET vom P-Leitungstyp ist die Sourceelektrode diejenige der ersten und zweiten Elektrode, der das positivere (höhere) Potential angelegt ist. Bei einem IGI¹ET vom ΪΓ-Leitungstyp ist die Sourceelektrode diejenige, an der das weniger positive (niedrigere) Potential angelegt ist.

2. Die Leitfähigkeit tritt ein, wenn die angelegte Gate-Source-Spannung (V^g) eine zur Einschaltung des Transistors führende Richtung und einen Betrag größer als ein gegebener Wert hat, der als Schwellenspannung (V^) des Transistors bezeichnet wird. Um einen Anreicherungs-IGI¹ET vom P-Leitungstyp einzuschalten, muß sein Gatepotential (V_G) um mindestens das Maß der Schwellenspannung Vrp negativer sein als sein Sourcepotential (Vg). Um einen Anreicherungs-IGPET vom N-Leitungstyp einzuschalten, muß sein Vq um das Maß V™ positiver sein als sein Vg.

3. IGPETs sind "bidirektional", d.h. wenn ein Einschaltsignal an die Steuerelektrode gelegt wird, dann kann durch den zwischen der ersten und der zweiten Elektrode definierten Stromleitungsweg oder Kanal Strom in der einen oder in der entgegengesetzten Richtung fließen, d.h. Source und Drain sind vertauschbar.

In der nachfolgenden Beschreibung wird ein Potential, das bei oder nahe dem Massepotential liegt, willkürlich als Logikzustand "O" oder "niedrig" bezeichnet, "und jedes Potential, das bei oder nahe +V^-p oder +V Volt liegt, wird willkürlich als Logikzustand "1" oder "hoch" bezeichnet.

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Die Fig.1 zeigt einen Teil eines Speichersystems, in welchem eine Adressenleitung 201 mit einer Schaltung 203 verbunden ist, welche die !Punktion eines Übergangsdetektors und eines Decodierers erfüllt. Die Schaltung 203 kann verschiedene Formen haben, zur Erläuterung der Erfindung reicht hier jedoch die Feststellung, daß immer wenn a) das Speichersystem im Betriebszustand "lesen" ist und b) eine bestimmte Speichermatrix (Chip) 200 ausgewählt worden ist, jede Änderung des Signals auf der Adressenleitung 201 (von hoch auf niedrig oder von niedrig auf hoch), wie sie für den Zeitpunkt t_Q im Signalverlauf A der Fig. 3 dargestellt ist, zur Folge hat, daß auf der Leitung 11 ein erster Vorladeimpuls PP-1 und auf der Leitung 13 ein zweiter Vorladeimpuls PP-2 erzeugt wird, wie sie mit den Wellenformen B und G in Fig.3 dargestellt 'sind. Die Impulse PP-1 und PP-2 werden innerhalb von 5 bis 10 Nanosekunden nach einem Signalübergang oder Wechsel des Adressensignals erzeugt. Die Impulse PP-1 und PP-2, die ansonsten gemeinsam auftreten, könnten gleichzeitig erzeugt werden, jedoch sei zur Erleichterung der Darstellung angenommen, daß PP-1 erzeugt wird (zu einem Zeitpunkt t^), bevor der Impuls PP-2 erzeugt wird (zu einem Zeitpunkt t₂). In Jedem Fall belegen beide Impulse PP-1 und PP-2 gleichzeitig den Zeitraum zwischen t^ und t^, wie es in Fig.3 dargestellt ist. (Im gezeigten Fall werden PP-I und PP-2 innerhalb des Blocks 203 erzeugt, jedoch kann die Schaltungsanordnung zur Erzeugung dieser Signale stattdessen auch Teil der Treiberschaltung 5 sein.)

Gleichzeitig mit der Erzeugung der Impulse PP-1 und PP-2 decodiert der Decoderteil der Schaltung 203 die Information der Änderung des Adressensignals und erzeugt ein Aktivierungssignal, das an die zugehörige Wortleitung 205 gelegt wird. Die Wortleitung führt das Aktivierungssignal zur Gateelektrode eines "Durchgabe"-Transistors 207, der bewirkt, daß der Inhalt einer Speicherzelle 209 auf eine Bitleitung 211 "ausgelesen" wird. Ein mit der Bitleitung 211 verbundener

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Leseverstärker 213 verstärkt das auf dieser Leitung erscheinende Signal und erzeugt auf einer Leitung 15 ein Ausgangssignal, das mit DATA bezeichnet ist. Es sei angenommen, daß das auf die Adressenänderung hin erzeugte "neue" Signal DATA innerhalb von 30 bis 35 Nanosekunden nach dem Auftreten der Adressenänderung "gültig" ist (d.h. den Wert des ausgelesenen Datenbits hat), wie es die Wellenform D in !"ig. 3 zeigt. D.h. 30 bis 35 Nanosekunden ist die benötigte Zeitdauer, bis der Decoder festgestellt hat, welche Wortleitung ausgewählt worden ist, und bis anschließend das Datensignal auf der Leitung 15 erscheint. Die Vorladeimpulse PP-1 und PP-2 und das Datensignal DATA werden einer Ausgangs-Treiberschaltung 5 angelegt, deren Punktion darin besteht, an ihrem Ausgang so schnell wie möglich (innerhalb von 20 NanoSekunden oder weniger) nach dem Gültigwerden des Signals DATA ein Signal zu erzeugen, das dem Datensignal DATA entspricht.

Der in Pig. 2 im Detail dargestellte Treiber 5 enthält eine Ausgangsstufe 10, eine "vorausschauende" Vorladeschaltung und eine Schaltung 14 zur Steuerung des Vorladepegels und des Datenflusses.

Die Stufe 10 enthält einen "aufwärtsziehenden" Transistor P1, dessen Sourceelektrode mit einer Versorgungsklemme 20 und dessen Drainelektrode mit der Ausgangsklemme 22 verbunden ist, und einen "abwärtsziehenden" Transistor N1, dessen Drainelektrode mit der Klemme 22 und dessen Sourceelektrode mit der Versorgungsklemme 24 verbunden ist„ An die Versorgungsklemme 24 wird Massepotential oder HuIl Volt gelegt, und an die Klemme 20 wird ein Potential V^ Volt gelegt, das positiv gegenüber dem Massepotential ist» P1 und ΪΓ1 sind körperlich große Bauelemente mit der Fähigkeit, eine relativ große, an die Klemme 22 angeschlossene Last C^ zu treiben, von der als Beispiel angenommen sei, daß sie hauptsächlich kapazitiv mit einem Kapazitätswert von ungefähr Picofarad ist.

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Die Schaltung 12 setzt sich zusammen aus Transistoren P2 und N2, einem Inverter 11 und einem impulsformenden Netzwerk, das aus einem NAND-Glied G1 und einem Inverter 12 besteht. Die Drain-Source-Strecke von N2 ist zwischen Gate und Drain des Transistors P1 geschaltet, und die Source-Drain-Strecke von P2 ist zwischen Gate und Drain von N1 geschaltet. Der Ausgang des Inverters 11 ist an die Gateelektrode von N2 angeschlossen, und sein Eingang ist gemeinsam mit der Gateelektrode von P2 an einen Schaltungsknoten (1) angeschlossen, an den das Ausgangssignal (V1) des mit zwei Eingängen versehenen NAND-Gliedes G1 gelegt wird. Der Impuls PP-1, der als ein "Vorausschausignal" wirkt, wird dem einen Eingang (1) des Gliedes G1 und dem Eingang des Inverters 12 angelegt, dessen Ausgang auf den anderen Eingang (2) des Gliedes G1 gegeben wird. Die Kombination von G1 und 12 funktioniert als impulsformendes Netzwerk, wie nachstehend ausführlich beschrieben.

Der Inverter 12 ist derart asymmetrisch oder "schief" eingestellt, daß sein Umschaltpunkt sehr nahe bei Vq₀ Volt (dem "hohen" Pegel) liegt. Im Falle, daß 12 ein komplementärer Inverter ist (ähnlich aufgebaut wie 14 oder 15 in Fig. 2), geschieht dies dadurch, daß man den zwischen den Inverterausgang und V_DI) geschalteten P-Transistor als wesentlich größeres Bauelement auslegt als den N-Transistor, der zwischen den Inverterausgang und Masse geschaltet ist, wobei beide Transistoren immer noch relativ kleine Bauelemente sind. Daher spricht 12 langsam auf positiv gehende Eingangssignale an, und somit ist sein Antwortsignal ("Übergang von hoch nach niedrig) auf positiv gehende Eingangssignale verzögert. Wenn also PP-1 von niedrig nach hoch geht, dann geht der eine Eingang (1) des Gliedes G1 sofort hoch, und der andere Eingang (2) von G1 bleibt hoch, bis das Ausgangssignal des Inverters 12 von hoch auf niedrig wechselt. Daher wird, immer wenn PP-1 einen positiven Sprung

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macht (wie in der Wellenform B der !ig. 2 gezeigt), am Ausgang des Gliedes G1 ein negativ gerichteter Impuls erzeugt, wie es die Wellenform E zeigt.

Es sei nun gezeigt, daß immer wenn das Ausgangssignal V1 des Gliedes G1 negativ ausschlägt, der Ausgangspunkt 22 auf einen vorbestimmten Pegel aufgeladen wird.

Das negativ ausschlagende Signal V1 wird direkt an die Gateelektrode von P2 gelegt, wodurch dieser Transistor eingeschaltet wird, und an den Eingang des Inverters 11, dessen positiv gehendes Ausgangssignal dann auf die Gate elektrode von N2 gegeben wird, was diesen Transistor ein schaltet.

Zur Vereinfachung der Beschreibung sei angenommen, daß für gleiche Werte von V^g die Impedanz (Z-^o) des Stromleitungsweges von N2 gleich der Impedanz CZp^) des Strom leitungsweges von P2 ist. Die Transistoren N2 und P2 bil den im eingeschalteten Zustand einen relativ niederohmigen Weg zvischen Gate und Drain von P1 bzw. von K1, wodurch diese Transistoren P1 und N1 eingeschaltet werden.

Die Transistoren P1 und ΗΊ arbeiten, wenn ihre Gateelektroden über N2 bzw. P2 mit der Ausgangsklemme 22 verbunden sind, als Verstärker in Sourceschaltung und treiben die Ausgangsspannung (Vq) auf Spannungswerte, die zwischen V-JJJj und Full Volt liegen. Der Pegel, auf den der Ausgang aufgeladen wird, ist eine Funktion der Impedanzen der Stromleitungswege von P1, N1, P2 und N2 und des Zustandes der Inverter 14 und 15, die ebenfalls Steuersignale auf die Gateelektroden von P1 und NI geben.

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Der genaue Wert, auf den Vq aufgeladen wird, hängt davon ab, welche von drei möglichen Bedingungen erfüllt sind.

BEDINGUNG 1 : P2 und N2 sind eingeschaltet und die Transistoren N4 und N5 ebenfalls eingeschaltet. Diese Bedingung existiert z.B. dann, wenn das Signal DATA niedrig ist und der Impuls PP-2 nicht angelegt ist. Da N4- ein viel größeres Bauelement als N5 ist, wird die Gateelektrode des Transistors P1 sehr nahe an Null Volt gehalten, wobei N2 Strom von der Ausgangsklemme zur Drainelektrode von N4- leitet. Unterdessen wirken P2 und N5 als Spannungsteiler zwischen der Ausgangsklemme und Masse und erzeugen an ihrem Verbindungspunkt das Gatepotential von N1. Daher ist die Gate-Source-Spannung V^g des Transistors P1 wesentlich größer als V^g von N1. P1 wird intensiver eingeschaltet als N1, und die Ausgangsspannung V_Q wird, obwohl von Vpp weg nach unten gezogen, nicht über das ganze Maß bis Vpp/2 abwärts gezogen. Das Ausgangssignal für diese Bedingung ist mit der gestrichelten Linie I bei der Wellenform F in Fig. 3 eingezeichnet.

BEDINGUNG 2: Die Transistoren N2 und P2 sind eingeschaltet und die Transistoren P4 und P5 sind eingeschaltet. Diese Bedingung existiert z.B. dann, wenn das Signal DATA hoch ist und PP-2 nicht angelegt ist. Da der Transistor P5 viel größer als P4 ist, ist die dem Transistor N1 angelegte Einschaltspannung größer als die Einschaltspannung an P1. Somit leitet N1 stärker als P1. Daher bringt das Einschalten von P1, obwohl es ein Ansteigen des Potentials von V_Q in Richtung auf den Wert V_DD/2 bewirkt, dieses Potential nicht ganz bis auf diesen Wert. Diese Bedingung ist mit der gestrichelten Linie II bei der Wellenform F der Fig. 3 angedeutet.

BEDINGUNG 3: P2 und N2 sind eingeschaltet, und P4 und N5 sind ebenfalls eingeschaltet. Diese Bedingung existiert,

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wenn PP-2 vorhanden ist (d.h. in positive Richtung geht). Für diese Signalbedingung wird das Ausgangssignal auf Vp-p/2 hin getrieben, wie es nachstehend näher erläutert wird.

Es sei angenommen, daß für gleiche Werte von V^g die Impedanz Zp. der Source-Drain-Strecke von P1 gleich der Impedanz ZjT. der Source-Drain-Strecke von F1 ist. In diesem EaIl wirken die Transistoren P1 und Fi so, daß die Ausgangsspannung (Vq) an der Klemme 22 auf Vj^/2 getrieben wird.

Die Aufladung in Richtung auf Vj)T)/2 läßt sich am besten anhand eines Extrembeispiels erläutern. Hierzu sei angenommen, daß V₀ anfänglich bei Full Volt liegt und daß P2 und F2 eingeschaltet sind. Infolge der unterschiedlichen Größen der Transistoren wird der Transistor P1, dessen Sourceelektrode an Vß-ß angeschlossen ist und dessen Gateelektrode über F2 mit dem Potential Full Volt der Ausgangsspannung Vq verbunden ist, eingeschaltet und zieht das Ausgangssignal nach oben (in Richtung auf Vjyp), bis Vq genügend positiv ist, um auch den Transistor FI einzuschalten. Bei eingeschaltetem Transistor Fi steigt Vq weiter an, jedoch nur auf Vp^/2, da Zjt. und Zp. mehr und mehr wie eine Spannungsteilerschaltung wirken. Die Anschlußart von F2 (und P2) als Sourcefolger gewährleistet außerdem die anfängliche schnelle Einschaltung von F2 und P1 mit einer allmählichen Abnahme der Leitfähigkeit. Am Anfang, wenn V_Q bei Full Volt liegt, wird der Transistor F2, dessen Gateelektrode das Potential V_DD vom Inverter 11 empfängt, intensiv eingeschaltet, während der Transistor Pi, dessen Gate- und Sourceelektrode auf Full Volt liegen, nicht leitet. Mit Ansteigen des Potentials von Vq in Richtung auf V-p-p jedoch leitet F2 weniger und P2 mehr, während außerdem Strom von den Invertern 14- und 15 geliefert wird, bis ein Gleichgewichtszustand erreicht ist. Wenn also das Ausgangssignal vor dem Einschalten der Transistoren P1 und F1 auf Fall Volt war, wird es

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nach oben in Richtung auf 7-^^/2 gezogen, wie es bei der Wellenform F in Fig. 3 gezeigt ist. Wenn andererseits die Ausgangsspannung Vq vor dem Einschalten der Transistoren P1 und Fi beim Wert Yj^ lag, dann wird sie nach unten in Richtung auf V„-p/2 gezogen. Der Sourcefolgerbetrieb der Transistoren F2 und P2 stellt sicher, daß wenn vor dem Einschalten der Transistoren P1 und F1 ein "hohes" Signal vorhanden war, die Ausgangsspannung nach unten auf einen kontrollierten Wert nahe V_DD/2 entladen werden kann (für Z™·^ = Zp_x, und Z^ = Zp^) und daß, wenn vor dem Einschalten von P1 und FI ein "niedriges" Signal vorhanden war, die Ausgangsspannung V_Q auf einen Wert nahe Vp-p/2 aufgeladen wird. (Der Wert, auf den das Ausgangssignal vorgeladen wird, kann je nach der Konstruktion von ΡΊ und FI auch anders als nahe ^vj)jj/2 sein. Zur Vereinfachung der Beschreibung ist jedoch der Spannungswert V_DD/2 als Obergangspunkt für den Logikpegel am Ausgang gewählt.)

Es ist also erkennbar, daß jedesmal, wenn eine Adressenänderung stattfindet, ein vorausschauender Impuls PP-1 erzeugt wird, der bewirkt, daß das Ausgangssignal der Schaltung 5 vor der Ankunft eines "neuen" Batensignals auf Spannungswerte nahe ^^/2 aufgeladen wird. Die Folge ist ein schnelleres Ansprechen zum Weiterleiten der Signale DATA durch die Ausgangsschaltung.

Obwohl ein Vorladen des Ausgangs auf Pegel nahe Vp-p/2 gewöhnlich zu einem schnellen Ansprechen auf eine Datenpegeländerung führt, ist es zur Erzielung der Vorteile der Erfindung nicht notwendig, sehr dicht an diesen Pegel heranzukommen. Erstens ist es im Falle keiner Änderung des Datensignals vorteilhaft, daß der Ausgang dem "Zwiechenpegel" Vjj-q/2 nicht zu nahekommt, sondern von diesem Pegel einen geeigneten Sicherheitsabstand behält·

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Zweitens wird der dynamische Leistungsverbrauch für diejenigen Fälle reduziert, in denen sich, die Ausgangsspannung nicht ändert oder das ausgeschaltete Bauelement nicht so stark eingeschaltet wird. Schließlich ist die zeitliche Abstimmung des Vorladeimpulses PP-1 weniger kritisch, wenn die Einschaltimpedanz der vorgeladenen Transistoren N2 und P2 so bemessen ist, daß ein Datenänderungssignal auch dann noch durch die Inverter 14 und I5 hindurch zur Änderung des Ausgangspegels laufen kann, wenn der Vorladeimpuls PP-1 die Transistoren N2 und P2 noch eingeschaltet hält. Eine Erhöhung der Geschwindigkeit im Endergebnis erhält man, solange der Ausgangspegel vom vorausschauenden Vorladeimpuls PP-1 auf einen Zwischenpegel aufgeladen wird, auch wenn der zweite Vorladeimpuls PP-2 fehlt.

Die Schaltung 14 enthält einen ersten Signalsteuerweg 14a zum Anlegen eines von den Leitungen 13 und 15 abgeleiteten Signals an die Steuerelektrode des Transistors P1 und einen zweiten Signalsteuerweg 14b zum Anlegen eines von den Leitungen 13 und 15 abgeleiteten Signals an die Steuerelektrode des Transistors N1. Der Weg 14a enthält ein mit zwei Eingängen versehenes NOR-Glied G2, dessen Ausgangssignal V2 dem Eingang des Inverters 14 angelegt wird, der wiederum sein Ausgangssignal (V4) an die Gateelektrode von P1 legt. Der Weg 14b enthält einen Inverter 13, dessen Ausgangssignal (V13) einem Eingang eines mit zwei Eingängen versehenen NAND-Gliedes G3 angelegt wird, welches sein Ausgangssignal (V3) an den Eingang des Inverters I5 weitergibt, dessen Ausgangssignal (Vf?) der Gateelektrode von N1 angelegt wird.

Das oignal DATA wird jeweils dem ersten Eingang (1) der Glieder G2 und G3 angelegt, während der auf der Leitung 13 vorhandene Impuls PP-2 dem zweiten Eingang (2) des Gliedes GP τ-ν :. e™ JiLnrang des Inverters 13 angelegt wird.

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Der Signalweg 14a ist vorzugsweise so ausgelegt, daß ein Signal, das den Transistor P1 einzuschalten bestrebt ist, sehr schnell über G2 und 14 weitergegeben wird, während ein den Transistor P1 ausschaltendes Signal langsamer übertragen wird. In ähnlicher Weise ist der Signalweg 14b vorzugsweise so ausgelegt, daß ein zur Einschaltung des Transistors N1 führendes Signal sehr schnell über die Glieder G3 und 15 übertragen wird, während ein im Sinne einer Ausschaltung des Transistors ΪΓ1 wirkendes Signal langsamer weitergegeben wird.

Dies wird dadurch erreicht, daß der Umschaltpunkt der Glieder G2, G3, 14 und 15 versetzt wird (d.h. diese Glieder werden asymmetrisch oder "schief" eingestellt).

Die Inverter 14 und 15 sind Inverter in Komplementärbauweise, jeder von ihnen enthält einen IGFET vom P-Leitungstyp, dessen Stromleitungsstrecke in Reihe mit der Stromleitungsstrecke eines IGI¹ET vom H-Leitungstyp zwischen Y^ und Masse geschaltet ist. Die Gateelektroden der beiden IGi¹ETs sind gemeinsam an den Invertereingang angeschlossen, und die Drainelektroden der beiden IGI¹ETs sind gemeinsam an den Inverterausgang angeschlossen.

Die Form der Übertragungskennlinie und somit der Umschaltpunkt eines Inverters in Komplementärbauweise hängt unter anderem von den Kennlinien und Impedanzen der die Inverter bildenden N- und P-Transistoren ab. Die Impedanz (Z) eines jeden Transistors ist ihrerseits eine Funktion des Verhältnisses von Länge (L) zu Breite (¥) des Transistorkanals, d.h. Z = f (L/V). Der Umschaltpunkt der Inverter kann dann durch geeignete Wahl und Auslegung der Breiten/ Längen-Verhältnisse (W/L-Werte) der die Inverter bildenden IGFETs eingestellt werden (dies setzt voraus, daß die anderen IGFET-Parameter, z.B. die Schwellen spannungen,

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die Dicke der Oxidschicht, die Dotierungsstärken, usw. die gleichen sind).

Indem man P4 kleiner macht als IW-, wird der Schaltpunkt von 14 nahe an Masse gelegt (jedoch oberhalb der Schwellenspannung Vm von N4-). Somit bewirkt ein positives Signal am Eingang von 14, daß YM- schnell niedrig wird, während ein Signal, das mit der gleichen Steigung in negative Richtung geht (von V^ nach Masse) eine längere Zeit zur Erreichung des Schaltpunktes benötigt. Sobald der Schaltpunkt erreicht ist, braucht der Transistor P4 wegen seiner Auslegung als kleines Bauelement (d.h. hohe Impedanz) für die Aufladung der Kapazität an seinem Ausgang auch länger als der Transistor N4 (ein viel größeres Bauelement) benötigt, um diese Kapazität auf Masse zu entladen. Somit steigt YM- in Richtung auf den hohen Pegel relativ langsam an (im Vergleich zum schnelleren Abfallen in Richtung auf den niedrigen Pegel).

Im Inverter 15 ist der Transistor P5 vorzugsweise ein größeres Bauelement als der Transistor N5· Hierdurch wird der Schaltpunkt von 15 näher an V_DD gelegt, so daß V5 schnell auf den hohen Pegel und langsam auf den niedrigen Pegel geht, analog zu dem vorstehend beschriebenen Verhalten des Inverters IM.

Das Verknüpfungsglied G2 sei ein mit zwei Eingängen versehenes NOR-Glied in Komplementärbauweise, das zwei P-Transistoren in Reihe zwischen V^ und der Ausgangsklemme des Gliedes enthält und zwei N-Transistoren aufweist, die parallel zwischen den Ausgang des Gliedes und Masse geschaltet sind. Die P-Transistoren des Gliedes G2 sind, wie in Fig. 2 eingetragen, größer als die N-Transistoren dieses Gliedes. Somit ist der Schaltpunkt von G2 nahe bei V_DD, so daß das Ausgangssignal V2 dieses Gliedes schnell auf hohen und langsam auf niedrigen Pegel geht.

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Das Glied G3 sei ein mit zwei Eingängen versehenes HAND-Glied in Komplementärbauweise, das zwei P-Transistoren parallel zwischen Y^ und dem Ausgang und zwei N-Transistoren in Reihe zwischen dem Ausgang und Masse enthält. Die N-Transistoren des Gliedes G3 sind, wie in Fig. 2 angegeben, größer als die P-Transistoren dieses Gliedes. Somit liegt der Schaltpunkt von G3 nahe dem Massepotential, so daß das Ausgangssignal dieses Gliedes V3 schnell auf niedrigen und langsam auf hohen Pegel geht.

Wegen der asymmetrischen Signalwege durch die Blöcke 14a und 14b in Fig. 2 ist es möglich, einen zweiten 'Vorladeimpuls PP-2 anzulegen, um die "langsame" Richtung der Signalweitergabe zu verbessern und die Ausgangsantwort bei Datenänderungen weiter zu verbessern. Diese Methode ist besonders wirksam, wenn der Zeitpunkt des Ankommens eines neuen Datensignals mit Genauigkeit bekannt ist wie in einem verriegelten Datenübertragungssystem. Andererseits bildet die Schaltung nach Fig. 4 (beruhend auf dem Anlegen des Vorladeimpulses PP-1 an die Stufen 14 und 15) eine vorteilhafte Lösung, wenn PP-1 den Datenimpuls überlappt, und gestattet dennoch eine Durchgabe von Daten, auch wenn PP-1 wirksam und bestrebt ist, Eingang und Ausgang von 14 und 15 auf einem Zwischenpegel zu halten. Die Arbeitsweise dieser (PP-2)-Beschleunigungsschaltung sei nun für den Fall erläutert, daß sich PP-2 in positiver Richtung zu einem Zeitpunkt t₂ ändert, kurz nachdem PP-1 (zum Zeitpunkt t,,) einen positiv gerichteten Ausschlag gemacht hat. Diese Situation ist mit den Wellenformen C und B in Fig. 3 dargestellt.

Es sei daran erinnert, daß nach dem Hochwerden von. PP-1 das Signal V1 niedrig wurde, N2 und P2 eingeschaltet wurden (und bleiben) und NI und P1 ebenfalls eingeschaltet

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wurden, um die Ausgangsspannung "Vq auf einen geeigneten Zwischenwert näher an ν-ητ/2 zu bringen.

Wenn PP-2 in positive Richtung geht, dann wird der Ausgang des NOR-Gliedes G2 in Richtung auf den niedrigen Pegel getrieben, wie es die Wellenform G für die Zeitspanne tp-t, zeigt, und der Ausgang von 14 wird in Richtung auf den hohen Pegel getrieben. Wie erläutert, wird jedoch P4- langsam eingeschaltet, und V4 nähert sich dem Wert Vp-ß langsam (vgl. die Wellenform I nach dem Zeitpunkt t^). Dies stellt sicher, daß P1 in der Lage ist, die Ausgangs spannung "Vq in Richtung auf V-ryp/2 zu heben, bevor der Einfluß von P4 gefühlt wird.

Gleichzeitig (d.h. mit dem Positivanstieg von PP-2) wird das Ausgangssignal von 13 niedrig, wodurch "V3 langsam ansteigt (vgl. die Wellenform H für die Zeitspanne t₂-t^) und der Transistor ΪΓ5 wie oben beschrieben langsam eingeschaltet wird. Dies stellt sicher, daß N1 in der Lage ist, die Ausgangsspannung "Vq in Richtung auf Vj)_D/2 zu senken, bevor der Einfluß von N5 gefühlt wird.

Das Einschalten von P4 bewirkt, daß "V4- und damit die Spannung (Vqp^) an der Gateelektrode von P1 über V_DI)/2 hinaus ansteigen, während das Einschalten von H"5 bewirkt, daß "V5 und somit die Spannung (^qjt-i) sm der Gateelektrode von NI unter ν-ητ/2 absinkt. Damit wird die Leitfähigkeit durch P1 und N1 vermindert. Es sei jedoch daran gedacht, daß P1 und N1 die Ausgangsspannung "Vq bereits auf oder nahe an ^t)tj/2 aufgeladen haben. Außerdem wird, obwohl das Einschalten von P4- und N5 die Leitfähigkeit von P1 und N1 vermindern, die Steuerung der Ausgangsspannung "Vq in Richtung auf "V_DD/2 weiter aufrechterhalten.

Bei eingeschalteten Transistoren P4 und P? ist ein leitender Weg zwischen "V-^ und Masse gebildet, der über die Strom-

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leitungsstrecken der Transistoren PA-, ΕΓ2, P2 und N5 geht. Die Stromleitungsstrecke von PA- bildet eine Impedanz zwischen Vjjjj und der Gateelektrode von P1. Die Stromleitungsstrecke von N2 bildet eine Impedanz zwischen der Gateelektrode von P1 und dem Ausgang 22. Die Stromleitungsstrecke von P2 bildet eine Impedanz zwischen dem Ausgang 22 und der GateeLektrode von N1, und die Stromleitungsstrecke von N5 bildet eine Impedanz zwischen der Gateelektrode von ΪΓ1 und Masse.

Es sei angenommen, daß die Transistoren PA-, N5, P2 und M"2 in ihrer relativen Größe zueinander so bemessen sind, daß im Falle der Einschaltung aller vier Transistoren die Impedanz (Zp^.) der Stromleitungs strecke von PA- ungefähr gleich der Impedanz (Zjjc) der Stromleitungsstrecke von ΪΓ5 ist und daß diese Impedanzen wesentlich größer als die Impedanz Zjt^ sind, die ihrerseits ungefähr gleich Zp₂ sei.

Da Zp^ und Z™- relativ hohe Impedanzen sind, bildet der über PA-, N2, P2 und N5 gehende Stromleitungsweg einen hochohmigen Weg mit niedriger Verlustleistung. Da die Impedanz von Zp^ plus Z-^p ungefähr gleich Zp₂ plus Z^ ist, wird die Ausgangsspannung "Vq weiterhin auf Vßp/2 hingetrieben oder dort gehalten. Während Vq in Richtung auf V-rm/2 geht, wird außerdem durch einfache Spannungsteilerwirkung die Größe VA-, welche die an die Gateelektrode von P1 gelegte Spannung (^gp^) ist, auf einen Wert etwas oberhalb Vjj_D/2 getrieben (oder dort gehalten), und die Spannung V5, welche die an die Gateelektrode von ΉΛ gelegte Spannung (^vq^) ist, wird auf einen Wert etwas unterhalb ^^/2 getrieben (oder dort gehalten), wie es nach dem Zeitpunkt t^ in den Wellenformen F, I und J der Fig. 3 gezeigt ist.

Die Transistoren P1 und ΉΛ werden also, wenn PP-1 zum Zeitpunkt t^, hoch wird, eingeschaltet und treiben die

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Ausgangsspannung V„ schnell nach V-p-p/2. Wenn dann anschließend zum Zeitpunkt to das Signal PP-2 hoch geht, dann werden 14 und I5 in eine Richtung ausgesteuert, bei welcher sie die Leitwerte in den Transistoren P1 und N1 vermindern, während gleichzeitig sichergestellt wird, daß sich die Aus gangs spannung Vq ständig auf ^-^/2 hin bewegt, wobei die Gateelektroden von P1 und N1 auf Potentialen nahe ^-q-q/2. gehalten werden.

Durch Verminderung der Leitfähigkeit von P1 und N1 ist es leichter, das ungewählte Bauelement auszuschalten, wenn das Datensignal angelegt wird. In ähnlicher Weise ist es durch Halten des Potentials bei V^p. etwas oberhalb Vjyp./2 leichter, es schnell aus- oder einzuschalten. Ebenso ist es durch Halten des Potentials Vq^ unterhalb Vß_D/2 leichter, es schnell aus- oder einzuschalten.

Nachfolgend sei untersucht, wie sich die Schaltung verhält, wenn das Signal DATA "gültig" wird (zum Zeitpunkt

Es sei angenommen, daß, wenn DATA gültig wird und "hoch" geht, das Signal V1 auf hohen Pegel geht (oder gerade gegangen ist) und das Signal PP-2 auf niedrigen Pegel geht (oder gerade gegangen ist). Wenn V1 hoch wird, werden P2 und N2 ausgeschaltet. Infolge von Knotenkapazitäten bleiben kurz vor dem Hochwerden des Signals DATA die Spannungen an den verschiedenen Knotenpunkten auf denjenigen Werten, die vorstehend beschrieben wurden und in Fig. 3 für den Zeitpunkt t^ dargestellt sind.

Der hohe Pegel des Signals DATA veranlaßt das Ausgangssignal des Gliedes G3, das infolge seiner asymmetrischen Einstellung auf positiv gehende Signale schnell anspricht, sehr rasch auf niedrigen Pegel zu wechseln. Der Inverter 15, der auf negativ gehende Signale schnell anspricht,

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schaltet sehr rasch um, wobei der Transistor P5 sehr stark eingeschaltet wird und dabei die Spannung Vp,^., die vorher etwas unterhalb Vp-p/2 lag, in Richtung auf V^ treibt. Gleichzeitig wird P1 ausgeschaltet, weil V^p- durch den Transistor P4- in Richtung auf Vp_D getrieben wird. Somit kann der stark eingeschaltete Transistor N1 die Ausgangsklemme 22 schnell nach Masse entladen.

Bei hohem Pegel des Signals DATA bleibt der Ausgang des Gliedes G2 niedrig (wie im Falle als PP-2 vorhanden war), und der Ausgang des Inverters 14 bleibt hoch. Es sei angemerkt, daß es hier keine Verzögerung gibt, weil kein Element zu schalten braucht. Bei ausgeschaltetem Transistor H2 fährt P4 damit fort, die Gateelektrode des Transistors P1 (die vorher geringfügig oberhalb Vjm/2 lag) in Richtung auf V-τγη aufzuladen und damit den Transistor schnell auszuschalten.

Die das Vorladen des Ausgangs 22 bewirkenden Transistoren FI, P2 und P1, N2, ferner die das Vorladen der Gateelektroden von P1 und N1 bewirkenden Transistoren P4 und N^ sowie die asymmetrisch oder "schief" eingestellten Signalwege sorgen also dafür, daß das Datensignal sehr schnell durch die Schaltung weitergegeben wird und daß schnell ein stabiles Ausgangssignal erzeugt wird. Die Geschwindigkeit, mit der die Ausgangsspannung V_Q in den stabilen Zustand gesteuert wird, ist in der Wellenform i¹ im Vergleich zu einer herkömmlichen Schaltungsanordnung veranschaulicht, die den Ausgang und/oder innere Knotenpunkte der Schaltung nicht vorlädt und/oder die keine asymmetrisch eingestellten Signalübertragungswege enthält.

Die Arbeitsweise der Schaltung für den Fall, daß das neue Signal DATA niedrig ist, entspricht dem Spiegelbild oder Komplement dessen was vorstehend erläutert wurde. Bei niedrigem Signal DATA und niedrigem Signal PP-2 wird V2 hoch

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und V4 niedrig. Da G2 und 14 auf diese Übergänge schnell ansprechen und da V^p. und V_Q auf die weiter oben erwähnten Werte aufgeladen sind, wird P1 sehr schnell eingeschaltet und treibt die Aus gangs spannung Vq auf V^ Volt. Gleichzeitig bleibt bei niedrigem Signal DATA das Signal V3 hoch, und bei ausgeschaltetem Transistor P2 zieht der Transistor N5 die Gateelektrode des Transistors EPI rasch und leicht nach Massepotential, wodurch ΉΛ schnell ausgeschaltet wird und somit der Transistor P1 die Ausgangsspannung V^ schnell auf V-^ ziehen kann, ohne unnötig Leistung zu verbrauchen.

Im stationären Zustand, wenn PP-2 niedrig und V1 niedrig ist, dann bestimmt der Wert des Signals DATA auf der Leitung 15, ob P1 oder H1 eingeschaltet wird. Hiermit werden zwei binäre Ausgangszustände der Schaltung 5 definiert.

Wenn PP-2 hoch ist oder immer wenn ein positives Signal an die Leitung 13 gelegt wird, und wenn V1 niedrig ist, werden die Transistoren P1 und ΪΓ1 unabhängig vom Wert des an der Loitung 15 liegenden Signals ausgeschaltet. Dies definiert einen dritten Zustand, bei welchem der Ausgang in Wirklichkeit "schwimmend" ist, weil er nicht eng mit irgendeinem Potentialpunkt gekoppelt ist und praktisch jeden Wert zwischen O und V^ ^ Volt annehmen kann.

Immer wenn schließlich das Signal auf der Leitung 11 vom niedrigen in den hohen Zustand übergeht, werden P2 und N2 eingeschaltet, und der Ausgang 22 wird auf einen Pegel zwischen V_DD und Mull Volt aufgeladen (ob nun PP-2 hoch oder niedrig ist). Dies definiert einen vierten Zustand am Ausgang. Die vorausschauende Vorladeschaltung 12 kann also als eine Schaltung angesehen werden, um vorübergehend sowohl den aufwärtsziehenden Transistor (P1) als auch den abwärtsziehenden Transistor (N1) einer zu drei Zuständen fähigen

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Schaltung ("ternäre" Schaltung) einzuschalten und damit den Ausgang dieser Ternärschaltung auf einen Spannungspegel zu bringen, der zwischen der hohen und der niedrigen Spannung liegt, auf die der Ausgang beim Vorhandensein eines Datensignals getrieben wird.

Die in der Fig. 2 dargestellte Schaltung oder ihre gemäß Fig. 4 modifizierte Form können so betrieben werden, daß der Ausgang auf einen Pegel nahe der Mitte geladen wird. Dies ist eine bevorzugte Betriebsweise der Schaltung für den Fall, daß es genau bekannt ist, wann das Signal DATA gegenüber dem Erzeugungszeitpunkt der Vorladeimpulse an die Schaltung gelegt wird.

Wenn jedoch der exakte Zeitpunkt des Anlegens des Signals DATA nicht bekannt ist, kann es besser sein, ohne einen Impuls PP-2 oder mit einem sehr kurzen Impuls PP-2 zu arbeiten. Der Impuls PP-1 würde immer noch eine gewisse Vorladung des Ausgangspotentials und der Gatepotentiale von P1 und N1 bewirken. Diese Vorladung hätte zwar nicht das gleiche Maß wie im Falle eines vorhandenen Impulses PP-2, jedoch wurden sich die Vorteile der Erfindung immer noch bemerkbar machen. Das Maß, auf welches der Ausgang und die Gateelektroden von P1 und H1 aufgeladen werden würden, hängt dann zum wesentlichen Teil davon ab, wie das Verhältnis der Impedanzen von ΪΓ2 und P2 zueinander und zu den Impedanzen der Transistoren in 14 und 15 ist. Natürlich könnte man diese Impedanzen ändern, um den gewünschten Bereich von Vorladepegeln einzustellen.

Die Schaltung nach Fig. 2 kann gemäß der Fig. 4 abgewandelt werden. Bei der Abwandlung nach Fig. 4 ist die Stromleitungsstrecke eines Transistors P41 zwischen den Eingang und den Ausgang des Inverters 14 geschaltet, und die Stromleitungsstrecke eines Transistors Έ^>Λ ist zwischen den Eingang und den Ausgang des Inverters 15 geschaltet. Die Gateelektrode

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von P4-1 ist mit dem Ausgang des Gliedes G1 verbunden, und die Gateelektrode von ΪΡ?1 ist mit dem Ausgang von 11 verbunden. Dalier werden, immer wenn V1 niedrig wird, die Transistoren P41 und Έ$Λ eingeschaltet und die Inverter M- und 15 in Richtung auf ihren Umschaltpunkt gesteuert, so daß ihre Antwort auf ein nach der Konditionierung der Schaltung kommendes Signal DATA extrem schnell erfolgt.

UöÖU/1381

Claims (1)

1. PATENTANWÄLTE DR. DIETER V. BEZOLD

   DIPL. ING. WOLFGANG HEUSLER ^

   MARIA-THERESIA-STRASSE 22 POSTFACH 86 06 68

   D-8OOO MUENCHEN 86

   TELEFON 089/47 69 4768

   AB SEPT. 1980: 4 70 60 TELEX S22

   ECl 73 682 KS/SV Telegramm sombez

   U.S. Serial No. 081,04-0
   Filed: October 1, 1979

   RCA Corporation New York, N.Y., V.St.v.A.

   Schaltungsanordnung zur schnellen Weitergabe von Binärsignalen

   Patentan Sprüche

   A, Treiberschaltung, der ein binäres Dateneingangssignal zuführbar ist und in der eine Stromleitungsstrecke eines ersten, aufwärts ziehenden Transistors zwischen eine erste Spannungsklemme und einen Ausgangspunkt geschaltet ist und eine Stromleitungsstrecke eines zweiten, abwärts ziehenden Transistors zwischen den Ausgangspunkt und eine zweite Spannungsklemme geschaltet ist, ferner mit einer ersten Einrichtung, die als Antwort auf den einen Binärwert des Dateneingangssignals den einen der beiden Transistoren einschaltet und den anderen ausschaltet und die als Antwort auf den anderen Binärwert des Dateneingangssignals den besagten einen Transistor ausschaltet und den anderen einschaltet, gekennzeichnet durch eine Yorladeschaltung (12), die auf ein zweites,

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   ZUGELASSEN BEIM EUROPAISCHEN PATENTAMT · PROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE

   POSTSCHECK MÖNCHEN NR. 6 9148-800 · BANKKONTO HYPOBANK MÖNCHEN (BLZ 700 2OO 40) KTO. 6O 6O 2S 73 78 SWIFT HYPO DE MM

   ORIGINAL· INSPECTED

   das Anlegen eines neuen Datensignals ankündigendes Steuersignal (PP-1) anspricht, um die Leitfähigkeit in den Stromleitungsstrecken des ersten und des zweiten Transistors so einzustellen, daß der Ausgangspunkt (22) auf eine Spannung aufgeladen wird, deren Wert zwischen den an die erste und die zweite Spannungsklemme (20,24) gelegten Spannungen liegt, mit einer normalerweise nicht-leitenden Einrichtung (ΪΤ2, P2, H), die mit den Steuerelektroden des ersten und des zweiten Transistors verbunden ist, um beim Erscheinen des zweiten Steuersignals vorübergehend den ersten und den zweiten Transistor beide einzuschalten und den Ausgangspunkt auf die zwischen den Spannungswerten der beiden Spannungsklemmen liegende Spannung aufzuladen.

   2. Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet,

   daß die erste Einrichtung einen Signaleingang (13,15) und außerdem zwei Signalübertragungswege enthält, deren erster (14-a) zwischen den Signaleingang und die Steuerelektrode des ersten Transistors (P1) gekoppelt ist und deren zweiter (14b) zwischen den Signaleingang und die Steuerelektrode des zweiten Transistors (ΒΓ1) gekoppelt ist;

   daß die normalerweise nicht-leitende Vorladeeinrichtung einen dritten und einen vierten Transistor (K2,P2) enthält, deren jeder eine erste und eine zweite Elektrode, welche die Enden einer Stromleitungsstrecke definieren, sowie eine Steuerelektrode enthält;

   daß die Stromleitungsstrecke des dritten Transistors (N2) zwischen die Steuerelektrode des ersten Transistors (P1) und den Ausgangspunkt (22) gekoppelt ist;

   daß die Stromleitungsstrecke des vierten Transistors (P2) zwischen die Steuerelektrode des zweiten Transistors (Fi) und den Ausgangspunkt (22) gekoppelt ist.

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   §037132

   3. Treiberschaltung nach. Anspruch 2, dadurch gekennzeichnet, daß die normalerweise nicht-leitende Vorladeeinrichtung eine Signaleingangsklemme (11) enthält, an die das zweite Steuersignal (PP-1) gelegt wird, und ein impulsformendes Netzwerk (G1, 12), das an seinem Eingang das z%feite Steuersignal empfängt und dessen Ausgang mit den Steuerelektroden des dritten und des vierten Transistors (N2, P2) verbunden ist, um diese beiden Transistoren als Antwort auf den Empfang des zweiten Steuersignals ein- oder auszuschalten.

   4-, Treiberschaltung nach Anspruch 3 oder 4-, dadurch gekennzeichnet,

   daß der erste Signalübertragungsweg (14-a) einen ersten Inverter (14) enthält, dessen Eingang mit dem Schaltungseingang (13,15) und dessen Ausgang mit der Steuerelektrode des ersten Transistors (P1) gekoppelt ist;

   daß der zweite Signalübertragungsweg (14-b) einen zweiten Inverter (I5) enthält, dessen Eingang mit dem Schaltungseingang und dessen Ausgang mit der Steuerelektrode des zweiten Transistors (N1) gekoppelt ist;

   daß der Schaltpunkt des ersten und des zweiten Inverters in eine derartige Richtung versetzt ist, daß als Antwort auf ein dem Eingang oedes der beiden Inverter angelegtes Signal eine schnelle Einschaltung des ersten und zweiten Transistors und eine relativ langsame Ausschaltung des ersten und zweiten Transistors bewirkt wird.

   5t Treiberschaltung nach Anspruch 4-, dadurch gekennzeichnet,

   daß der erste und der vierte Transistor (P1,P2) von einem ersten Leitungstyp (P) und der zweite und der dritte Transistor (N1,N2) von einem dem ersten Leitungstyp entgegengesetzten Leitungstyp (ET) sind;

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   daß der erste und der zweite Inverter (14,15) Inverter in Komplementärbauweise sind, deren jeder einen Transistor (P4,P5) des ersten Leitungstyps und einen anderen Transistor (IM-,N5) des entgegengesetzten Leitungstyps aufweist;

   daß der eine Transistor (P4-) des ersten Inverters kleiner ist und eine beträchtlich, größere Impedanz hat als der andere Transistor (IM-) des ersten Inverters;

   daß der eine Transistor (P5) des zweiten Inverters größer ist und eine wesentlich geringere Impedanz hat als der andere Transistor (N5) des zweiten Inverters.

   6. Treiberschaltung nach Anspruch 4- oder 5» dadurch gekennzeichnet,

   daß der Schaltungseingang (13,15) zum Empfang des Dateneingangssignals und eines dritten Signals (PP-1) ausgelegt ist;

   daß der erste Signalübertragungsweg (14-a) ein erstes Verknüpfungsglied (G2) enthält, um dem Eingang des ersten Inverters (14) ein Signal entsprechend den Werten der an den Schaltungseingang gelegten Signale anzulegen;

   daß der zweite Signalübertragungsweg ein zweites Verknüpfungsglied (G3, IJ) enthält, um dem Eingang des zweiten Inverters (15) ein Signal entsprechend dem Dateneingangssignal und dem Komplement des dritten Signals anzulegen.

   7. Speichersystem, das eine Treiberschaltung nach Anspruch 1 enthält und worin das Dateneingangssignal über diese Treiberschaltung zu übertragen ist, die vor dem Anlegen des Datensignals vom zweiten Steuersignal und einem dritten Steuersignal beaufschlagt wird, dadurch gekennzeichnet , daß die erste Einrichtung (14-a,

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   14b) als Antwort auf das Dateneingangssignal und ein Fehlen des zweiten Signals (PP-1) abhängig vom Binärwert des Dateneingangssignals den ersten oder den zweiten Transistor (P1, N1) einschaltet und den jeweils anderen dieser beiden Transistoren ausschaltet und beim Vorhandensein des dritten Steuersignals (PP-2) den ersten und den zweiten Transistor beide einschaltet,so daß die Vorladeeinrichtung, in dem der erste und der zweite Transistor als Antwort auf das zweite Steuersignal vorübergehend beide eingeschaltet werden, den Ausgangspunkt (22) auf den zwischen den Spannungswerten der ersten und der zweiten Spannungsklemme (20,24) liegenden Pegel auflädt, bevor an die Steuerelektroden des ersten und des zweiten Transistors jeweils ein vom Dateneingangssignal abgeleitetes Signal gelegt wird.

   8. Speichersystem nach Anspruch 7» dadurch gekennzeichnet,

   daß die Vorladeeinrichtung (12) einen dritten und einen vierten Transistor (N2,P2) enthält;

   daß eine Stromleitungsstrecke des dritten Transistors (N2) zwischen die Steuerelektrode des ersten Transistors (P1) und den Ausgangspunkt (22) geschaltet ist;

   daß eine Stromleitungsstrecke des vierten Transistors (P2) zwischen die Steuerelektrode des zweiten Transistors und den Ausgangspunkt (22) geschaltet ist;

   daß die Vorladeeinrichtung außerdem ein impulsformendes Netzwerk (G1,I2) enthält, das auf das zweite Steuersignal (PP-1) anspricht, um bei einem gegebenen Zustand des zweiten Steuersignals den dritten und den vierten Transistor beide einzuschalten.

   9-B- Speichersystem nach Anspruch 8, dadurch gekennzeichnet,

   daß der erste, der zweite, der dritte und der vierte Transistor (P1 ,N1 ,U2,P2) Isolierschicht-Feldeffekt-

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   transistoren sind;

   daß der erste und der vierte Transistor von einem ersten Leitungstyp (P) und der zweite und der dritte Transistor von einem dem ersten Leitungstyp entgegengesetzten Leitungstyp (N) sind;

   daß der dritte und der vierte Transistor im eingeschalteten Zustand als Sourcefolger arbeiten.

   10. Speichersystem nach, einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die erste Einrichtung einen ersten Signalübertragungsweg (14-a) enthält, dessen Ausgang mit der Steuerelektrode des ersten Transistors (P1) gekoppelt ist und der von einem Eingang das Dateneingangssignal und ein drittes Steuersignal (PP-2) empfängt, und daß die erste Einrichtung ferner einen zweiten Signalübertragungsweg (14-b) enthält, dessen Ausgang mit der Steuerelektrode des zweiten Transistors (N1) gekoppelt ist und der vom besagten Eingang das Dateneingangssignal und das Komplement des dritten Steuersignals empfängt, und daß jeder der beiden Signalübertragungswege ein die Einschaltung des ersten und des zweiten Transistors bewirkendes Signal schneller überträgt als ein Signal, das den zugeordneten Transistor auszuschalten trachtet.

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