DE3012075A1

DE3012075A1 - Schaltungsanordnung zur bitsynchronisation

Info

Publication number: DE3012075A1
Application number: DE19803012075
Authority: DE
Inventors: Heinz Ing.(grad.) 7530 Pforzheim Winkelmann
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1979-11-20
Filing date: 1980-03-28
Publication date: 1981-10-08
Also published as: DE3012075C2

Description

Schaltungsanordnung zur Bitsynchronisation
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Bitsynchronisation von blockweise übertragenen Daten, die aus einem zwischen ihrem Eingang und ihrer Ausgangsklemme geschalteten Verzögerungsglied mit einer nachgeschalteten Abtastschaltung und einer mit dem EIngang verbundenen Schaltung zu Ermittlung der Phasenlage des Bittaktes der Daten besteht, deren Ausgang mit dem Steuereingang der Abtastschaltung verbunden ist.
Die im Hauptpatent vorgeschlagene Schaltungsanordnung benötigt zur Bitsynchrqnisation von blockweise übertragenen Daten keine vorangestellten Bits oder Codewörter. Die Schaltung zur Ermittlung der Phasenlage des Bittaktes der Daten besteht aus einer PLL-Anordnung.
Es ist Aufgabe der Erfinduny, die Schaltungsanordnung gemäß dem Hauptpatent durch Angabe einer leistungsfähigeren Schaltung zur Ermittlung der Phasenlage auszugestalten.
Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 angefJebenen Mitteln. Im Unteranspruch ist eine vorteI 1 -hafte Ausgestaltung angegeben.
»ie erfindungsgemäße Schaltung kann auch mit Flankenjitter behaftete Datenbits verarbeiten. Das heißt, auch bei einem schlechten Signal/Rauschleistungsverhältnis ist eine Auswertung noch möglich. Insbesondere bei auf dem Funkwege übertragenen Daten kommen geringere Signal/Rauschleistungsverhältnisse und daher Flankenjitter vor. Hier kann die erfindungsgemäße Schaltung vorteilhaft eingesetzt werden, so daß auch noch Funkverbindungen mit einem Signal/Rauschleistungsverhältnis von einigen dB ausgenutz-t werden können.
Die Erfindung wird nun nachstehend anhand von Zeichnungen eines Ausführungsbeispiels näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild der Schaltungsanordnung gemäß dem Hauptpatent Fig. 2 ein Blockschaltbild einer Schaltung zur Ermittlung der Phasenlage des Bittaktes.
In Fig. 1 ist von einem Datenempfänger der hochfrequente Teil nicht dargestellt. An einer Eingangsklemme E liegt das zwischenfrequente Signal (ZF) an und gelangt an einen Diskriminator 2, der bei einer FKS-Datenübertagung die binäre ZeichenfoLge erzeugt.
Das demodulierte Basisbandsignal gelangt an einen Tiefpaß zur Basisbandbegrenzung was gleichbedeutend mit einer Rauschbandbegrenzung ist, und nachfolgend an einen Amplitudenbegrenzer 3, so daß an dessen Ausgang ein binärer Datenstrom zur Verfügung steht. Je nach dem Signal/Rauschverhältnis im hochfrequenten Übertragungskanal werden die Flanken der Daten-Bits mit einem menr oder weniger großen Jitter behaftet sein.
An den Amplitudenbegrenzer 3 ist ein Eingang 1 eines Verzögerungsgliedes 4 und eine Schaltung 5 zur Ermittlung der Phasen lage des Bittaktes der Daten angeschlossen. Das Verzögerungsglied 4 weist die Verzögerungszeitr auf. Die Verzögerungszeit t entspricht.
z.B. der Länge eines Datenblocks der vorgesehenen blockweisen Übertragung.
Die Daten im Schieberegister werden z.B. mit dem 16-fachen Bittakt BT verschoben, damit der vorhandene Jitter an den Flanken der Datenbits erhalten bleibt.
An das Verzögerungsglied 4 ist eine Abtastschaltung 6 angeschlossen, in der die Datenbits des Datenstroms jeweils in ihrer Mitte abgetastet werden. Hierdurch werden die Datenbits in ihrer Phase regeneriert und der vorhandene Jitter wird weitgehend beseitigt. An einer Ausgangsklemme 7 der Abtastschaltung 6 können dann die regenerierten Datenbits zur weiteren Verarbeitung (nicht dargestellt) entnommen werden.
Die Schaltung 5 zur Ermittllmg der Phasenlage des Hittaktes der Daten liefert den empfangsseitigen Bittakt, der synchron zum Datenstrom ist. Dieser Takt wird dann an den Steuereingang der Abtastschaltung 6 angelegt. Eine geeignete Schaltung wird nachstehend anhand der Fig. 2 beschrieben.
Vom Eingang 1 gelangt der binäre Datenstrom an eine Differenzierschaltung 8, die jede Flanke in einen zur Bitlänge kurzen Impuls umwandelt. Diese Impulse gelangen vom Ausgang der Differenzierschaltung 8 an den jeweils ersten Eingang von bspw. acht UND-Schaltungen 9a bis 9h, von denen nur drei dargestellt sind.
Der jeweils zweite Eingang der UND-Schaltungen 9 ist mit je einem Ausgang einer Teilerschaltung 10 verbunden. Die Teilerschaltung 10 erzeugt aus dem achtfachen Bittakt BT acht um je 1/8 Bit phasenverschobene Impulsfolgen. Der 1-Zustand dieser Impulsfolgen ist jeweils 1/8 Bit lang. Damit stellen die acht UND-Schalzungen.9 für die Impulse am Ausgang der Differenzierschaltung 8 Phasenfenster dar, die alle die gleiche Breite haben und durch ihre Phasenverschiebung lückenlos die Länge eines Bits abdecken.
Acht Phasenfenster sind nur als Beispiel angegeben. Die Anzahl der Phasen fenster wird durch die gewünschte Auflösung bei der Ermittlung der Phase des Datenstromes bestimmt.
Jeder Ausgang der UND-Schaltungen 9 ist über je einen Umschalter 10a bis 10h, von denen nur drei dargestellt sind, mit je einem Zähler 11a bis 11h verbunden, von denen nur drei dargestellt sind.
Für eine bestimmte Meßzeit zählt jeder Zähler 11 die Anzahl der Flanken des Datenstromes, die in das jeweils zugehörige Phasenfenster gefallen sind.
Betrachtet man die zwei Grenzfälle - großes cignal/Rauschleistungs-Verhältnis - sehr kleines Signal/Rauschlei.stungs-Verhältnis so ergeben sich folgende Zustände: Bei großem Signal/Rauschleistunsverhältnis fallen alle Flanken in ein bestimmtes hasenfenster. Es wird also am Ende der Meßzeit einen Zähler je nach yewählter Meßzeit, Bitrate und Flankengehalt des Datenstromes einen gewissen Zählerstand erreicht haben, hingegen haben die restlichen Zähler den Stand Null.
Bei sehr kleinem Signal/l.-'auschleis-l-ungsverhältnis, d.h.
speziell bei fehlendem Nutzsignal, wird die Anzahl der Flanken je Phasenfenster innerhalb der Meßzeit ungefähr reich sein. Damit sind auch die Zählerstände ungefähr gleich, jedoch' etwa 1/8 - in dem hier gewählten Beispiel mit acht Phasen fenstern - des Zählerstandes bei sehr großem Signal/Rauschleistungsverhältnis.
Für Signal/Rauschleistungsverhältnisse, die zwischen diesen Grenzfällen liegen, ergeben sich für die Zählerstände entsprechende Zwischenzustände. Dabei hat ein Zähler einen maximalen Stand und die benachbarten Zähler liegen mit ihren Ständen mit wachsendem Abstand von dem Zähler mit maximalem Stand zunehmend darunter.
Damit ist also bei vorhandenem Nutzsignal der Mittelwert der Phase zwischen Datenstrom und Empfänger-Bittakt durch den maximalen Zählerstand eines Phasenfensters gekennzeichnet.
zur Auswertung der Zählerstände werden nach Ablauf der Meßzeit die Umschalter 10a bis 10h umgeschaltet. Dadurch ist eine weitere Teilerschaltung12 mit ihren Ausgängen an die Zähler lla bis 11h angeschaltet. Die Teilerschaltung 12 arbeitet wie die schon beschriebene Teilerschaltung 10, sie gibt also auch acht phasenverschobene Impulsfolgen ab. Die Zähler 11 zählen dadurch bis zu einem vorgegebenen Höchststand weiter.
Bei dem Erreichen des Höchststandes gibt der jeweilige Zähler eine logische Eins an seinen Ausgang. Der Höchststand der Zähler kann bspw. durch die Zählerauslegung oder z.B. durch eine Voreinstellung gegeben sein und er muß über dem maximal in einer Meßzeit erreichbaren Stand liegen.
Durch die phasenverschobenen Impulsfolgen wird immer nur ein Zähler zur gleichen Zeit den öchststand crreichen; auch für den Fall, daß zwei benachbarte Zähler am Ende der Meßzeit zufäLlig den gleichen Stand haben sollten. Die gewünschte Auswertezeit bestimmt die Frequenz des Bittaktes BT am Eingang der Teilerschaltung. Da in den meisten Fällen die Auswertezeit klein gegen die Meßzeit sein soll, ist der Bittakt am Eingang um ein entsprechendes Vielfaches zu erhöhen.
Eine an die Ausgänge der Zähler lla bis llh angeschaltete ODER-Schaltung 13 erkennt, ob an einem Ausgang eine logische Eins vorhanden ist und veranlaßt über eine Steuerlogik 14 die Abschaltung des Bittaktes BT am Eingang der Teilerschaltung 12. Das kann durch Betätigen eines Schalters 15 geschehen. Jetzt ist auf nur einer der Ausgangsleitungen der Zähler 11 eine logische Eins vorhanden. Diese Information wird in einer angeschlossenen Umkodierschaltung 1 in eine entsprechende Binärzahl umgewandelt. Hat z.B. der Zähler llf zuerst den Höchststand erreicht, dann erscheint am Ausgang der Umkodierschaltung 16 die Binärzahl 101, was der Dezimalzahl 5 entspricht und womit der Zähler lif gekennzeichnet ist. Die Binärzahlen können seriell oder parallel ausgegeben werden. Diese Binärinformation wird in einen Speicher 17 eingegeben und dort solange gespeichert, bis ein neues Meßergebnis vorliegt.
Der Ausgang des Speichers 17 ist mit einer Schaltung 18 zur Auswahl des Empfänger-Bittaktes verbunden. Mit der gespeicherten Binärzahl wählt diese Schaltung 18 aus ci.nem Vorrat von Empfänger-Bittakten mit verschiedenen Phasen - wie sie bspw. am Ausgang der Teilerschaltung 10 zur Verfügung stehen - den Bittakt mit der optimalsten Phase aus und gibt ihn auf den Steuereingang der Abtastschaltung 6.
Die erwähnte Steuerlogik 14 ist eine einfache Hilfsschaltung zur Steuerung des Ablaufs wie Messen bzw.
Zählen, Auswerten bzw. Hochzählen und Abspeichern und bedarf keiner näheren Erläuterung. Die Schaltung 5 wurde beim Einsatz in der Schaltungsanordnung zur Bitsynchronisation beschrieben, was ihren Einsatz auf diese Schaltungsanordnung nicht einschränkt. Die Schaltung 5 kann auch mit anderen geeigneten Schaltungsancrdnungen zur Bitsynchronisation zusammen arbeiten.
2 Ansprüche 2 Bl. Zeichnungen Leerseite

Claims

Patentansprüche Schaltungsanordnung zur Bitsynchronisation von blockweise übertragenen Daten, die aus einem zwischen ihrem Eingang und ihrer Ausgangsklemme geschaltenen Verzögerungsglied mit einer nachgeschalteten Abtastschaltung und einer mit dem Eingang verbundenen Schaltung zur Ermittlung der Phasenlage des Bittakes der Daten besteht, deren Ausgang mit dem Steuereingang der Abtastschaltung verbunden ist, nach Patent... (Patentanmeldung 29 46 701.4) dadurch gekennzeichnet, daß die Schaltung (5) zur Ermittlung der Phasenlage des Bittaktes der Daten n UND-Schaltungen (9) aufweist, deren erste Eingänge mit dem Ausgang einer Differenzierschaltung (8) verbunden sind, die an den Eingang (1) aneschaltet ist, und deren zweite Eingänge jeweils mit einem von n Ausgängen einer Teilerschaltung (10) verbunden sind, die mit dem n-fachen Bittakt (BT) beaufschlagt wird und an ihren n-Ausgängen um 1/n Bit verschobene Impulsfolgen liefert, daß n Zähler (11) den n UND-Schaltungen (9) nachgeschaltet sind und daß eine Auswerteschaltung zur Auswahl des Zählers (9) mit dem höchsten Stand vorhanden ist, die zur Ablage des Ergebnisses mit einem Speicher (17) verbunden ist.
2. Schaltungsanordnung nach Anspruch 1, durch gekennzeichnet, daß eine Steuerlogik (14) vorhanden ist, die am Ende der Meßzeit die Eingänge der Zähler (9) an die n Ausgänge einer weiteren TeiLerschaltung (12) anschaLtet, die mit einem n-fachen Bittakt (BT) beaufschlagt wird und an ihren n Ausgängen um l/n verschobene Impulsfolgen liefert, daß die Zählschaltungen (11) bei Erreichen eines vorbestimmten Standes eine logische Eins abgeben, daß die Auswerteschaltung eine Umcodierschaltung (16) ist, die entsprechend der logischen Eins auf einer ihrer Eingänge eine den abgebenden Zähler (9) kennzeichnende Zahl in den Speicher gibt (17) und daß die Ausgänge der Zähler (9) über eine ODER-Schaltung (13) zur Abschaltung der Impulsfolgen beim Erscheinen der ersten logischen Eins mit der Steuerlogik (14) verbunden sind.