DE2946701C2

DE2946701C2 - Schaltungsanordnung zur Regeneration von blockweise übertragenen Datenbits

Info

Publication number: DE2946701C2
Application number: DE19792946701
Authority: DE
Inventors: Heinz Ing.(grad.) 7530 Pforzheim Winkelmann
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1979-11-20
Filing date: 1979-11-20
Publication date: 1985-09-19
Also published as: DE2946701A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Stand der Technik

Bei der drahtlosen und bei der drahtgebundenen blockweisen Datenübertragung ist dem eigentlichen Datenblock immer eine Impulsgruppe vorangestellt, die aus zwei Teilen besteht. Der erste Teil ist häuiig eine Folge von z. B. 30 Bits, innerhalb der sich 0- und 1 -Bits abwechseln. Diese Bitfolge dient zur Ermittlung des Bittaktes für die Datenbits. Hierzu ist im Empfänger ein Bittaktgenerator vorgesehen, dessen Phasenlage mit der Phasenlage der Bitfolge verglichen wird.

Abhängig vom Vergleichsergebnis wird die Phasenlage des Bittaktgenerators so eingeregelt, daß in der Auswerteschaltung die Abtastung der Bits des zweiten Teils der Impulsgruppe und der Datenbits in der Mitte der Bits erfolgt. Hierbei ist, wie bei allen Abtastvorgängen, der Abtasttakt wesentlich kürzer als die Länge der Bits. Die Taktfrequenzen der Bittaktgeneratoren im Sender und im Empfänger müssen genügend genau übereinstimmen. Der zweite Teil der vorangestellten Bitfolge wird hauptsächlich bei der Datenübertragung im Zeit- duplex-Betrieb (Gegensprechen zwischen zwei Stationen mit Zeitteilung für Senden und Empfangen) oder im Zeitmultiplex-Beirieb (Empfang von mehreren Stationen mit Zeitteilung) benötigt.

Er besteht aus einem für die Datenblöcke gleichen Codewort und bedeutet, daß nach dem letzten Bit dieses Codewortes das erste Bit der eigentlichen Nachricht bzw. die zu der Nachricht gehörende Absender- oder Empfängeradresse folgt Diesen Vorgang bezeichnet man als Erkennung des Blockanfangs oder Blocksynchronisation. Zur Blocksynchronisation dient ein soge-S nanntes digitales Filter, auch digitaler Korrelator genannt Es besteht aus einem Schieberegister, bei dem die 0- bzw. !-Ausgänge der einzelnen Stufen entsprechend dem zu erkennenden Codewort mit Widerständen beschältet sind. Die anderen Enden der Widerstände sind zusammengeschaltet und bilden zusammen mit einer Schwellwertschaltung eine UND-Schaltung.

Aus der DE-PS 22 19 016 ist eine Anordnung bekannt, die die Phasenlage des Bittaktes eines Datenblocks ermittelt dem nur noch das Codewort vorangestellt ist.

is Da die Regelung des Bittaktes gleichzeitig mit der Bestimmung des Blockanfangs ermittelt wird, entfällt der erste Teil der vorangestellten Impulsgruppe, und die so gewonnene Zeit steht auch für die Übertragung der eigentlichen Daten zur Verfügung.

Aus der DE-AS 1942 553 ist der Teil einer Schaltungsanordnung zur Regeneration von Datenbits bekannt, der zur Ableitung von Taktsignalen aus Empfangssignalen dient wobei es sich bei den Empfangssignalen um spezielle quaternäre Signale handelt

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Regeneration von blockweise übertragenen binären Daten in ihrer Phase anzugeben, die die Verarbeitung einer größeren Datenmenge pro Zeiteinheit als die bekannte Anordnung ermöglicht.

μ Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 angegebenen Mitteln. In den Unteransprüchen sind vorteilhafte Ausgestaltungen dargestellt.

Vorteile

Da die erfindungsgemäOe Schaltungsanordnung die Phasenlage des Bittaktes direkt aus den Datenbits ableitet, ist es nicht mehr nötig, den Daicnblöckcn irgendwelche Bits voranzustellen. Die dadurch gewonnene Zeit steht nun auch für die Übertragung der eigentlichen Daten zur Verfugung.

Beschreibung

Die Erfindung wird nun nachstehend anhand von Zeichnungen eines Ausführungsbeispiels näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung und

F i g. 2 ein Blockschaltbild einer Schaltung zur Ermittlung der Phasenlage des Bittaktes.

In F i g. I ist von einem Datenempfänger der hochfrequente Teil nicht dargestellt. An einer Eingangsklemme E liegt das zwischenfrequente Signal (ZF) an und gelangt an einen Diskriminator 2, der bei einer FSK-Datenübertragung die binäre Zeichenfolge erzeugt. Das demodulierte Basisbandsignal gelangt an einen Tiefpaß zur Basisbandbegrenzung, was gleichbedeutend mit einer Rauschbandbegrenzung ist, und nachfolgend an ei-

M) nen Amplitudenbegrenzer 3, so daß an dessen Ausgang ein binärer Datenstrom zur Verfügung steht. Jc nach dem Signal/Rauschverhältnis im hochfrequenten Übertragungskanal werden die F-'lanken der Daten-Bits mit einem mehr oder weniger großen litter behaftet sein.

h5 An den Amplitudenbegrenzer 3 ist ein Kingang I eines Verzögerungsgliedcs 4 und eine Schaltung 5 zur F.rmittlung der Phasenlage des Bittaktes der Daten angeschlossen. Das Verzögerungsglied 4 weist die Vcr/ö-

gcrungszeit τ auf, arbeitet vorzugsweise digital und kann daher aus einem Schieberegister bestehen. Die Vcr/ögerungszeit r entspricht z. B. der Lunge eines Datcnblocks der vorgesehenen blockweiscn Übertragung. Die Daten im Schieberegister werden z. B. mit dem s löfachcn Bittakt Ar verschoben, damit der vorhandene Jitter an den Flanken der Datenbits erhalten bleibt Der Takt 16 χ fir kann aus einem im Empfänger vorhandenen Taktgeber abgeleitet werden. An das Verzögerungsglied 4 ist eine Abtastschaltung 6 angeschlossen, in der die Datutbits des Datenstroms jeweils in ihrer Mitte abgetastet werden. Hierdurch werden die Datenbits in ihrer Phase regeneriert, und der vorhandene Jitter wird weitgehend beseitigt. Die Abtastschaltung 6 kann aus einem D-Flipflop bestehen, dem am Dateneingang die Daten und am Takteingang der wiedergewonnene und synchronisierte Bittakt zugeführt werden. An einer Ausgangsklemme 7 der Abtastschaltung 6 können dann die regenerierten Datenbits zur weiteren Verarbeitung (nicht dargestellt) entnommen werden.

Die Schaltung 5 zur Ermittlung der Phasentage des Bittaktes der Daten liefert den empfangsseitigen Bhtakt, der synchron zum Datenstrom ist. Dieser Takt wird dann an den Steuereingang der Abtastschaltung β angelegt. Es kann hierfür eine beliebige geeignete Schal- tiingsanordnung eingesetzt werden. Die Schaltungsan-Ordnung muß eine Inicgrationstzcit aufweisen, die der Verzögerungszeit r des Verzögerungsgliedes 4 entspricht. Hierdurch wird erreicht, daß die mittlere Phasenlagc des Bitta'ktes über eine Blocklänge ermittelt wird. Die gefundene Phase des Bittaktes muß dann für die Dauer der Abtastung eines Datenblocks in der Abtastschaltung 6 gespeichert werden.

In Fig.2 ist eine Schaltungsanordnung zur Ermittlung der Phasenlage des Bittaktes der Daten dargestellt. J5 In einem Phasendeteklor 8 wird der binäre Datenstrom vom Ausgang des Amplitudenbegrenzers 3 mit dem von einem .spannungsgesteuerten Taktoszillator 9 erzeugten Takt verglichen. Bei Abweichungen in der Phasenlage wird eine Regelspannung vom Phasendetcktor 8 über einen Tiefpaß 10 auf den Taktoszillator 9 gegeben (PLL). Der synchronisierte Bittakt gelangt vom Ausgang des Taktoszillators 9 auf den Stcuercingang der Abtastschaltung 6. Zwischen dem Tiefpaß 10 und dem Oszillator 9 ist eine Halteschaltung vorhanden, die aus einem Kondensator und einem Unterbrecherkontakt besteht.

Folgen die Da'enblöcke dicht aufeinander, so kann es notwendig sein, zwei Schaltungsanordnungen zur Ermittlung der Phasenlage wechselweise zu benutzen.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Regeneration von blockweise übertragenen Datenbits in ihrer Phase, dadurch gekennzeichnet, daß sie aus einem zwischen ihrem Eingang (1) und ihrer Ausgangsklemme (7) geschalteten Verzögerungsglied (4) mit einer nachgeschalteten Abtastschaltung (6) und einer mit dem Eingang (!) verbundenen Schaltung (5) zur Ermittlung der Phasenlage des Bittaktes der Daten besteht, deren Ausgang mit dem Steuereingang der Abtastschaltung (6) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Verzögerungsglied (4) digital arbeitet und aus einem Schieberegister besteht, das eine Verzögerungszeit (r) entsprechend der Länge eines Datenblocks aufweist und das mit dem 16fachen Bittakt betrieben wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltung (5) zur Ermittlung der Phasenlage des Bittaktes der Daten alle 0/1-Übergänge in einem Datenblock auswertet, daß die Schaltung einen Integrator mit einer Integrationszeit gleich der Verzögerungszeit des Verzögerungsgliedes zur Ermittlung der mittleren Phase über die Blocklänge und einen Speicher für den gefundenen Bittakt während der Abtastung durch die Abtastschaltung (6) enthält.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Schaltung (S) aus einem Taktoszillator (9) mit einer Phasenregelschleife (8,10) besteht