DE3045806C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Empfänger mit einer Schaltungsanordnung zur Bitregeneration gemäß dem Ober­ begriff des Patentanspruchs 1.

Eine derartige Schaltungsanordnung ist aus dem Haupt­ patent DE 30 12 075 bekannt. Zur Entscheidung, ob die regenerierten Daten dekodiert und weiterverwendet werden dürfen, ist noch die Kenntnis der Störintensität im Übertragungskanal notwendig.

Der Erfindung liegt die Aufgabe zugrunde, für die eingangs genannte Schaltungsanordnung einen Stördetektor anzugeben. Die Lösung dieser Aufgabe erfolgt mit den in Anspruch 1 angegebenen Mitteln. Vorteilhafte Ausgestaltungen können den Unteransprüchen entnommen werden.

Ohne großen zusätzlichen Aufwand ist neben der Bitsynchroni­ sation auch eine Stördetektion möglich, die deswegen so ein­ fach gehalten werden kann, weil nur der amplitudenregenerier­ te Bitstrom des Empfängers zur Ableitung des Störzustandes herangezogen werden muß. Weiterhin ist vorteilhaft, daß die Ableitung des Störzustandes genau an die Blocklänge der über­ tragenen Daten anpaßbar ist. Damit liefert die Stördetektion die Meldung über den Störzustand immer für einen jeweils empfangenen und zu verarbeitenden Block. Daher besteht bei mehrfacher Übertragung desselben Blockes die Möglichkeit, nur die empfangenen Blöcke mit dem höchsten Konfidenzwert weiterzuverarbeiten.

Die Erfindung wird nur nachstehend anhand von Zeichnungen von Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines Empfängers für blockweise übertragene Daten;

Fig. 2 ein Blockschaltbild einer ersten Ausführung einer Schaltungsanordnung zur Bitsynchroni­ sation und Stördetektion und

Fig. 3a und b ein Blockschaltbild einer zweiten Ausführung.

In Fig. 1 ist von einem Datenempfänger der hochfrequente Teil nicht dargestellt. An einer Eingangsklemme E liegt das zwischenfrequente Signal (ZF) an und gelangt an einen Dis­ kriminator 1, der bei einer FSK-Datenübertragung ein FSK- Diskriminator ist und die binäre Zeichenfolge erzeugt. Das demodulierte Basisbandsignal gelangt an einen Tiefpaß 2 zur Basisbandbegrenzung was gleichbedeutend mit einer Rausch­ bandbegrenzung ist, und nachfolgend an einen Amplitudenent­ scheider 3, so daß an dessen Ausgang ein binärer Datenstrom zur Verfügung steht. Durch die harte Entscheidung für eine logische 1 oder eine logische 0 geht die in der Amplitude enthaltene Information über das Störsignal verloren. Die Information über das Störsignal ist nur noch im Flanken­ jitter der vom Amplitudenentscheider abgegebenen Binär­ zeichen enthalten. Je nach dem Signal/Rauschverhältnis im hochfrequenten Übertragungskanal werden die Flanken der Daten-Bits mit einem mehr oder weniger großen Jitter be­ haftet sein.

Der Ausgang e des Amplitudenentscheiders 3 stellt gleich­ zeitig den Eingang eines Verzögerungsgliedes 4 und einer Schaltung 5 zur Ermittlung der Phasenlage des Bittaktes der Daten und zur Stördetektion dar. Das Verzögerungsglied 4 weist die Verzögerungszeit τ auf. Die Verzögerungszeit τ entspricht zum Beispiel der Länge eines Datenblocks der vorgesehenen blockweisen Übertragung. Da der nur amplituden­ regenerierte binäre Datenstrom blockweise verarbeitet wird, stehen die Ergebnisse der Bitsynchronisation und Stördetektion erst am Ende eines verarbeiteten Blockes zur Verfügung. Das Verzögerungsglied 4 kann zum Beispiel aus einem RAM-Speicher (Random-Access-Memory) bestehen. Damit kein Informationsverlust entsteht, wird der ampli­ tudenregenerierte Bitstrom mit zum Beispiel dem 8- oder 16-fachen Bittakt B _T abgetastet und gespeichert. Damit bleibt einerseits der vorhandene Flankenjitter der Daten­ bits erhalten und andererseits kann man sich leicht an andere Blocklängen anpassen. An das Verzögerungsglied 4 ist eine Abtastschaltung 6, zum Beispiel ein D-Flipflop, angeschlossen, in der die Datenbits des Datenstroms je­ weils in ihrer Mitte abgetastet werden. Hierdurch werden die Datenbits in ihrer Phase regeneriert und der vorhande­ ne Jitter wird beseitigt. An einer Ausgangsklemme a der Abtastschaltung 6 können dann die regenerierten Datenbits zur weiteren Verarbeitung durch einen Decoder 7, dem ein Schalter 36 folgt, entnommen werden.

Die Schaltung 5 liefert den empfangsseitigen Bittakt, der synchron zum Datenstrom ist. Dieser Takt wird dann an den Steuereingang der Abtastschaltung 6 und an den Decoder 7 an­ gelegt. Gleichzeitig steht das entsprechende Signal der Störentscheidung bereit, das auf den Schalter 36 einwirkt. Sowie der auch zeitregenerierte Bitstrom in den Decoder 7 gelangt, steht auch die jeweils einen Datenblock betreffen­ de Störentscheidung zur Verfügung, wodurch der Schalter 36 geöffnet oder geschlossen wird und/oder der Decoder vor zu häufigen Falschkorrekturen bewahrt wird. Am Ausgang A des Decoders 7 stehen dann die decodierten Daten zur Verfü­ gung. Am Ausgang α steht das Signal der Störentscheidung zur anderweitigen Verwendung, zum Beispiel zur Blockauswahl bei einer mehrfachen Übertragung, zur Verfügung.

Für die Störentscheidung läßt sich das in der DE-OS 30 12 075 bereits vorgeschlagene Prinzip der Bitsynchroni­ sation von blockweise übertragenen Daten durch entsprechen­ de Erweiterung vorteilhaft verwenden, so daß nicht nur die Phasenlage des Bittaktes der empfangenen Daten für den empfangsseitigen Bittakt, sondern darüber hinaus auch noch eine Aussage über den Störzustand der empfangenen Daten gewonnen wird.

Das Prinzip dieser Störentscheidung beruht darauf, daß durch eine Anzahl von Phasenfenstern gleicher Breite, die durch Aneinanderreihung lückenlos die Länge eines Bits ab­ decken, die Anzahl der Flanken des empfangsseitigen Bit­ stromes über eine bestimmte Meßzeit - zweckmäßigerweise angepaßt an die Blocklänge der zu übertragenen Daten - erfaßt wird, die in das jeweils zugehörige Phasenfenster gefallen ist.

Bei großem Signal/Rauschleistungsverhältnis fallen prak­ tisch alle Flanken in ein bestimmtes Phasenfenster. Es wird am Ende der Meßzeit ein Zähler zur Zählung der Flankenzahl je nach gewählter Meßzeit, Bitrate und Flankengehalt des Bitstromes einen gewissen Zählerstand erreicht haben. Für die restlichen Phasenfenster hingegen haben die zugehörigen Zähler praktisch den Stand Null.

Bei sehr kleinem Signal/Rauschleistungsverhältnis, d.h. speziell bei fehlendem Nutzsignal, wird die Anzahl der Flanken je Phasenfenster innerhalb der Meßzeit ungefähr gleich sein. Damit sind auch die Zählerstände der zuge­ hörigen Zähler ungefähr gleich. In dem gewählten Beispiel mit acht Phasenfenstern betragen sie etwa 1/8 des Zähler­ standes bei sehr großem Signal/Rauschleistungsverhältnis.

Für Signal/Rauschleistungsverhältnisse, die zwischen diesen Grenzfällen liegen, ergeben sich für die Zählerstände ent­ sprechende Zwischenwerte. Dabei hat ein Zähler einen maxi­ malen Wert und die benachbarten Zähler liegen mit ihren Werten mit wachsendem Abstand von dem Zähler mit dem Maxi­ malwert zunehmend darunter.

Aufgrund dieser Eigenschaften ist es nun möglich, auch eine Störentscheidung abzuleiten. Dafür gibt es mehrere Möglich­ keiten.

Eine Möglichkeit besteht darin, mit einem zusätzlichen Zäh­ ler die Differenz der Zählimpulse festzustellen, die not­ wendig ist, um nach Ablauf der Meßzeit den Zähler mit dem Höchststand zu identifizieren. Der Zählerstand des zusätz­ lichen Differenzzählers ist ebenfalls kennzeichnend für das Signal/Rauschleistungsverhältnis. Wegen den oben erwähnten Eigenschaften für die Zählerstände der zugehörigen Phasenfenster, ist der Stand des Differenzzählers umso größer, je kleiner das Signal/Rauschleistungsverhältnis ist. Diese Art der Stördetektion zeigt daher die richtige Tendenz in Abhängigkeit vom Signal/Rauschleistungsverhältnis.

Ein Ausführungsbeispiel ist in der Fig. 2 dargestellt. Zu­ erst sei kurz auf die schon vorgeschlagene Schaltungsan­ ordnung zur Bitsynchronisation eingegangen.

Vom Ausgang e gelangt der binäre Datenstrom an eine Differenzierschaltung 8, die jede Flanke in einen zur Bitlänge kurzen Impuls umwandelt. Diese Impulse gelan­ gen vom Ausgang der Differenzierschaltung 8 an den je­ weils ersten Eingang von beispielsweise acht UND-Schal­ tungen 9 a bis 9 h, von denen nur drei dargestellt sind. Der jeweils zweite Eingang der UND-Schaltungen 9 ist mit je einem Ausgang einer Teilerschaltung 10 verbunden. Die Teilerschaltung 10 erzeugt aus dem achtfachen Bit­ takt B _T acht um je 1/8 Bit phasenverschobene Impulsfol­ gen. Der 1-Zustand dieser Impulsfolgen ist jeweils 1/8 Bit lang. Damit stellen die acht UND-Schaltungen 9 für die Impulse am Ausgang der Differenzierschaltung 8 Pha­ senfenster dar, die alle die gleiche Breite haben und durch ihre Phasenverschiebung lückenlos die Länge eines Bits abdecken.

Acht Phasenfenster sind nur als Beispiel angegeben. Die Anzahl der Phasenfenster wird durch die gewünschte Auf­ lösung bei der Ermittlung der Phase des Datenstromes bestimmt.

Jeder Ausgang der UND-Schaltungen 9 ist über je einen Umschalter 10 a bis 10 h, von denen nur drei dargestellt sind, mit je einem Zähler 11 a bis 11 h verbunden, von denen nur drei dargestellt sind. Für eine bestimmte Meß­ zeit zählt jeder Zähler 11 die Anzahl der Flanken des Datenstromes, die in das jeweils zugehörige Phasenfenster gefallen sind.

Zur Auswertung der Zählerstände werden nach Ablauf der Meßzeit die Umschalter 10 a bis 10 h umgeschaltet. Dadurch ist eine weitere Teilerschaltung 12 mit ihren Ausgängen an die Zähler 11 a bis 11 h angeschaltet. Die Teilerschal­ tung 12 arbeitet wie die schon beschriebene Teilerschal­ tung 10, sie gibt also auch acht phasenverschobene Im­ pulsfolgen ab. Die Zähler 11 zählen dadurch bis zu einem vorgegebenen Höchststand weiter. Bei dem Erreichen des Höchststandes gibt der jeweilige Zähler eine logische Eins an seinen Ausgang. Der Höchststand der Zähler kann bei­ spielsweise durch die Zählerauslegung oder zum Beispiel durch eine Voreinstellung gegeben sein und er muß über dem maximal in einer Meßzeit erreichbaren Stand liegen.

Durch die phasenverschobenen Impulsfolgen wird immer nur ein Zähler zur gleichen Zeit den Höchststand erreichen; auch für den Fall, daß zwei benachbarte Zähler am Ende der Meßzeit zufällig den gleichen Stand haben sollten. Die ge­ wünschte Auswertezeit bestimmt die Frequenz des Bittaktes B _T am Eingang der Teilerschaltung. Da in den meisten Fäl­ len die Auswertezeit klein gegen die Meßzeit sein soll, ist der Bittakt am Eingang um ein entsprechendes Vielfaches zu erhöhen.

Eine an die Ausgänge der Zähler 11 a bis 11 h angeschaltete ODER-Schaltung 13 erkennt, ob an einem Ausgang eine logi­ sche Eins vorhanden ist und veranlaßt über eine Steuerlogik 14 die Abschaltung des Bittaktes B _T am Eingang der Teiler­ schaltung 12. Das kann durch Betätigen eines Schalters 15 geschehen. Jetzt ist auf nur einer der Ausgangsleitungen der Zähler 11 eine logische Eins vorhanden. Diese Informa­ tion wird in einer angeschlossenen Umkodierschaltung 16 in eine entsprechende Binärzahl umgewandelt. Hat zum Beispiel der Zähler 11 f zuerst den Höchststand erreicht, dann erscheint am Ausgang der Umkodierschaltung 16 die Binär­ zahl 101, was der Dezimalzahl 5 entspricht und womit der zähler 11 f gekennzeichnet ist. Die Binärzahlen können seriell oder parallel ausgegeben werden. Diese Binärin­ formation wird in einen Speicher 17 eingegeben und dort solange gespeichert, bis ein neues Meßergebnis vorliegt.

Der Ausgang des Speichers 17 ist mit einer Schaltung 18 zur Auswahl des Empfänger- Bittaktes verbunden. Mit der gespeicherten Binärzahl wählt diese Schaltung 18 aus einem Vorrat von Empfänger-Bittakten mit verschiedenen Phasen - wie sie beispielsweise am Ausgang der Teilerschaltung 10 zur Verfügung stehen - den Bittakt mit der optimalen Phase aus und gibt ihn auf den Steuereingang der Abtast­ schaltung 6.

Die erwähnte Steuerlogik 14 ist eine einfache Hilfsschal­ tung zur Steuerung des Ablaufs wie Messen bzw. Zählen, Aus­ werten bzw. Hochzählen und Abspeichern und bedarf keiner näheren Erläuterung. Ein zusätzlicher Zähler 19 zählt die Differenz der Zählimpulse, die benötigt wird, um nach Ab­ lauf der Meßzeit den Zähler mit dem Höchststand zu kenn­ zeichnen. Sowie dieser Zähler identifiziert ist, wird der Zählerstand des Differenzzählers 19 in einem Zwischen­ speicher 20 solange gespeichert, bis ein neuer Meßwert vorliegt. Der im Zwischenspeicher 20 festgehaltene Meß­ wert wird mit einer geeigneten Schwelle B in einer Vergleichsschaltung 21 verglichen. Liegt der Meßwert über der Schwelle B, so ist dies kennzeichnend für ein kleines Signal/Rauschleistungsverhältnis. Damit erscheint am Aus­ gang ein Signal, das zum Beispiel die Ausgabe des dazu­ gehörenden decodierten Datenblockes durch Öffnen des Schal­ ters 36 verhindert oder besonders kennzeichnet. Diese be­ sondere Kennzeichnung kann bei der Verwendung eines fehler­ erkennenden Codes zur weiteren Fehlerentscheidung herange­ zogen werden. Liegt der Meßwert des Differenzzählers 19 je­ doch unterhalb der Schwelle B, so wird dies als kennzeich­ nend für ein großes Signal/Rauschleistungsverhältnis inter­ pretiert. Das Decodierergebnis kann in diesem Fall an den Benutzer durch Schließen des Schalters 36 weitergegeben werden.

Das geschilderte, einfache Prinzip für die Ableitung eines Störkriteriums geht von der Vorstellung aus, daß bei großem Signal/Rauschleistungsverhältnis auch stets eine entsprechend große Anzahl von Flanken des empfangenen Bitstromes in ein Phasenfenster fällt und folglich der zugehörige Zähler einen großen Maximalwert erreicht. Für den Differenzzähler 19 be­ deutet dies einen kleinen Zählerstand kennzeichnend für großes Signal/Rauschleistungsverhältnis. Nun kann aber der Flan­ kengehalt des empfangenen Bitstromes bei konstanter Meßzeit auch bei großem Signal/Rauschleistungsverhältnis nicht kon­ stant sein, weil der empfangene Bitstrom Zufallscharakter hat, daher schwankt bei konstanter Meßzeit auch die Gesamtzahl der pro Meßzeit im empfangenen Bitstrom enthaltenen Flanken. Da­ durch ist die Störentscheidung aufgrund des einfachen Stör­ kriteriums nicht so zuverlässig.

Für eine zuverlässigere Störentscheidung muß daher die Ver­ teilung der Flankenanzahl auf die Phasenfenster in Abhängig­ keit vom Signal/Rauschleistungsverhältnis, der Gesamt-Flan­ kengehalt pro Meßzeit und der Maximalwert der Flankenanzahl unter den Phasenfenstern berücksichtigt werden.

Die Ableitung eines zuverlässigeren Störkriteriums beruht daher auf folgendem Prinzip: Bei großem Signal/Rausch­ leistungsverhältnis fallen praktisch alle Flanken in ein bestimmtes Phasenfenster. Die restlichen Phasenfenster enthalten praktisch keine Flanken. Dies trifft insbesondere auf diejenigen Phasenfenster zu, die den größten Ab­ stand vom Phasenfenster mit der maximalen Flankenanzahl haben. Mit abnehmendem Signal/Rauschleistungsverhältnis nimmt jedoch die Anzahl der Flanken für die Phasenfenster in diesen Randlagen zu. Bei sehr kleinem Signal/Rausch­ leistungsverhältnis enthält jedes Phasenfenster praktisch gleich viele Flanken. Infolgedessen ist die Anzahl der Flanken für die Phasenfenster in den Randlagen ungefähr gleich groß. Die Anzahl der Flanken pro Phasenfenster beträgt in diesem Falle etwa 1/n der Flankenanzahl des Phasenfensters mit dem Maximalwert bei großem Signal/- Rauschleistungsverhältnis. Dabei ist n die Anzahl der Phasenfenster.

Die Eigenschaft, daß die Anzahl der Flanken in den Phasen­ fenstern mit Randlage mit abnehmendem Signal/Rauschleistungs­ verhältnis zunimmt, läßt sich daher als Kriterium zur Kenn­ zeichnung des Störzustandes eines übertragenen Blockes aus­ nützen. Vergleicht man die Anzahl der Flanken derjenigen Phasenfenster, die den größten Abstand vom Phasenfenster mit maximaler Flankenanzahl haben, mit dem durch n divi­ dierten Gesamt-Flankengehalt pro Meßzeit, so liegt für mittlere und große Signal/Rauschleistungsverhältnisse die durch n dividierte Gesamtflankenanzahl oberhalb der Flan­ kenanzahl der Phasenfenster mit Randlage. Bei kleinem Sig­ nal/Rauschleistungsverhältnis erreicht die Flankenanzahl der Phasenfenster mit Randlage die durch n dividierte Ge­ samtflankenzahl. Wegen den Schwankungen des zugrundeliegen­ den Zufallsprozesses treten jedoch unvermeidliche Spitzen und Einbrüche in der Flankenanzahl der Phasenfenster mit Randlage auf. Um diese Spitzen und Einbrüche auszugleichen, ist es zweckmäßig, die Flankenanzahl der Phasenfenster mit Randlage zu summieren. Dabei können z.B. zwei, drei oder vier usw. durch ihre Randlage gekennzeichnete Phasenfenster zur Summenbildung verwendet werden. Vergleicht man nun die­ sen "geglätteten" Wert mit einem aus der Gesamtflankenan­ zahl abgeleiteten Schwellwert, so liegt bei mittlerem und großem Signal/Rauschleistungsverhältnis der derart gebil­ dete Summenwert stets unterhalb des Schwellwertes. Bei sehr kleinem Signal/Rauschleistungsverhältnis liegt jedoch der Summenwert oberhalb des Schwellwertes. Damit läßt sich ein sehr kleines Signal/Rauschleistungsverhältnis von weni­ gen dB dadurch kennzeichnen, daß der Summenwert der Flan­ kenanzahl von Phasenfenstern mit Randlage oberhalb eines aus der Gesamtflankenanzahl pro Meßzeit abgeleiteten Schwell­ wertes liegt. Aufgrund dieses Störkriteriums ist eine Stör­ entscheidung zuverlässig durchführbar. Das Ergebnis der Störentscheidung wird dazu benutzt, den Decodierer 7 vor falschen Entscheidungen zu bewahren oder bei mehrfacher Übertragung der gleichen Information eine Blockauswahl in dem Sinne vorzunehmen, daß nur der Block mit dem höchsten Konfidenzwert ausgegeben wird.

Ein Ausführungsbeispiel einer hierzu geeigneten Schaltungs­ anordnung ist in den Fig. 3a und 3b dargestellt, wobei die Fig. 3a links von der Fig. 3b anzuordnen ist. Auf die schon zur Fig. 2 beschriebene Schaltungsanordnung zur Bit­ synchronisation wird nicht weiter eingegangen, sondern nur die zusätzlichen Schaltungsteile aufgeführt.

Mit einem an die Differenzierschaltung 8 angeschlossenen m:1-Teiler 22 und einem nachgeschalteten Zähler 23 wird ein geeigneter Schwellwert aus dem Gesamt­ flankengehalt pro Meßzeit ermittelt. Am Ende der Meßzeit steht auch die jeweils pro Phasenfenster auftretende Flan­ kenanzahl zur Verfügung. Sie wird zur weiteren Verarbeitung in den Zählern 11 a bis 11 h nachfolgenden Zwischenspeichern 24 bis 31 festgehalten. Entsprechend dem erläuterten Prin­ zip werden nun die Phasenfenster mit Randlage bestimmt. Dies erfolgt durch die im Speicher 17 am Ende der Meßzeit erscheinende Information über das Phasenfenster mit der maximalen Flankenanzahl. Diese in binärer Form vorliegende Information wird einem den Zwischenspeichern 24 bis 31 nachgeschalteten Stufenschalter 32 mit mehreren Ebenen zu­ geführt. Aufgrund dieser Information werden dann die Pha­ senfenster mit Randlage ausgewählt.

Der Stufenschalter 32 besitzt soviele Ebenen wie Phasen­ fenster mit Randlage summiert werden sollen. Jede Ebene des Stufenschalters 32 besitzt eine der Anzahl der Zwischen­ speicher 24 bis 31 entsprechende Anzahl von Eingängen und Ausgängen. Die Anzahl ist dabei bestimmt durch die binäre Darstellung des Maximalwertes der Flankenanzahl in einem Phasenfenster mit Randlage. Die Flankenanzahl der vom Stu­ fenschalter 32 ausgewählten Phasenfenster mit Randlage wird in einem nachgeschalteten Volladdierer 33 binär summiert. Das Additionsergebnis vergleicht ein Komparator 34 mit dem vom Zähler 22 ermittelten Schwellwert. Das Vergleichser­ gebnis wird in einem Speicher 35 solange gespeichert, bis ein neues Meßergebnis vorliegt und steht solange am Aus­ gang α zur Verfügung und wird gleichzeitig dem Schalter 36 im Decoder 7 zugeführt.

Zur Steuerung der Vorgänge für den Stördetektor wird die Steuerlogik 14 verwendet. Dazu ist eine Verbindung zwischen der Steuerlogik 14 und den Zwischenspeichern 24 bis 31 und dem Speicher 35 vorhanden.

Claims (4)

1. Empfänger für ein digitales Datenübertragungssystem mit blockweiser Übertragung der Daten und mit einer Ein­ richtung zur Bitregeneration, wobei die Einrichtung aus einem zwischen ihrem Eingang und ihrem Ausgang geschal­ teten Verzögerungsglied mit einer nachgeschalteten Ab­ tastschaltung und einer mit dem Eingang verbundenen Schaltung (5) zur Ermittlung der Phasenlage des Bit­ taktes der Daten besteht, deren Ausgang mit dem Steuer­ eingang der Abtastschaltung verbunden ist, wobei diese Schaltung n UND-Schaltungen (9) aufweist, deren erste Eingänge mit dem Ausgang einer Differenzierschaltung (8) verbunden sind, die an den Eingang (1) angeschaltet ist, und deren zweite Eingänge jeweils mit einem von n Aus­ gängen einer Teilerschaltung (10) verbunden sind, die mit dem n-fachen Bittakt (B _T ) beaufschlagt wird und an ihren n-Ausgängen um 1/n Bit verschobene Impulsfolgen liefert und n Zähler (11) den n UND-Schaltungen (9) nachgeschaltet sind und eine Auswerteschaltung zur Aus­ wahl des Zählers (11) mit dem höchsten Stand vorhanden ist, die zur Ablage des Ergebnisses mit einem Speicher (17) verbunden ist, und wobei eine Steuerlogik (14) vor­ handen ist, die am Ende der Meßzeit die Eingänge der Zähler (11) an die n Ausgänge einer weiteren Teiler­ schaltung (12) anschaltet, die mit einem n-fachen Bit­ takt (B _T ) beaufschlagt wird und an ihren n Ausgängen um 1/n verschobene Impulsfolgen liefert, und die Zähler (11) bei Erreichen eines vorbestimmten Standes eine logische Eins abgeben, und damit die Abschaltung der Impulsfolgen der weiteren Teilerschaltung (12) veran­ lassen nach Patent DE 30 12 075, dadurch gekennzeichnet, daß zur Stördetektion die Anzahl der Impulse der weiteren Teil­ erschaltung (12) in einem Zähler (19) gezählt wird, des­ sen Rücksetzeingang mit der Steuerlogik (14) verbunden ist, daß der Zählerstand des Zählers (19) in einer Ver­ gleichsschaltung (21) mit einem Schwellwert (B) ver­ glichen wird, und bei dessen Überschreitung am Ausgang der Vergleichsschaltung (21) ein Störmeldungssignal ab­ greifbar ist.

2. Empfänger für ein digitales Datenübertragungssystem mit blockweiser Übertragung der Daten und mit einer Ein­ richtung zur Bitregeneration, wobei die Einrichtung aus einem zwischen ihrem Eingang und ihrem Ausgang geschal­ teten Verzögerungsglied mit einer nachgeschalteten Ab­ tastschaltung und einer mit dem Eingang verbundenen Schaltung (5) zur Ermittlung der Phasenlage des Bit­ taktes der Daten besteht, deren Ausgang mit dem Steuer­ eingang der Abtastschaltung verbunden ist, wobei diese Schaltung n UND-Schaltungen (9) aufweist, deren erste Eingänge mit dem Ausgang einer Differenzierschaltung (8) verbunden sind, die an den Eingang (1) angeschaltet ist, und deren zweite Eingänge jeweils mit einem von n Aus­ gängen einer Teilerschaltung (10) verbunden sind, die mit dem n-fachen Bittakt (B _T ) beaufschlagt wird und an ihren n-Ausgängen um 1/n Bit verschobene Impulsfolgen liefert und n Zähler (11) den n UND-Schaltungen (9) nachgeschaltet sind und eine Auswerteschaltung zur Aus­ wahl des Zählers (11) mit dem höchsten Stand vorhanden ist, die zur Ablage des Ergebnisses mit einem Speicher (17) verbunden ist, und wobei eine Steuerlogik (14) vor­ handen ist, die am Ende der Meßzeit die Eingänge der Zähler (11) an die n Ausgänge einer weiteren Teiler­ schaltung (12) anschaltet, die mit einem n-fachen Bit­ takt (B _T ) beaufschlagt wird und an ihren n Ausgängen um 1/n verschobene Impulsfolgen liefert, und die Zähler (11) bei Erreichen eines vorbestimmten Standes eine logische Eins abgeben, und damit die Abschaltung der Impulsfolgen der weiteren Teilerschaltung (12) veranlas­ sen nach Patent DE 30 12 075 , dadurch ge­ kennzeichnet, daß zur Stördetektion die Anzahl der Im­ pulse der weiteren Teilerschaltung (12) gezählt wird, daß der Zählerstand desjenigen Zählers (11), der den größten Abstand zum Zähler mit dem höchsten Zählerstand aufweist, verglichen wird mit der durch n geteilten An­ zahl der Impulse am Ausgang der Differenzierschaltung (8) pro Meßzeit und das Ergebnis ein Maß für das Signal/Rauschleistungsverhältnis ist.

3. Empfänger nach Anspruch 2, dadurch gekennzeichnet, daß die Summe der Zählerstände von m Zählern mit dem größten Abstand zum Zähler mit dem höchsten Zählerstand als Vergleichswert benutzt wird.

4. Empfänger nach Anspruch 3, dadurch gekennzeichnet, daß eine Reihenschaltung aus einem an den Ausgang der Differenzierschaltung (8) angeschlossenen Teiler (22), einem Zähler (23), einer Vergleichsschaltung (34) und einem Speicher (35) vorhanden ist, daß an die Zähler (11) je ein Speicher (24-31) angeschlossen ist und daß durch einen vom abgespeicherten Signal der Auswerte­ schaltung (16/17) gesteuerten Stufenschalter (32) mit m Ebenen die ausgewählten Speicher (24-31) mit einem nach­ folgenden Addierer (33) verbunden sind, dessen Ausgang an die Vergleichsschaltung (34) angeschlossen ist.