DE3045806A1 - Empfaenger fuer ein digitales datenuebertragungssystem - Google Patents

Description

• Empfänger für ein digitales Datenübertragungssystem
• Die Erfindung bezieht sich auf einen Empfänger gemäß dem Oberbegriff des Patentanspruchs 1. Aus dem Bericht "Die Fehlerkorrekturverfahren für dic Datenübertragung auf stark gestörten Verbindungen" von H. Marko, Nachrichtentechnische Fachberichte 25 (1962) Seite 101-108 ist ein derartiger Empfänger bekannt.
• Neben der Fehlersicherung durch Codierung wird auch eine Fehlersicherung durch Störerkennung angegeben und dabei auf den Amplituden- und den Zeittoleranzdetektor hingewiesen. Beim Zeittoleranzdetektor wird der Bereich für die zulässigen Nulldurchgänge der Daten toleriert.
• Eine Einrichtung zur Bitsynchronisation wurde bereits vorgeschlagen (DE-OS 30 12 075). Zur Entscheidung, ob die regenerierten Daten dekodiert und weiterverwendet werden dürfen, ist noch die Kenntnis der Störintensität im Übertragungskanal notwendig.
• Der Erfindung liegt die Aufgabe zugrunde, für die eingangs genannte Schaltungsanordnung einen Stördetektor anzugeben.
• Die Lösung dieser Aufgabe erfolgt mit den in Anspruch 1 angegebenen Mitteln. Vorteilhafte Ausgestaltungen können den Unteransprüchen entnommen werden.
• Ohne großen zusätzlichen Aufwand ist neben der Bitsynchronisation auch eine Stördetektion möglich, die deswegen so einfach gehalten werden kann, weil nur der amplitudenregenerier te Bitstrom des Empfängers zur Ableitung des Störzustandes herangezogen werden muß. Weiterhin ist vorteilhaft, daß die Ableitung des Störzustandes genau an die Blocklänge der übertragenen Daten anpaßbar ist. Damit liefert die Stördetektion die Meldung über den Störzustand immer für einen jeweils empfangenen und zu verarbeitenden Block. Daher besteht bei mehrfacher Übertragung desselben Blockes die Möglichkeit, nur die empfangenen Blöcke mit dem höchsten Konfidenzwert weiterzuverarbeiten.
• Die Erfindung wird nur nachstehend anhand von Zeichnungen von Ausführungsbeispielen näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild eines Empfängers für blockweise übertragene Daten; Fig. 2 ein Blockschaltbild einer ersten Ausführung einer Schaltungsanordnung zur Bitsynchronisation und Stördetektion und Fig. 3a ein Blockschaltbild einer zweiten Ausführung.
• und b In Fig. 1 ist von einem Datenempfänger der hochfrequente Teil nicht dargestellt, An einer Eingangsklemme E liegt das zwischenfrequente Signal (ZF) an und gelangt an einen Diskriminator 1, der bei einer FSK-Datenübertragung ein FSK-Diskriminator ist und die binäre Zeichenfolge erzeugt. Das demodulierte Basisbandsignal gelangt an einen Tiefpaß 2 zur Basisbandbegrenzung was gleichbedeutend mit einer Rauschbandbegrenzung ist, und nachfolgend an einen Amplitudenentscheider 3, so daß an dessen Ausgang eein binärer Datenstrom zur Verfügung steht. Durch die harte Entscheidung für eine logische 1 oder eine Logische 0 geht die in der Amplitude enthaltene Information über das Störsignal verloren. Die Information über das Störsignal ist nur noch im Flankenj itter der vom Amplitudenentscheider abgegebenen Binärzeichen enthalten. Je nach dem Signal/Rauschverhältnis im hochfrequenten Übertragungskanal werden die Flanken der Daten-Bits mit einem mehr oder weniger großen Jitter behaftet sein.
• Der Ausgang e des Amplitudenentscheiders 3 stellt gleichzeitig den Eingang eines Verzögerungsgliedes 4 und einer Schaltung 5 zur Ermittlung der Phasenlage des Bittaktes der Daten und zur Stördetektion dar. Das Verzögerungsglied 4 weist die Verzögerungszeit r auf. Die Verzögerungszeit r entspricht zum Beispiel der Länge eines Datenblocks der vorgesehenen blockweisen Übertragung. Da der nur amplituden- regenerierte binäre Datenstrom blockweise verarbeitet wird, stehen die Ergebnisse der Bitsynchronisation und Stördetektion erst am Ende eines verarbeiteten Blockes zur Verfügung. Das Verzögerungsglied 4 kann zum Beispiel aus einem RAM-Speicher (Random-Access-Memory) bestehen.
• Damit kein Informationsverlust entsteht, wird der amplitudenregenerierte Bitstrom mit zum Beispiel dem 8- oder 16-fachen Bittakt BT abgetastet und gespeichert. Damit bleibt einerseits der vorhandene Flankenjitter der Datenbits erhalten und andererseits kann man sich leicht an andere Blocklängen anpassen. An das Verzögerungsglied 4 ist eine Abtastschaltung 6, zum Beispiel ein D-Flipflop, angeschlossen, in der die Datenbits des Datenstroms jeweils in ihrer Mitte abgetastet werden. Hierdurch werden die Datenbits in ihrer Phase regeneriert und der vorhandene Jitter wird beseitigt. An einer Ausgangsklemme a der Abtastschaltung 6 können dann die regenerierten Datenbits zur weiteren Verarbeitung durch einen Decoder 7, dem ein Schalter 36 folgt, entnommen werden.
• Die Schaltung 5 liefert den empfangsseitigen Bittakt, der synchron zum Datenstrom ist. Dieser Takt wird dann an den Steuereingang der Abtastschaltung 6 und an den Decoder 7 angelegt. Gleichzeitig steht das entsprechende Signal der Störentscheidung bereit, das auf den Schalter 36 einwirkt.
• Sowie der auch zeitregenerierte Bitstrom in den Decoder 7 gelangt, steht auch die jeweils einen Datenblock betreffende Störentscheidung zur Verfügung, wodurch der Schalter 36 geöffnet oder geschlossen wird und/oder der Decoder vor zu häufigen Falschkorrekturen bewahrt wird. Am Ausgang A des Decoders 7 stehen dann die decodierten Daten zur Verfügung. Am Ausgangdt steht das Signal der Störentscheidung zur anderweitigen Verwendung, zum Beispiel zur ßlockauswahl bei einer mfXhrfachen Übertragung, zur Verfügung.
• Für die Störentscheidung läßt sich das in der DE-OS 30 12 075 bereits vorgeschlagene Prinzip der Bitsynchronisation von blockweise übertragenen Daten durch entsprechende Erweiterung vorteilhaft verwenden, so daß nicht nur die Phtsenlage des Bittaktes der empfangenen Daten für den empfangsseitigen Bittakt, sondern darüberhinaus auch noch eine Aussage über den Störzustand der empfangenen Daten gewonnen wird.
• Das Prinzip dieser Störentscheidung beruht darauf, daß durch eine Anzahl von Phasenfenstern gleicher Breite, die durch Aneinanderreihung lückenlos die Länge eines Bits abdecken, die Anzahl der Flanken des empfangsseitigen Bitstromes über eine bestimmte Meßzeit - zweckmäßigerweise onWepaßt an die Blocklänge der zu übertragenen Daten -erfaßt wird, die in das jeweils zugehörige Phasenfenster gefallen ist.
• Bei großem Signal/Rauschleistungsverhältnis fallen praktisch alle Flanken in ein bestimmtes Phasenfenster. Es wird am Ende der Meßzeit ein Zähler zur Zählung der Flankenzahl je nach gewählter Meßzeit, Bitrate und Flankengehalt des Bitstromes einen gewissen Zählerstand erreicht haben. Für die restlichen Phasenfenster hingegen haben die zugehörigen Zähler praktisch den Stand Null.
• Bei sehr kleinem Signal/Rauschleistungsverhältnis, d.h.
• speziell bei fehlendem Nutzsignal, wird die Anzahl der Flanken je Phasenfenster innerhalb der Meßzeit ungefähr gleich sein. Damit sind auch die Zählerstände der zugehörigen Zähler ungefähr gleich. In dem gewählten Beispiel mit acht Phasenfenstern betragen sie etwa 1/8 des Zählerstandes bei sehr großem Signal/Rauschleistungsverhälthis.
• Für Signal/Rauchleistungsverhältnisse, die zwischen diesen Grenzfällen liegen, ergeben sich für die Zählerstände entsprechende Zwischenwerte. Dabei hat ein Zähler einen maximalen Wert und die benachbarten Zähler liegen mit ihren Werten mit wachsendem Abstand von dem Zähler mit dem Maximalwert zunehmend darunter.
• Aufgrund dieser Eigenschaften ist es nun möglich, auch eine Störentscheidung abzuleiten. Dafür gibt es mehrere Möglichkeiten.
• Eine Möglichkeit besteht darin, mit einem zusätzlichen Zähler die Differenz der Zählimpulse festzustellen, die notwendig ist, um nach Ablauf der Meßzeit den Zähler mit dem Höchststand zu identifizieren. Der Zählerstand des zusätzlichen Differenzzählers ist ebenfalls kennzeichnend für das Signal/Rauschleistungsverhältnis. Wegen den oben erwähnten Eigenschaften für die Zählerstände der zugehörigen Phasenfenster, ist der Stand des Differenzzählers umso größer, je kleiner das Signal/Rauschleistungsverhältnis ist. Diese Art der Stördetektion zeigt daher die richtige Tendenz in Abhängigkeit vom Signal/Rauschleistungsverhältnis.
• Ein Ausführungsbeispiel ist in der Fig. 2 dargestellt. Zuerst sei kurz auf die schon vorgeschlagene Schaltur,gsanordnung zur Bitsynchronisation eingegangen.
• Vom Ausgang e gelangt der binäre Datenstrom an eine Differenzierschaltung 8, die jede Flanke in einen zur Bitlänge kurzen Impuls umwandelt. Diese Impulse gelangen vom Ausgang der Differenzierschaltung 8 an den jeweils ersten Eingang von beispielsweise acht UND-Schaltagen 9a-bis 9h, von denen nur drei dargestellt sind.
• Del jeweils zweite Eingang der UND-Schaltungen 9 ist mit je einem Ausgang einer Teilerschaltung 10 verbunden.
• Di( Teiterschaltung 10 erzeugt aus dem achtfachen Bittakt BT acht um je 1/8 Bit phasenverschobene Impulsfolgen. Der l-Zustand dieser Impulsfolgen ist jeweils 1/8 Bit lang. Damit stellen die acht UND-Schaltungen 9 für di Impulse am Ausgang der Differenzierschaltung 8 Phasenfenster dar, die alle die gleiche Breite haben und durch ihre Phasenverschiebung lückenlos die Länge eines Bits abdecken.
• Acht Phasenfenster sind nur als Beispiel angegeben. Die Anzahl der Phasenfenster wird durch die gewünschte Auflösung bei der Ermittlung der Phase des Datenstromes bestimmt.
• Jeder Ausgang der UND-Schaltungen 9 ist uber je einen Umschalter 10a bis loh, von denen nur drei dargestellt sind, mit je einem Zähler lla bis llh verbunden, von denen nur drei dargestellt sind. Für eine bestimmte Meßzeit zählt jeder Zähler 11 die Anzahl der Flanken des Datenstromes, die in das jeweils zugehörige Phasenfenster gefallen sind.
• Zur Auswertung der Zählerstände werden nach Ablauf der Meßzeit die Umschalter 10a bis loh umgeschaltet. Dadurch ist eine weitere Teilerschaltung 12 mit ihren Ausgängen an die Zähler lla bis 11h angeschaltet. Die Teilerschaltung 12 arbeitet wie die schon beschriebene Teilerschaltung 10, sie gibt also auch acht phasenverschobene Impulsfolgen ab. Die Zähler 11 zählen dadurch bis zu einem vorgegebenen Höchststand weiter. Bei dem Erreichen es Höchststandes gibt der jeweilige Zahler eine logische Eins an seinen Ausgang. Der Höchststand der Zähler kann leispielsweise durch die Zählerauslegung oder zum Beispiel durch eine Voreinstellung gegeben sein und er muß über dem maximal in einer Meßzeit erreichbaren Stand liegen.
• Durch die phasenverschobenen Impuls folgen wird immer nur ein Zähler zur gleichen Zeit den Höchststand erreichen; auch für den Fall, daß zwei benachbarte Zähler am Ende der Meßzeit zufällig den gleichen Stand haben sollten. Die gewünschte Auswertez,ei t bestimmt die Frequenz d (. Bi1:taktes BT am Eingang der Teilerschaltung. Da in den meisten Fällen die Auswertezeit klein gegen die Meßzeit sein 5011, ist der Bittakt am Eingang um ein entsprechendes Vielfac}les zu erhöhen.
• Eine an die Ausgänge der Zähler 11a bis llh angeschaltete ODER-Schaltung 13 erkennt, ob an einem Ausgang eine logische Eins vorhanden ist und veranlaßt über eine Steuerlogik 14 die Abschaltung des Bittaktes BT am Eingang der Teilerschaltung 12. Das kann durch Betätigen eines Schalters 15 geschehen. Jetzt ist auf nur einer der Ausgangsleitungen der Zähler 11 eine logische Eins vorhanden. Diese Information wird in einer angeschlossenen Umkodierschaltung 16 in eine entsprechende Binärzahl umgewandelt. Hat zum Beispiel del Zähler Ilf: 11 f zuerst den Höchststand erreicht, dann erscheint am Ausgang der Umkodierschaltung 16 die Binärzahl 101, was der Dezimalzahl 5 entspricht und womit der Zähler lif gekennzeichnet ist. Die Binärzahlen können seriell oder parallel ausgegeben werden. Diese Binärinformation wird in einen Speicher 17 eingegeben und dort solange gespeichert, bis ein neues Meßergebnis vorliegt.
• Der Ausgang des Speichers 17 ist mit einer Schaltung 18 zur Auswahl des Empfänger- Bittaktes verbunden. Mit der gespeicherten Binärzahl wählt diese Schaltung 18 aus einem Vorrat von Empfänger-Bittakten mit verschiedenen Phasen - wie sie beispielsweise am Ausgang der Teilerschaltung 10 zur Verfügung stehen - den Bittakt mit der optimalen Phase aus und gibt ihn auf den Steuereingang der Abtastschaltung 6.
• Di erwähnte Steuerlogik 14 ist eine einfache Hilfsschaltullg zur Steuerung des Ablaufs wie Messen bzw. Zählen, Auswerten bzw. Hochzählen und Abspeichern und bedarf keiner näheren Erläuterung. Ein zusätzlicher Zähler 19 zählt die Differenz der Zählimpulse, die benötigt wird, um nach Ablauf der Meßzeit den Zähler mit dem Höchststand zu kennzeichnen. Sowie dieser Zähler identifiziert ist, wird der Zählerstand des Differenzzählers 19 in einem Zwischenspeicher ,'0 (>1 anq<' ge?sp(?ichert, bis ein neuer Meßwert votlitnTt. 1 Der im Lm Zwischenspeicher 20 festgehaltene Meßwert wird mit einer geeigneten Schwelle B in einer Vergleichsschaltung 21 verglichen. Liegt der Meßwert über der- Schwelle B, se) ist dies kennzeichnend für ein kleines Signal/Rauschleistungsverhältnis. Damit erscheint am Ausgang ein Signal, das zum Beispiel die Ausgabe des dazu- gehörenden decodierten Datenblockes durch öffnen des Schalters 36 verhindert oder besonders kennzeichnet. Diese besondere Kennzeichnung kann bei der Verwendung eines fehlererkennenden Codes zur weiteren Fehlerentscheidung herangezogen werden. Liegt der Meßwert des Differenzzählers 19 jedoch unterhalb der Schwelle B, so wird dies als kennzeichnend für ein großes Signal/Rauschleistungsverhältnis interpretiert. Das Decodierergebnis kann. in diesem Fall an den Benutzer durch Schließen des Schalters 36 weitergegeben werden.
• Das geschilderte, einfache Prinzip für die Ableitung eines Störkriteriums geht von der Vorstellung aus, daß bei großem Signal/Rauschleistungsverhältnis auch stets eine entsprechend große Anzahl von Flanken des empfangenen Bitstromes in ein Phasenfenster fällt und folglich der zugehörige Zähler einen großen Maximalwert erreicht. Für den Differenzzähler 19 bedeutet dies einen kleinen Zählerstand kennzeichnend für grosse Signal/Rauschleistungsverhältnis. Nun kann aber der Flankengehalt des empfangenen Bitstromes bei konstanter Meßzeit auch bei großem Signal/Rauschleistungsverhältnis nicht konstant sein, weil der empfangene Bitstrom Zufallscllarakter hat, daher schwankt bei konstanter Meßzeit auch die Gesamtzahl der pro Meßzeit im empfangenen Bitstrom enthaltenen Flanken. Dadurch ist die Störentscheidung aufgrund des einfachen Störkriteriums nicht so zuverlässig.
• Für eine zuverlässigere Störentscheidung muß daher die Verteilung der Flankenanzahl auf die Phasenfenster in Abhängigkeit vom Signal/Rauschleistungsverhältnis, der Gesamt-Flankengehalt pro Meßzeit und der Maximalwert der Flankenanzahl unter den Phasenfenstern berücksichtigt werden.
• Die Ableitung eines zuverlässigeren Störkriteriums beruht daher auf folgendem Prinzip: Bei großem Signal/Rauschleistungsverhältnis fallen praktisch alle Flanken in ein bestimmte Phasenfenster. Die restlichen Phasenfenster enthalten praktisch keine Flanken. Dies trifft insbesondere auf diejenigen Phasenfenster zu, die den größten Abstand vom Phasenfenster mit der maximalen Flankenanzahl haen. Mit abnehmendem Signal/Rauschleistungsverhältnis ninmt jedoch die Anzahl der Flanken für die Phasenfenster in diesen Randlagen zu. Bei sehr kleinem Signal/Rauschleistungsverhältnis enthält jedes Phasenfenster praktisch gleich viele Flanken. Infolgedessen ist die Anzahl der Flanken für die Phasenfenster in den Randlagen ungefähr gleich groß. Die Anzahl der Flanken pro Phasenfenster beträgt in diesem Falle etwa t/n der Flankenanzahl des Phascnfensters mit dem Maximalwert bei großem Signal/ Rauschleistungsverhältnis Dabei ist n die Anzahl der Phasellfenster.
• Die Eigenschaft, daß die Anzahl der Flanken in den Phasenfenstern mit Randlage mit abnehmendem Signal/Rauschleistungsverhältnis zunimmt, läßt sich daher als Kriterium zur Kennzeichnung des Störzustandes eines übertragenen Blockes ausnutzen. Vergleicht man die Anzahl der Flanken derjenigen PEasenfenster, die den größten Abstand vom Phasenfenster mit maximaler Flankenanzahl haben,mit dem durch n dividierten Gesamt-Flankengehalt pro Meßzeit, so liegt für mittlere und große Signal/Rauschleistungsverhältnisse die durch n dividierte Gesamtflankenanzahl oberhalb der Flankenanzahl der Phasenfenster mit Randlage. Bei kleinem Signal/Rauschleistungsverhältnis erreicht die Flankenanzahl dcr Phasenfenster mit Randlage die durch n dividierte Ges-mtflankenzahl . Wegen den Schwankungen des zugrundeliegend<n Zufallsprozesses treten jedoch unvermeidliche Spitzen und Einbrüche in der Flankenanzahl der Phasenfenster mit Randlage auf. Um diese Spitzen und Einbrüche auszugleichen, ist es zweckmäßig, die Flankenanzahl der Phasenfenster mit Randlage zu summieren. Dabei können z.B. zwei, drei oder vier usw. durch ihre Randlage gekennzeichnete Phasenfenster zur Summenbildung verwendet werden. Vergleicht man nun diesen 11gegiätteten" Wert mit einem aus der Gesamtflankenanzahl abgeleiteten Schwellwert, so liegt bei mittlerem und großem Signal/Rauschleistungsverhältnis der derart gebildete Summenwert stets unterhalb des Schwellwertes. Bei sehr kleinem Signal/Rauschleistungsverhältnis liegt jedoch der Summenwert oberhalb des Schwellwertes. Damit läßt sich ein sehr kleines Signal/Rauschleistungsverhältnis von wenigen dB dadurch kennzeichnen, daß der Summenwert der Flankenanzahl von Phasenfenstern mit Randlage oberhalb eines aus der Gesamtflankenanzahl pro Meßzeit abgeleiteten Schwellwertes liegt. Aufgrund dieses Störkriteriums ist eine Störentscheidung zuverlässig durchführbar. Das Ergebnis der Störentscheidung wird dazu benutzt, den Decodierer 7 vor falschen Entscheidungen zu bewahren oder bei mehrfacher Übertragung der gleichen Information eine Blockauswahl n dem Sinne vorzunehmen, daß nur der Block mit dem hjchst«n Konfidenzwert au3gegeberl wird.
• Ein Ausführungsbeispiel einer hierzu geeigneten Schaltungsanordnung ist in den Figuren 3a und 3b dargestellt, wobei die Fig. 3a links von der Fig. 3b anzuordnen ist. Auf die schon zur Fig. 2 beschriebene Schaltungsanordnung zur Bitsynchronisation wird nicht weiter eingegangen, sondern nur die zusätzlichen Schaltungsteile aufgeführt.
• Mit einem an die » i Ff ercnzir?rscha 1 tung Fl angeschlossenen m:1-Teiler 22 und einem nachgeschalteten Zähler 23 wird ein geeigneter Schwellwert aus dem Gesamtflankengehalt pro Meßzeit ermittelt. Am Ende der Meßzeit seht auch die jeweils pro Phasenfenster auftretende Flankenanzahl zur Verfügung. Sie wird zur weiteren Verarbeitung in den Zählern iia bis 11 nachfolgenden Zwischenspeichern 24 bis 31 festgehalten. Entsprechend dem erläuterten Prinzip werden nun die Phasenfenster mit Randlage bestimmt.
• Dies erfolgt durch die im Speicher 17 am Ende der Meßzeit erscheinende Information über das Phasenfenster mit der maximalen Flankenanzahl. Diese in binärer Form vorliegende Information wird einem den Zwischenspeichern 24 bis 31 nachgeschalteten Stufenschalter 32 mit mehreren Ebenen zugeführt. Aufgrund dieser Information werden dann die Phasenfenster mit Randlage ausgewählt.
• Der Stufenschalter 32 besitzt soviele Ebenen wie Phasenfenster mit Randlage summiert werden sollen. Jede Ebene des Stufenschalters 32 besitzt eine der Anzahl der Zwischenspeicher 24 bis 31 entsprechende Anzahl von Eingangen und Ausgängen. Die Anzahl ist dabei bestimmt durch die binäre Darstellung des Maximalwertes der Flankenanzahl in einem Phasenfenster mit Randlage. Die Flankenanzahl der vom Stufenschalter 32 ausgewählten Phasenfenster mit Randlage wird in einem nachgeschalteten Volladdierer 33 binär summiert.
• Das Additionsergebnis vergleicht ein Komparator 34 mit dem vom Zähler 22 ermittelten Schwellwert. Das Vergleichsergebnis wird in einem Speicher 35 solange gespeichert, bis ein neues Meßergebnis vorliegt und steht solange am Ausgang < zur Verfügung und wird gleichzeitig dem Schalter 36 im Decoder 7 zugeführt.
• Zur Steuerung der Vorgänge für den Stördetektor wird die Steuerlogik 14 verwendet. Dazu ist eine Verbindung zwischen der Steuerlogik 14 und den Zwischenspeichern 24 bis 31 und dem Speicher 35 vorhanden.
• 4 Bl. Zeichnungen

Claims (5)

1. Patentansprüche Empfänger für ein digitales Datenübertragungssystem mit blockweiser Ubertragung der Daten mit einem Zeittoleranzdetektor und mit einer Einrichtung zur Bitsynchronisation, dadurch gekennzeichnet, daß die Einrichtung aus einem zwischen ihrem Eingang und ihrem Ausgang geschalteten Verzögerungsglied mit einer nachgeschalteten Abtastschaltung und einer mit dem Eingang verbundenen Schaltung zur Ermittlung der Phasenlage des Bittaktes der Daten besteht, deren Ausgang mit dem Steuereingang der Abtastschaltung verbunden ist, wobei diese Schaltung n UND-Schaltungen aufweist, deren erste Eingänge mit dem Ausgang einer Differenzierschaltung verbunden sind, die an den Eingang angeschaltet ist, und deren zweite Eingänge jeweils mit einem von n Ausgängen einer Teilerschaltung verbunden sind, die mit dem n-fachen Bittakt (BT) beaufschlagt wird und an ihren n-Ausgängen um iln Bit verschobene Impulsfolgen liefert und n Zähler den n UND-Schaltungen nachgeschaltet sind und eine Auswerteschaltung zur Auswahl des Zählers mit dem höchsten Stand vorhanden ist, die zur Ablage des Ergebnisses mit einem Speicher verbunden ist, und wobei eine Steuerlogik vorhanden ist, die am Ende der Meßzeit die Eingänge der Zähler an die n Ausgänge einer weiteren Teilerschaltung anschaltet, die mit einem n-fachen Bittakt (BT) beaufschlagt wird und an ihren n Ausgängen um I/n verschobene Impulsfolgen liefert, und die Zählschaltungen bei Erreichen eines vorbestimmten Standes eine logische Eins abgeben, und damit die Abschaltung der Impulsfolgen der Teilerschaltung veranlassen und daß zur Stördetektion die Anzahl der Impulse der weiteren Teilerschaltung (12) erfaßt und mit einem vorgegebenen Wert verglichen wird und das Vergleichsergebnis ein Maß für das Rausch/Leistungsverhältnis ist und die Einstellung eines die nachfolgend decodierten Daten weitergebenden oder unterbrechenden Schalters(36) bewirkt.
2. 2. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß eine Reihenschaltung aus einem Zähler (19), einem Speicher (20) und einer Vergleichsschaltung (21) vorhanden ist, wobei der Takteingang des Zählers mit der Teilerschaltung (12) und der Rücksetzeingang mit der Steuerlogik (14) verbunden ist und die Vergleichsschaltung (21) auf einen Schalter (36) im Decoder (7) wirkt und an die Vergleichsschaltung (21) ein Schwellensignal (B) angelegt ist, bei dessen Überschreitung eine den Schalter (36) öffnende Störmeldung am Ausgang der Vergleichsschaltung vorhanden ist.
3. 3. Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß der Zählerstand desjenigen Zählers, der den größten Abstand zum Zähler mit dem höchsten Zählerstand aufweist, verglichen wird mit der durch n geteilten Anzahl der Impulse am Ausgang der Differenzierschaltung (8) pro Meßzeit und das Ergebnis ein Maß für das Signal/Rauschleistungsverhältnis ist.
4. 4. Empfänger nach Anspruch 3, dadurch gekennzeichnet, daß die Summe der Zählerstände von m Zählern mit dem größten Abstand zum Zähler mit dem höchsten Zählerstand als Vergleichswert benutzt wird.
5. 5. Empfänger nach Anspruch 4, dadurch gekennzeichnet, daß eine Reihenschaltung aus einem an den Ausgang der Differenzierschaltung (8) angeschlossenen Teiler (22), einem Zähler (23), einer Vergleichsschaltung (34) und einem Speicher (35) vorhanden ist, daß an die Zähler (11) je ein Speicher (24-31) angeschlossen ist und daß'durch einen vom abgespeicherten Signal der Auswerteschaltung (16/17) gesteuerten Stufenschalter (32) mit m Ebenen die ausgewählten Speicher (24-31) mit einem nachfolgenden Addierer (33) verbunden sind, dessen Ausgang an die Vergleichsschaltung (34) angeschlossen ist.