DE2804500C2 - Sperrschicht-Feldeffekttransistor - Google Patents

Description

Die Erfindung bezieht sich auf einen Sperrschicht-Feldeffekttransistor nach dem Oberbegriff des Anspruchs 1.

Ein Sperrschicht-Feldeffekttransistor der eingangs genannten Art ist aus dem Japanese Journal of Applied Physicy, Suppl. Vol. 15, 1976, Suppl. S. 163-168 bekannt, wobei allerdings hier die Stromkanalzone dann verarmt ist, wenn die Gate-Steuerspannung angelegt ist.

Ferner sind seit langem Bipolartransistoren verfügbar, die allerdings infolge der großen zwischen dem Kollektor und der Basis und zwischen der Basis und dem Emitter gebildeten Kapazitäten demgemäß ein hohes Leistungsverzögerungsprodukt p haben.

Ferner sei auf die vom Erfinder stammenden Literaturstellen: "IEEE Trans. Electron Devices" ED-22, 185 (1975) und DE-OS 22 20 789.2-33 sowie DE-OS 22 37 662.1-33 hingewiesen, in denen auch als statische Induktionstransistoren (SIT) bezeichnete Sperrschicht-Feldeffekttransistoren der eingangs genannten Art beschrieben sind. Die bislang erfolgten Entwicklungen des statischen Induktionstransistors konzentrierten sich jedoch hauptsächlich auf solche Vorrichtungen, die bei einer umgekehrten Gatevorspannung betreibbar sind, so daß diese SITs nicht anstelle von Bipolartransistoren eingesetzt werden konnten.

Die Erfindung hat sich die Aufgabe gestellt, einen Sperrschicht- Feldeffekttransistor der eingangs genannten Art vorzusehen, der verbesserte Kennlinien zur Durchführung eines Schaltbetriebs mit hoher Geschwindigkeit hat.

Zur Lösung dieser Aufgabe sind bei einem Sperrschicht-Feldeffekttransistor der eingangs genannten Art die im kennzeichnenden Teil des Anspruchs 1 genannten Maßnahmen vorgesehen. Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Der erfindungsgemäße Transistor liefert somit einen Betrieb mit sehr hoher Geschwindigkeit und kann einen Bipolartransistor in einer gegebenen Schaltung ersetzen.

Ausführungsbeispiele der Erfindung werden anhand der Zeichnung beschrieben; in der Zeichnung zeigt:

Fig. 1A einen schematischen Querschnitt durch einen üblichen Bipolartransistor;

Fig. 1B und 1C die Potentialverteilung längs der Linien 1B-1B′ und 1C-1C′ im Bipolartransistor der Fig. 1A;

Fig. 2A einen schematischen Querschnitt eines Sperrschicht- Feldeffekttransistors gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 2B Darstellungen der Potentialverteilung längs der Linie 2B-2B′ in dem Sperrschicht-Feldeffekttransistor der Fig. 2A in zwei Betriebsarten;

Fig. 3 und Fig. 4 Darstellungen der Drainstrom/Drainspannungs-Kennlinien, wie sie mit dem Sperrschicht-Feldeffekttransistor der Fig. 2A erreichbar sind;

Fig. 5-8 schematische Querschnitte von weiteren Ausführungsbeispielen von erfindungsgemäßen Sperrschicht-Feldeffekttransistoren;

Fig. 9A und 9B und 9C alternative Kanalstrukturen des Sperrschicht-Feldeffekttransistors der Fig. 5-8 gemäß Ausführungsbeispielen der Erfindung.

Es seien nunmehr bevorzugte Ausführungsbeispiele der Erfindung im einzelnen beschrieben. Der statische Induktionstransistor (SIT) kann allgemein als ein Sperrschicht-Feldeffekttransistor definiert werden, der einen Stromkanal zwischen einer Sourcezone und einer Drainzone und eine Potentialbarriere für Ladungsträger aufweist, die in dem Stromkanal nahe einer Gate- oder Steuerelektrode aufgebaut ist und durch eine Steuerspannung und eine Drainspannung steuerbar ist.

Der statische Induktionstransistor ähnelt dem Bipolartransistor insofern, als eine Potentialbarriere in der Strombahn existiert. Bekanntlich besteht ein Bipolartransistor aus einer Emitter-, einer Basis- und einer Kollektor-Zone. Der Leitfähigkeitstyp der Basiszone ist entgegengesetzt zur derjenigen der Emitter- und Kollektorzonen. Auf diese Weise gibt es npn-Typ- und pnp-Type-Bipolartransistoren. Die Fig. 1A, 1B und 1C zeigen schematisch einen konventionellen npn-Bipolartransistor. Gemäß Fig. 1A weist ein Bipolartransistor eine n-Typ-Emitterzone 1, eine p-Typ-Basiszone 2 und eine n-Typ-Kollektorzone 3 auf. Potentialprofile des Leitungsbandes längs der Linien 1B-1B′ und 1C-1C′ sind in den Fig. 1B und 1C gezeigt. Es ist offensichtlich, daß das obere Ende des nicht gezeigten Valenzbandes parallel zum Boden des Leitungsbandes verläuft, aber niedriger ist als dieses, und zwar annähernd um die Energie des verbotenen Bandes des Halbleitermaterials. Die Energie eines Loches ist in der Abwärtsrichtung positiv. Wenn keine Spannung an Basis und Kollektor angelegt ist, befinden sich die Böden oder unteren Enden des Leitungsbandes in den n-Typ-Emitter- und Kollektor- Zonen auf gleichen Energien (beispielsweise ⌀₁). Da die Basiszone 2 zum p-Typ gehört, liest die Fermi-Energie in der Basiszone 2 nahe dem oberen Ende des Valenzbandes, und somit wird der Boden des Leitungsbandes auf ein Niveau ⌀₂ durch das eingebaute Potential angehoben. Somit bildet die Basiszone 2 eine Barriere für die vom Emitter 1 zum Kollektor 3 fließenden Elektronen. Wenn eine positive Kollektorspannung angelegt wird, so wird der Boden des Leitungsbandes in der Kollektorzone auf eine entsprechende Energie abgesenkt, wie dies durch ⌀₃ in den Figuren dargestellt ist. In einem solchen Zustand kann jedoch kein Strom vom Emitter 1 zum Kollektor 3 fließen, da eine Barriere mit einer Höhe (⌀₂-⌀₁) an der Emitterbasisgrenzschicht für die Elektronen in der Emitterzone 1 verbleibt. Wenn eine positive Basisvorspannung angelegt wird, so wird der Boden des Leitungsbandes in der Basiszone 2 vom Niveau ⌀₂ durch die angelegte Spannung abgesenkt. Wenn der Boden des Leitungsbandes in der Basiszone 2 sich dem Boden des Leitungsbandes in der Emitterzone 1 nähert, so fangen Träger (in diesem Fall Elektronen) an, über die reduzierte (oder verschwundene) Barriere zu laufen und sie laufen durch die Basiszone 2. Auf diese Weise wird ein Kollectorstrom gebildet. Es sei jedoch darauf hingewiesen, daß deshalb, weil die Basiszone ihre eigenen Ladungsträger (in diesem Falle Löcher) des entgegengesetzten Leitfähigkeitstyps besitzt, diese auch beginnen, über die Barriere zur Emitterzone hin fortzuschreiten. Auf diese Weise wird das Fließen eines Basisstromes gestattet.

Der grundsätzliche Aufbau eines n-Kanal-SIT gemäß einem Ausführungsbeispiel der Erfindung ist in Fig. 2A gezeigt, während das Potentialprofil des Bodens des Leitungsbandes längs der Linien 2B-2B′ in Fig. 2B für die zwei Betriebsarten dargestellt ist. Das Null- Niveau in Fig. 2B zeigt den Boden des Leitungsbandes in einer neutralen n-Typ-Zone an.

Fig. 2A zeigt eine Planar-Struktur, bei der eine n^--Typ- Zone 12 epitaxial auf ein als Drain dienendes n⁺-Typ-Stubstrat 13 aufgewachsen ist, und eine n⁺-Typ-Zone 11 ist in die Oberfläche der n^--Typ-Zone 12 zur Bildung einer Sourcezone eindiffundiert. Eine p⁺-Typ-Gatezone 14 ist in der Oberfläche der n^--Typ-Zone 12 durch entweder Ionenimplantation, Diffusion oder das Ätz- und Abscheidungs-Verfahren ausgebildet, um die Sourcezone 11 im wesentlichen zu umgeben und eine Stromkanalzone zu definieren. Mit 21, 23 und 24 sind Source-, Drain- und Gateelektroden und mit 25 eine Isolierschicht bezeichnet. Die Störstellenkonzentration der Stromkanalzone der n^--Typ-Zone 12 und der Gate-zu-Gate-Abstand (d. h. die Breite der Stromkanalzone) W sind derart ausgewählt, um die Stromkanalzone in exzessiver Weise abzuschnüren (pinch off), und zwar mit Verarmungsschichten bei der Gatevorspannung Null, wie dies in der linken Darstellung der Fig. 2B gezeigt ist. Der Boden des Leitungsbandes wird nämlich in der Mitte des Kanals um Δ⌀ angehoben. In diesem Zustand wird der Drainstrom hauptsächlich durch die Barrierenhöhe gesteuert, da die Barrierenhöhe umgekehrt exponentiell zur Größe des Drainstroms beiträgt. Wenn eine positive Gatevorspannung angelegt wird, so wird der Boden des Leitfähigkeitsbandes in der p⁺-Typ-Gatezone 14 abgesenkt und nähert sich dem Boden des Leitungsbandes im Kanalteil, und somit schrumpft die Verarmungsschicht, um die Barrierenhöhe zu reduzieren. Oberhalb einer gewissen positiven Gatevorspannung erscheint eine neutrale Zone mit einer Breite w in der Stromkanalzone, wie dies im rechten Diagramm der Fig. 23 dargestellt ist. Sodann verschwindet die Barriere und der Drainstrom wird sodann hauptsächlich durch die Breite w der neutralen Kanalzone gesteuert. Bei dieser Betriebsart verhält sich der statische Induktionstransistor (SIT) analog zum konventionellen Feldeffekttransistor hinsichtlich des Aspektes, daß der Drainstrom hauptsächlich durch die Breite (d. h. den Widerstandswert) des neutralen Stromkanals gesteuert wird.

Wenn der Stromkanalteil bei der Gatevorspannung Null nicht abgeschnürt wird, so erscheinen Kennlinienkurven, wie sie in Fig. 3 gezeigt sind. Beim Anlegen einer umgekehrten Gatevorspannung verschwindet die Breite der Neutralkanalzone. Wenn ein neutraler Kanal verbleibt, so sind die Drainstrom/Drainspannungskennlinien im wesentlichen linear und folgen dem Ohm′schen Gesetz, wie dies durch die Gruppe A der Kurven dargestellt ist. In diesem Betriebsbereich kann der Transistor als ein veränderbarer Widerstand betrachtet werden. Nachdem der neutrale Kanalbereich verschwunden ist, wird eine Barriere an dem verarmten Abschnürungs- oder Pinch-Off-Teil aufgebaut. Sodann fließt kein Drainstrom, bis eine bestimmte Schwellendrainspannung angelegt wird. Wenn die Drainspannung V_DS den Schwellenwert übersteigt, so steigt der Drainstrom L_DS exponentiell bei einem Anstieg der Drainspannung V_DS an, wie dies durch die Gruppe B der Kennlinien dargestellt ist.

Wenn der Stromkanal tief abgeschnürt wird durch die Verarmungsschichten bei der Gatevorspannung Null, wie im vorliegenden Ausführungsbeispiel, so wird der Drainstrom nicht auf sehr große Werte bei einer Vorwärtsgatevorspannung unterhalb eines gewissen Wertes anwachsen, da eine bestimmte Vorwärtsgatevorspannung erforderlich ist, um die Höhe der Potentialbarriere zu reduzieren.

Wenn die n^--Zone 12 aus Silicium gebildet ist, um so eine Störstellenkonzentration von ungefähr n=1×10¹³ cm^-3 und eine Dicke von ungefähr 3 Mikrometer zu besitzen, und wenn die p⁺-Gatezone 14 durch das Diffusionsverfahren derart gebildet ist, daß sich eine Oberflächenstörstellenkonzentration von ungefähr p=1×10¹⁹ cm^-3 und eine Tiefe von ungefähr 3 Mikrometer ergibt, um einen quadratischen Kanal mit einem Querschnitt von ungefähr 5×20 Mikrometer zu definieren, so erhält man die in Fig. 4 gezeigten Kennlinien.

Es sei bemerkt, daß der Drainstrom schnell groß wird und bei niedrigen Drainspannungen für die Kennlinien von V_G=0,4, 0,6 und 0,8 V einen Knick zeigt. Man kann sagen, daß bei diesen Gatevorspannungen eine neutrale Kanalzone erscheint. Ferner wird bei einem Anstieg der Vorwärtsgatespannung der obere Teil oder das obere Ende des Valenzbandes in der p⁺-Typ-Gatezone abgesenkt (das Potential wird für die Löcher erhöht), und nähert sich dem Niveau des oberen Endes des Valenzbandes in der Kanalzone 12 und erreicht dieses schließlich. Sodann können freie Löcher in der p⁺-Typ-Gatezone in die n^--Typ-Kanalzone injiziert werden. Solche positive Ladung in der n^--Typ-Kanalzone 12 zeigt eine Anziehungskraft zur Anziehung der Elektronen, obwohl diese Elektronen eine wesentlich geringere Zahl als die Majoritätsträger im Kanal haben, und es kann dadurch die Einleitung der Injektion von Elektronen von der n⁺-Typ-Sourcezone 11 unterstützt werden. Beide Trägertypen wandern oder driften durch das elektrische Feld im Gegensatz zum konventionellen Bipolartransistor. Die Änderung des Haupt(Drain)-Stromes I_D bezüglich der Änderung des Gatestroms I_G, ΔI_D/ΔI_G, was dem Stromverstärkungsfaktor β des üblichen Bipolartransistors entspricht, ist sehr groß. Bei höheren Drainströmen wird der IR-Spannungsabfall an dem Serienwiderstand von der Sourcelektrode zum Intrinsicgate sehr groß, um als ein negativer Rückkopplungs (Gegenkopplungs)-Faktor zu wirken. Sodann wird die effektive Kanalbreite schmäler, obwohl der Potentialgradient steiler werden kann. In einem solchen Betriebszustand kann der Serienwiderstand stark bei einem Anstieg der Drainspannung ansteigen. Es sei hier jedoch darauf hingewiesen, daß eine kleine Barriere zwischen der Sourcezone (beispielsweise n⁺-Typ) und der Kanalzone (beispielsweise n^--Typ), infolge der Differenz des Fermi-Niveaus, in diesen Zonen noch immer verbleiben wird.

Wie man aus der Zeichnung erkennt, ist dieser Transistor für Schaltoperationen geeignet. Beispielsweise wird der Transistor bei einer Gatevorspannung von ungefähr 0 bis 0,2 V ausgeschaltet, und bei einer Gatevorspannung von ungefähr 0,6 V eingeschaltet, wenn die Drainspannung bis hinaus zu ungefähr 0,8 V, beispielsweise bei 0,6 V liegt.

Gemäß den gemessenen Daten liegt die Verlustleistung eines logischen Gatters mit einem Transistor gemäß einem Ausführungsbeispiel der Erfindung in der Größenordnung von 0,1 mW, d. h. auf einem Wert, der um eine Größenordnung kleiner ist als der erwähnte Wert für konventionelle Bipolarlogik.

Bei integrierten Halbleiterschaltungen ist es oftmals vorzuziehen, die Drainzonen an der Oberseite anzuordnen, und zwar wegen der Einfachheit der Verdrahtung und der Schaltungskonstruktion. Ferner sei darauf hingewiesen, daß dann, wenn die Drainspannung Änderungen unterworfen ist, die die Drainzone begleitende Kapazität um so besser ist je kleiner sie ist. Demgemäß ist eine umgedrehte Struktur von Interesse. In der Struktur der Fig. 2A kann nämlich die n⁺-Typ- Zone 11 als eine Drain und die n⁺-Typ-Zone 13 als eine Source verwendet werden. Bei einer derartigen umgekehrten Struktur ändert sich natürlich der Source-zu-Gate-Abstand in den Abstand zwischen der n⁺-Typ-Zone 13 und der p⁺-Typ-Zone 14. Um den Source-zu-Intrinsicgate-Serienwiderstand zu reduzieren, kann die Dicke der n^--Typ-Zone unter den Boden der p⁺-Typ-Gatezone reduziert werden (oder verschwindet in einigen Fällen). Ferner ist die untere Kante der Gatezone 14 vorzugsweise schärfer dadurch ausgebildet, daß man auf selektive Ätz- und Abscheidungsverfahren vertraut. Die obigen Bemerkungen gelten auch für die folgenden Ausführungsbeispiele. Es ist ferner klar, daß die p-Kanalvorrichtungen dadurch gebildet werden können, daß man sämtliche Leitfähigkeitstypen der Halbleiterzonen umkehrt. Es ist ferner offensichtlich, daß die in Fig. 4 gezeigten Kennlinien durch Auswahl der Vorrichtungsparameter stark variiert werden können.

Als ein Beispiel werden die Vorrichtungsparameter der Siliciumtransistorstruktur der Fig. 2A in der Weise geändert, daß die n^--Typ-Kanalzone 12 eine Störstellenkonzentration von 1×10¹³ cm^-3 besitzt, daß der kreisförmige Querschnitt 10 Mikrometer Durchmesser beträgt und daß eine Dicke von 10 Mikrometern vorhanden ist, wobei ferner die Gatezone 14 eine Störstellenkonzentration von 1×10¹⁹ cm^-3, eine Breite von 15 Mikrometer und eine Tiefe von 2,5 Mikrometer besitzt. Sodann ergibt sich unter diesen Bedingungen das folgende:
Eine Gatevorspannung V_G=0 V und eine Drainspannung V_C=5 V, der Drainstrom beträgt ungefähr 5 Mikroampere und der Stromverstärkungsfaktor β übersteigt 100 dann, wenn die Zone 11 als Source verwendet wird. Wenn die Zone 13 als Source (umgekehrte Struktur) verwendet wird, so liegt der Drainstrom unterhalb 3 Mikroampere und der Stromverstärkungsfaktor β beträgt ungefähr 10.

Die Fig. 5-8 zeigen typische Beispiele der Querschnittsstruktur des Sperrschicht-Feldeffekttransistors gemäß Ausführungsbeispielen der Erfindung.

Fig. 5 zeigt eine Struktur der Oberflächengate-Bauart ähnlich der Fig. 2A. In diesem Ausführungsbeispiel ist die n^--Typ-Zone 12 dick auf der Seite der n⁺-Typ-Drainzone 13 ausgebildet, um die Anordnung derart zu treffen, daß die maximale Drainspannung groß ist. Die p⁺-Typ-Gatezone 14 definiert einen Stromkanal in der n^--Typ-Stromkanalzone 12.

In Fig. 6 ist die p⁺-Typ-Gatezone 14 in die n^--Typ-Kanalzone 12 eingebettet. Diese Struktur ist zur Herstellung eines Transistors mit einer kurzen Kanallänge geeignet. Durch Anordnung der eingebetteten p⁺-Typ-Gatezone derart, daß eine Vielzahl von Kanälen definiert wird, kann ein Transistor mit hoher Ausgangsgröße gebildet werden. Die p⁺-Typ-Gatezone 14 wird auf die Oberfläche durch eine mesaartige Struktur herausgeführt oder durch eine p⁺-Typ-Herausführzone, die sich zur Oberfläche erstreckt. In Fig. 7 werden p⁺-Typ-Gatezonen in den Ausnehmungsteilen gebildet, und zwar werden Ausschnittsnuten um die n⁺-Typ-Sourcezone 11 herum ausgebildet und die Gatezonen 14 werden in dem Seitenwandteil der Ausschnitte gebildet. Die Bodenteile der Ausschnitte sind mit einer dicken Isolierschicht 25 (beispielsweise aus einem Oxid) bedeckt, und die Gateelektroden 24 sind darauf ausgebildet. Die p⁺-Typ-Gatezone 14 berührt die Gateelektrode 24 an der Seitenoberfläche. Diese Struktur ist zur Minimierung der Gatekapazität geeignet, obwohl die Herstellung nicht einfach ist. Der Raum oberhalb der Gateelektrode 24 ist mit einem Isolationsmaterial, wie beispielsweise einem Polyimidharz, Siliciumoxid, polykristallinem Silicium mit hohem Widerstandswert usw., gefüllt.

Fig. 8 zeigt eine Lateralstruktur, bei der die Stromkanalzone definiert wird durch die obere p-Typ-Gatezone 14 und die untere p⁺-Typ-Gatezone 14′. Die untere Gatezone 14′ kann elektrisch mit der oberen Gatezone 14 verbunden sein oder auf eine konstante Spannung eingestellt sein. Diese Struktur ist leicht herstellbar, obwohl die Oberflächenbesetzungsfläche groß wird.

Die p-Kanalvorrichtungen können einfach durch Umkehrung sämtlicher Leitfähigkeitstypen ausgebildet werden. Auch die Source- und Drainzonen können ausgetauscht werden, um umgekehrte (oder umgekehrt betriebene) Strukturen, wie zuvor erwähnt, zu bilden. Bei jeder der oben erwähnten Strukturen ist die Stromkanalzone derart konstruiert, daß sie bei einer Vorwärtsgatevorspannung bei Drainspannung Null abgeschnürt (pinched off) wird.

Für Ausführungsbeispiele der vorliegenden Erfindung am wichtigsten sind die Kanalbreite W und die Störstellenkonzentration in der Zone mit hohem Widerstandswert, insbesondere der in der Kanalzone, in welcher der Stromkanal ausgebildet wird und der Hauptstrom gesteuert wird. Der Ausdruck "eben abgeschnürt" (eben "pinched off") drückt den Zustand aus, daß der Kanal eben durch die Verarmungsschichten abgeschnürt ist, d. h. die von den beiden Seiten des Kanals aus wachsenden Verarmungsschichten berühren einander eben gerade. In ähnlicher Weise soll der Ausdruck "über-abgeschnürt" (over pinched off) den Zustand ausdrücken, daß die von beiden Seiten des Kanals aus wachsenden Verarmungsschichten einander überlappen, und daß eine Potentialbarriere für sämtliche Ladungsträger aufgebaut wird, die sich von der Source zur Drain bewegen.

Bei den beschriebenen Ausführungsbeispielen der Erfindung ist der Kanal bei der Gatevorspannung 0 über-abgeschnürt durch die Auswahl der Kanalbreite W und die Störstellenkonzentration in der Kanalzone. Beispielsweise im Falle einer Siliciumvorrichtung liegt dann, wenn die Störstellenkonzentration in der Kanalzone 1×10¹⁴ cm^-3 bzw. 1×10¹³ cm^-3 bzw. 1×10¹² cm^-3 ist, die Kanalbreite vorzugsweise nicht höher als ungefähr 6 Mikrometer bzw. ungefähr 20 Mikrometer bzw. ungefähr 60 Mikrometer. Noch mehr wird bevorzugt, daß die Kanalbreite W derart ausgewählt ist, daß die Verarmungsschicht (Breite d₀) von jeder Seite aus die andere Seite des Kanals (W≈d₀) bei Vorspannung Null berührt. Sodann wird die Potentialbarriere eine Höhe (am Mittelteil) von ungefähr 1/4 des eingebauten Potentials aufweisen. In diesem Falle wird der Hauptstrom des statischen Induktioinstransistors (SIT) in seinem "Aus"-Zustand um weniger als ungefähr 1/10 des eben abgeschnürten statischen Induktionstransistors vermindert. Wenn die Kanalbreite derart ausgewählt ist, daß die Verarmungsschicht von jeder Seite sich zweimal über die Breite der Kanalzone erstrecken würde (W≈½ d₀), so wird die Potentialbarriere eine Höhe von ungefähr 90% des eingebauten Potentials aufweisen.

Wenn die Kanalbreite exzessiv verschmälert wird, so wird der Widerstandswert des Kanals im "Ein"-Zustand groß. Es gibt daher eine Grenze hinsichtlich der Einengung des Kanals. Vom Standpunkt eines niedrigen "Ein"-Widerstands aus, was einen niedrigen Kanalwiderstand bedeutet, wenn der Transistor eingeschaltet ist, weist der Kanal vorzugsweise eine große Breite auf. Somit ist die Störstellenkonzentration in der Kanalzone vorzugsweise so niedrig als möglich, vorausgesetzt, daß die Herstellung in stabiler Weise und vorzugsweise mit niedrigen Kosten erfolgen kann.

Andererseits besitzt die Gatezone vorzugsweise eine hohe Störstellenkonzentration vom Gesichtspunkt eines niedrigen Gateausbreitungswiderstandes aus. Eine höhere Störstellenkonzentration der Gatezone wird von einem höheren eingebauten Potential begleitet. Ferner besitzt die Gatezone vorzugsweise eine kleine Breite zur Verringerung der parasitären Gatekapazität. Eine Verringerung der Gatekapazität führt zu einer Verbesserung des Hochgeschwindigkeitsbetriebs. Wenn ferner die Gatespannung hinreichend hoch in Vorwärtsrichtung angelegt ist, so besteht die Möglichkeit, daß Strom zwischen Source und Gate fließt. Betrachtet man diese Tatsache, so besitzt die Kanalzone vorzugsweise einen größeren Querschnitt verglichen mit der Fläche der Gatezone, die der Sourcezone ausgesetzt ist. Bei dem statischen Induktionstransistor gibt es jedoch eine Potentialbarriere, die entlang der Gategrenzschicht infolge des eingebauten Potentials der Gategrenzschicht aufgebaut ist, und die Ladungsträger von der Sourcezone werden in der Kanalzone verdichtet. Auf diese Weise ist diese Begrenzung der Fläche der Gatezone bezüglich derjenigen des Kanals nicht so streng wie beim Bipolartransistor. Dieser Aspekt sollte jedoch in einem gewissen Umfang berücksichtigt werden, und zwar insbesondere bei der umgekehrten Struktur. Bei einem Versuch überschreitet der Stromverstärkungsfaktor β den Wert Eins dann, wenn die Gatezone 100mal breiter ist als diejenige der Kanalzone bei einem umgekehrten Gebilde. Dieses Verhältnis kann als ein Schätzwert für den kritischen Wert benutzt werden.

Unter der Vorwärtsgatevorspannung wandern die von der Gatezone injizierten Minoritätsträger, wenn vorhanden, durch das elektrische Feld und erreichen die Sourcezone. Die Möglichkeit der Rekombination in der Kanalzone mit einer niedrigen Störstellenkonzentration ist sehr gering. Wenn das eingebaute Potential der Gategrenzschicht auf der Drainseite niedriger liegen soll als auf der Sourceseite, so kann die Störstellenkonzentration in der Gatezone und/oder in der Kanalzone abgestuft werden.

Fig. 9A-9C zeigen Ausführungsbeispiele der Kanalstruktur darauffolgend auf die eingebettete Gatestruktur der Fig. 6. In Fig. 9A bedeckt die n^--Typ-Zone 12 den größten teil der Oberflächen der p⁺-Typ-Gatezone. Wegen des Vorhandenseins der Zonen mit hohem Widerstandswert sind sowohl die Kapazität zwischen Source und Gate als auch die Kapazität zwischen Gate und Drain klein. In Fig. 9B ist die n^--Typ-Zone 12 mit einem hohen Widerstandswert auf eine Zwischenhöhe der p⁺-Typ-Gatezone 14 ausgebildet, und eine weitere Zone 15 mit relativ niedrigem Widerstandswert wird darauf aufgewachsen. Auf diese Weise wird der Source-zu-Intrinsicgate-Widerstandswert klein, die maximale Drainspannung kann hoch liegen und die Gate-zur-Drain-Kapazität kann reduziert werden. Die Zone 15 mit dem niedrigen Widerstandswert kann derart ausgebildet werden, daß sie die Gatezone nicht berührt, sondern demgegenüber durch eine dünne n^--Typ-Zone von hohem Widerstandswert getrennt ist. Anders ausgedrückt kann die n⁺-Typ-Sourcezone in den Kanal zwischen den Gatezonen hineinragen, um den Serienwiderstandswert zu verringern. Eine ähnliche Anordnung kann auch auf der Drainseite getroffen werden. Fig. 9C zeigt eine weitere Struktur, bei der die Stromkanalzone 12 mit hohem Widerstandswert nur in einer begrenzten dünnen Zone, umgeben durch die Gatezonen 14, ausgebildet ist. Die Zonen 15 und 16, welche die Kanalzone 12 und die Gatezone 14 sandwichartig umfassen, können den gleichen Widerstandswert oder unterschiedliche Widerstandswerte besitzen. Durch Verringerung der Dicke der Kanalzone kann der gesamte Source-zu-Drain- "Ein"-Widerstand (gemeint ist der Widerstandswert, wenn der Transistor eingeschaltet ist) sehr klein gemacht werden, während der bei abgeschaltetem Transistor fließende Leckstrom sehr klein gemacht werden kann. Bei diesen Strukturen kann die Störstellenkonzentration in jeder Zone derart vorgesehen sein, daß ein Gradient vorhanden ist. In einem Extremfall kann keine Begrenzung der Zonen auftreten. Auch die Auswahl der Störstellenkonzentration kann in großem Umfang geändert werden, um dem erstrebten Gebrauch zu entsprechen. Die Kanalzone mit einer niedrigen Störstellenkonzentration kann auch mit einer Intrinsiczone ausgebildet sein.

Claims (11)

1. Sperrschicht-Feldeffekttransistor mit einer Halbleiterzone eines Leitfähigkeitstyps, die eine Stromkanalzone mit niedriger Störstellenkonzentration enthält, deren Enden mit Source- und Drain-Elektroden verbunden sind und zu der eine mit einer Gate-Elektrode verbundene Gate-Zone mit zu der Stromkanalzone entgegengesetztem Leitfähigkeitstyp benachbart ist zur Anlage einer Steuerspannung zur Erzeugung von Verarmungsschichten in der Stromkanalzone, bei dem die Stromkanalzone durch die Verarmungsschichten abschnürbar ist, so daß eine Potentialbarriere in der Stromkanalzone für sich von der Source-Elektrode wegbewegende Ladungsträger entsteht, deren Höhe kapazitiv mindestens durch die an der Drain-Elektrode und der Gate-Elektrode angelegte Spannung steuerbar ist, dadurch gekennzeichnet, daß die Stromkanalzone (12) eine derartige Breite und Störstellenkonzentration besitzt, daß die Stromkanalzone bei einer in Durchflußrichtung angelegten Steuerspannung abgeschnürt ist.

2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Stromkanalzone (12) eine solche Breite und Störstellenkonzentration besitzt, daß die Verarmungsschicht sich von der einen Seite der Stromkanalzone in die Nähe der Gatezone (14) erstreckt, und die andere Seite der Stromkanalzone bei Steuerspannung Null erreicht.

3. Transistor nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Stromkanalzone (12) eine solche Breite und Störstellenkonzentration besitzt, daß die Verarmungsschicht, die sich von einer Seite der Stromkanalzone aus erstreckt, eine Breite besitzt, die doppelt so groß ist wie die Breite der Stromkanalzone.

4. Transistor nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Stromkanalzone (12) eine abgestufte Störstellenkonzentration besitzt, die von der Seite der Sourceelektrode (21) zur Seite der Drainelektrode (23) abnimmt.

5. Transistor nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Stromkanalzone (12) eine erste Zwischenzone (15) aufweist mit einer Störstellenkonzentration höher als die niedrige Störstellenkonzentration der Stromkanalzone, und zwar angeordnet zwischen der Sourceelektrode (21) und der Stromkanalzone.

6. Transistor nach Anspruch 5, dadurch gekennzeichnet, daß die Stromkanalzone (12) sich zwischen der ersten Zwischenzone (15) und der Gatezone (14) erstreckt.

7. Transistor nach Anspruch 5, dadurch gekennzeichnet, daß die erste Zwischenzone (15) sich in die Nachbarschaft der Gatezone (14) erstreckt.

8. Transistor nach Anspruch 5, dadurch gekennzeichnet, daß die Stromkanalzone (12) ferner folgendes aufweist: Eine zweite Zwischenzone (16) mit einer Störstellenkonzentration höher als die niedrige Störstellenkonzentration der Stromkanalzone und angeordnet zwischen der Stromkanalzone und der Drainelektrode (23).

9. Transistor nach Anspruch 8, dadurch gekennzeichnet, daß die Stromkanalzone (12) eine kleinere Dicke mindestens zwischen den ersten und zweiten Zwischenzonen (15, 16) aufweist, und daß diese Dicke kleiner ist als die Länge der Gatezone (14) längs der Richtung des Stromflusses.

10. Transistor nach Anspruch 5, dadurch gekennzeichnet, daß die Gatezone (14) eine weitere Halbleiterzone mit einem Leitfähigkeitstyp entgegengesetzt zum Leitfähigkeitstyp der Stromkanalzone (12) aufweist.

11. Transistor nach Anspruch 8, dadurch gekennzeichnet, daß die Gatezone (14) eine weitere Halbleiterzone mit einem Leitfähigkeitstyp entgegengesetzt zum Leitfähigkeitstyp der Stromkanalzone (12) aufweist, und daß die ersten und zweiten Zwischenzonen (15, 16) sich beide benachbart dieser weiteren Halbleiterzone erstrecken.