JPS5924549B2 - 半導体論理集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、改善された特性、特に順方向ゲートバイアス
で動作させた場合に、高周波特性が良好で高利得の得ら
れる静電誘導トランジスタ（以下ＳＩＴと称す）を少な
くとも一部に含む半導体集積回路装置に関する。

従来、論理集積回路では、主にバイポーラトランジスタ
（以下ＢＰＴと称す）が使われ、Ｉ２Ｌ，ＥＣＬ，ＴＴ
Ｌ，ＥＦＬ，ＮＴＬ，ＲＴＬ，ＤＴＬ等があつた。

また、メモリも同様にＢＰＴを用いたダイナミツクＲＡ
Ｍ、スタテイツクＲＡＭ，ＲＯＭ等があつた。しかしな
がら、ＢＰＴは、コレクタ．ベース、ベース．エミツタ
間の容量が大きいこと、ベース抵抗の減少に限界がある
こと、少数キヤリア蓄積効果があることなどから、これ
らの論理回路、メモリにＢＰＴを組み込んだ場合これら
のことが、速度限界を与えていた。また消費電力が大き
いため消費電力．遅延時間積（Ｐｔ）が大きかつた。例
えば、高速度論理集積回路では、ＴＴＬ，ＥＣＬ，ＮＴ
Ｌ等が、最高０．１〜１ｎｓｅｃの遅延時間ｔでＰｔが
数Ｐｊ／７ａｔｅ〜１００Ｐｊ／７ａｔｅであり、１２
Ｌは速度はｔ二１０ｎｓｅｃ程度であるが、Ｐｔは０．
１〜１Ｐｊ／７ａｔｅであつた。また、メモリにおいて
も、同様な理由から書き込み、読み出しアドレスに大電
力が必要であつた。従つて、特に高速度を要請されると
ころにしか使用されていない。それに対し、本願発明者
によつて提案開発されたＳＩ，Ｔは、容量が小さいこと
、ベース抵抗に相当するゲート抵抗が非常に小さいこと
、キヤリアが電界で１駆動され、蓄積効果がほとんどな
いこと、さらに低雑音、高利得などの特徴を有するため
、バイポーラトランジスタにかわつて各論理集積回路や
メモリに組み入れることができ、高速化、低消費電力化
が実現されることを本願発明者は特願昭５２−５０９３
号「集積回路」及び昭和５２年２月７日出願「半導体集
積回路」で示してきた。本発明は、改善された特性を有
するＳＩＴを本願発明者の提案によるＳＩＴ−１Ｃに組
み入れ、さらにＳＩＴ−１Ｃの特性向上させることを目
的とする。

第２の目的は、従来のＢＰＴ−１Ｃと同等の回路にＳＩ
Ｔを組み込んだとき、バイアスの点、構造の点でスムー
ズにいくＳＩＴを組み込んだ集積回路を提供することに
ある。第３の目的は、従来のＥＣＬ，ＴＴＬ，ＥＦＬ，
ＮＴＬ，ＲＴＬ，ＤＴＬ等の論理集積回路のＢＰＴの少
なくとも１つのかわりにＳＩＴを用いた集積回路を提供
することにある。さらに他の目的は、本発明を詳細に説
明しつつ、明らかにする。本発明に適用されるＳＩＴは
、ＢＰＴ的な動作機構も混在させたものであり、主電流
の制御に従来のＳＩＴの如くチヤンネルの幅をゲート電
圧で変化させると同時に、ＢＰＴの如くチャンネルの底
のポテンシヤル障壁をゲート電圧で変化させるモードを
用いる。

即ち、オフ状態のときには、チヤンネルの底のポテンシ
ヤル障壁を高くして主電流がほとんど流れないようにし
、オン状態のときにはゲートのまわりの空乏層の幅を狭
めてチヤンネルにほぼ電荷中性領域が形成される如くし
ソースからドレインに向かつて一導電型の電荷中性近似
領域でつながつて主電流が大量に流れるようにするもの
である。このＳＩＴの動作モードは、ＳＩＴの設計によ
り逆方向ゲート電圧領域でも用いることが可能であるが
、順方向ゲート電圧領域でエンハンスメントモードで用
いることにより、ＢＰＴ及びＢＰＴを用いた集積回路と
の互換性が生じる。さらに、順方向にゲート電圧を印加
したとき、少数キヤリアがチヤンネルにわずかであるが
流れ込むが、チヤンネルは少数キヤリアに対し逆導電型
領域でもあり、多数キヤリアが主電流として大量に流れ
、かつ電界が生じているのでキヤリアの蓄積効果は殆ん
どない。この少数キヤリアのチヤンネルへの流入はゲー
ト電流に相当するが、ＢＰＴにおけるベース電流に相当
する。以上の様に、本発明に用いられるＳＩＴはＢＰＴ
的な動作を混在するにもかかわらず、チヤンネルが低不
純物密度領域なので容量が小さく、かつ殆んどのチヤン
ネル領域でキヤリアがドリフト移動するのでチヤンネル
抵抗は小さく、さらにゲート領域はＢＰＴのベース領域
と異なりより高い不純物密度であることが望ましいので
ベース抵抗に相当するゲート抵抗が小さく、さらに、主
電流はチヤンネルに形成される電位障壁の幅と高さによ
つて効率よく制御されるので変換コンダクタンスＴｍが
大きく、高速度動作及び低消費電力動作が可能である。
以下に図面を用いて本発明を詳細に説明する。

第１図は、ＳＩＴの構造の一例であり、１単位断面図を
示す。ｎチヤンネルを例にとれば、主電極１，２に接す
るｎ＋領域１１，１２がｎ型低不純物密度（または真性
）領域１３の両表面に設けられ、一主表面にｎ＋領域１
２を両側からはさむもしくは囲む形でｐ＋ゲート領域１
４及び電極４が形成されている。主電極１，２は、どち
らをドレイン（他方はソースとなる）にしてもよいが、
この説明の場合は主電極２をソースとする。図中Ｂ−Ｗ
に沿つたポテンシヤル分布を第２図に示すが、従来のＳ
ＩＴの動作モードは（ａ）の如く、電位障壁の高さをゲ
ート電圧。によつて変えて、この障壁を越える電子の量
を制御していた。勿論、障壁の高さは、ドレイン電圧Ｖ
。によつて変化する。例えば、同一ドレイン電圧Ｖ。に
対し、０ｆｆの場合には主電流１。はほとんど流れず、
ゲート電圧を下げることにより、０ｎとなり主電流１。
が流れる。この動作モードでは、主電流１。は、ゲート
電圧（拡散電位も含めて）。、ドレイン電圧Ｖ。に対し
、指数関数的に変化する、いわゆる３極管型１Ｄ−ｏ特
性を示す。（５）の場合、通常のＳＩＴ動作ではこれま
で零ゲート電圧近傍のみで用いられたモードであるが、
電荷中性領域のチヤンネルの幅をゲート電圧ＶＧによつ
て変え、主電流１。を制御する。このモードでは、ＩＯ
ノＶＯ特性は可変抵抗型となり、チヤンネル１３の不純
物密度が高かつたり、ゲートの間隔が広い場合である。

（ａ）の場合、０ｆｆの場合主電流１Ｄは殆んど流れな
いが、０ｎの場合には微分抵抗ΔＤ／ΔＩＯが非常に小
さくなるが平均抵抗ｏ／ＩＯは比較的大きい。

この領域ではＳＩＴは定電圧源素子として動作させるこ
ともできる。（５）の場合には、０ｆｆにおける主電流
１。が多すぎて、低電力動作が困難となる。本発明で用
いる動作モードは、（ｃ）の如く、０ｆｆの場合はチヤ
ンネル１３の底に電位障壁を形成し（ほぼ分布１〜Ｖの
範囲）で主電流１。

の流れを止め、０ｎの場合にはチヤンネルの一部に中性
領域を形成して平均抵抗を非常に小さくする。これをＳ
ＩＴ−ＢＰＴ混在モードと呼ぶが、チヤンネルの底の障
壁の高さで、キヤリアの注入量を制御するのはＢＰＴ的
であり、チヤンネルの幅で抵抗を制御するのはＳＩＴの
１性質である。（、ＦＥＴもＳＩＴとほぼ同様であるが
、ソース負帰還抵抗が非常に大きい）。特に順方向ゲー
ト電圧領域では、ゲートとチヤンネル電荷中性近似領域
の障壁の高さは拡散電位以下となり、ゲート電圧Ｇに対
し急激に少数キヤリアである正孔がチヤンネルに注入さ
れ、ソースからの電子放出を促進する。

主電流１Ｄの変化とゲート電流１。の変化の割合ΔＩＯ
／ΔＩＯは見掛上の電流増幅率βとなり、ＢＰＴのβに
相当する。第３図ａには、第２図の動作モードと、静特
性を説明するための図を示す。第２図ａの動作モードは
、〔Ａ〕のゲート電圧領域に対応し、いわゆる３極管型
で、微分抵抗が小さく、定電圧動作を示すようにするこ
ともできる。第２図ｂのモードは、〔Ｂ〕に対応し、可
変抵抗型となる。第３図ｂには本発明に用いるｎチヤン
ネルＳＩＴの１静特性例を示す。これは、第１図と同様
な形状をした正立型ＳＩＴで、ｎ一領域１３の不純物密
度ＮｌｘｌＯｌ３ｃｍ−３、厚みが８μ、チヤンネルが
５μ×２０μの矩形のものであり、ゲートｐ＋領域１４
は表面不純物密度Ｐ二１ｘ１０１９ｃｍ−３、拡散深さ
３μのものである。この例では、オフ状態としてゲート
電圧０〜０．２Ｖ、オン状態としてｏ〉０．６を用いる
が、これは１例であつて、目的によつて異なるのは当然
である。また、逆方向ゲート電圧領域も使用することも
当然でき、用いるゲート電圧領域で第２図ｃの様な動作
モードになる如く各領域の寸法、構造、不純物密度及び
その分布を選択する。第３図に示した靜特性例は、パン
チスルーしかかつたＢＰＴの特性とよく似ているがソー
スからドレインにつながる全領域（チヤンネル）は、す
べて同導電型（見性半導体も含め）半導体領域でつなが
つている。故に、これはＢＰＴではなくＢＰＴ的な動作
をさせたＳＩＴであり、この動作モードを本発明におい
ては用いる。第４図は、本発明で用いるＳＩＴの構造例
で１単位断面を示す。（ａ）は第１図の構造とほぼ同様
で、主電極が逆になつている。主電極１をドレインとす
れば、第１図は正立型、これは倒立型ということになる
。（ｂ）は、埋め込みゲート型ＳＩＴで、ゲートｐ＋領
域１４は、ｎ−（またはｉ）領域１３内に埋め込まれて
いる。（ｃ）は、切り込み型ＳＩＴの例で、主表面に凹
部を設け側壁に接合を形成したもので、ｐ＋領域１４は
ゲート電極４と側壁で接している。ゲート電極４は凹部
底面と絶縁物６により絶縁されている。（ｄ）は、横型
ＳＩＴの例であり、主電流１。はＰ型基板１４／とゲー
トｐ＋領域１４の間のチヤンネル１３を横に流れる。い
ずれにしても、これらのＳＩＴの寸法、不純物密度及び
分布は、主動作電圧領域において第２図ｃのようなモー
ドになる如く選ばれている。図中、ｗはゲートの間隔で
ある。また、主電極１をドレインとしたとき、正立型と
すれば倒立型もあり得る。すでに提案したＳＩＴの構造
のすべてが、本発明に用いることができ、特にこれらの
構造は代表的例をあげたにすぎない。第５図は、本発明
で用いるＳＩＴの動作モードが、より効果的、例えば０
ｎ抵抗が低く、０ｆｆ抵抗が高くなる如く構造を改善し
た例であり、ゲートｐ＋領域１４及びチヤンネル部の拡
大図である。１３は、比較的低不純物密度領域であり、
１３′はより低不純物密度領域または真性領域であり、
電位障壁をよりできやすくするとともに小さなゲート電
圧の変化で電荷中性近似領域を形成する如くしたもので
ある。

この図では、主電極１，２は上下にあることになるが、
どちらをドレインにしてもかまわない。また、ｎチヤン
ネルの例を述べたが、Ｐチヤンネルも同様である。これ
まで述べてきたように、ＳＩＴは少数キヤリアの蓄積効
果が殆んどなく低電力で高速で動作するから、ＳＩＴを
、バイポーラトランジスタでもつとも高速動作をすると
言われているＥＣＬ（ＥｍｉｔｔｅｒＣＯｕｐｌｅｄＬ
ＯｇｉｃまたはＣＭＬ：ＣｕｒｒｅｎｔＭＯｄｅＬＯｇ
ｉｃ），ＥＦＬ（ＥｍｉｔｔｅｒＦＯｌｌＯｗｅｒＬＯ
ｇｉｃ），ＮＴＬ（ＮＯｎＴｈｒｅｓｈＯｌｄＬＯｇｉ
ｃ）に適用することができる。

本発明のＳＩＴを組み込んだ場合の基本ゲートをそれぞ
れ第６図、第７図、第８図に示す。第６図は、いづれも
２入力のＮＯＲ，ＯＲゲートである。第４図ａにはＲｅ
ｆｅｒｅｎｃｅ用電圧を発生する回路も含めて示してあ
る。Ｖｒｅｆ発生用回路中の２個のダイオードは温度補
償用である。ＱＯ，ＱＯの組み、及びＱＧ（Ａ），ＱＯ
（Ｂ），ＱＲの組の両方もしくは一方にＳＩＴを用いる
ことができる。他方はＢＰＴでもよいが、両方共ＳＩＴ
の方が望ましい。第６図ｂは、人力ゲートにソースホロ
ワ接続のＳＩＴＱＧ′を設けたもので、ドレイン電位が
一定に保たれることもあつて一層高速度動作を行なえる
回路構成例である。ＳＩＴが不飽和型電流電圧特性を示
すことから、レベル設定が難しいときには、たとえば、
第６図ｂの抵抗ＲＥ／を流れる電流により両端の電位差
が殆んど一定に保たれるＳＩＴＱ８をＲＥ／のかわりに
用いればよい。ここで用いられるＳＩＴは定電圧デバイ
ス特性を示すＳＩＴであることが望ましい。その例を第
６図ｃに示す。その時に、使われるＳＩＴＱ８の電流電
圧特性を第６図ｄに示す。零ゲートバイアスでは遮断状
態にあり、ソース．ドレイン間電圧が入力ゲートＳＩＴ
Ｑ８′を導通状態にするに必要な電圧Ｖ２になつたとき
、電流が急激に流れるようにしておけばよい。不飽和型
電流電圧特性を示すＳＩＴが直列に接続されることによ
り電流不安定を生ずる場合には、電流上限設定用のＦＥ
Ｔを接続しておけばよい。第７図は本発明のＳＩＴを用
いたＥＦＬに相当する３入力のＡＮＯゲートの例であり
、ｎチャンネル、Ｐチヤンネルの複合構造を利用してお
り、１ゲート当りの占有面積が小さく当然消費電力も少
なくてすみ、製造工程も簡単で歩留りが高い高速のゲー
ト回路である。

ＱＯ（Ａ），ＱＧ（Ｂ），ＱＧ（Ｃ）の組及びＱ。の両
方もしくは片方にＢＰＴ的動作するＳＩＴを使うことが
できる。この場合にも、第７図ａの抵抗式を電流によら
ず電位の設定できる第６図ｄに示したようなＳＩＴに置
き換えればレベル設定は容易である。もちろん、電流不
安定を除去するためのＦＥＴ接続も適宜行えばよい。第
８図ａは、ＬＳＩにおいては、（１）チツプ内では外来
雑音がきわめて少なく雑音余裕度が少なくとも十分安定
な動作が行えること、（２）チツプ内の配布線はたかだ
か数緬以下であり、寄生容量等のゲートの負荷が軽くゲ
ートの負荷駆動能力は軽くてよい、（３）ＬＳは入出力
端子を備えた機能ブカツクであり、個別回路のごとく１
ゲート毎に雑音余裕度を持つ必要はなく入出力端子間で
必要な雑音余裕度があればよいとして、電源電圧を非常
に低くしてすなわち低電力で動作するものとして考案さ
れたＮＴＬにＢＰＴ的動作の混在したＳＩＴを適用した
回路構成例である。ＣＥは速度を速めるための容量であ
る。Ｒｃ／ＲＥを適当に選んで利得を１より大きくして
わずかなしきい値特性を持たせている。したがつてこの
回路では１ゲート毎の伝送特性ははつきりした閾値特性
を示していないが、段数を多数重ねることにより明りよ
うな閾値特性が現われる構成になつている。第８図ａは
、抵抗を内部に含んだ回路になつている。第８図ｂでは
抵抗ＲＥ，ＲＯをそれぞれ所望のソース．ドレイン電圧
が電流が急峻に立上がるｎチヤンネル、ＰチヤンネルＳ
ＩＴＱ８ｌ，Ｑ８２に置き僕えた例であり、゛０″″，
゛１゛状態に対応するレベル設定が正確で容易になるこ
と、抵抗を用いていないので、一層動作速度が高速にな
るという特徴を有している。ＮＴＬは、エミツタに直列
抵抗Ｒ。

を接続して負帰還作用を持たせてレベル設定（閾値作用
を持たないからそれほど明確ではない）を持たせている
。しかしレベル設定用ＳＩＴＱｓを用いればさらに簡単
な回路でＮＴＬと同等の低電力、高速動作が可能である
。さらにＢＰＴのかわりにＳＩＴＢＰＴ混在勤作のＳＩ
Ｔを用いればさらに低電力、高速動作が可能になる。第
９図にその例を示す。第９図は３入力のＤＣＴＬ（Ｄｉ
ｒｅｃｔＣＯｕｐｌｅｄＴｒａｎｓｉｓｔＯｒＬＯｇｉ
ｃ）の負荷抵抗をレベル設定用負荷ＳＩＴＱ８で置き換
えた構成になつている。ＳＩＴのゲートはこの例ではソ
ースに直結されているが、場合によつては、ゲートに独
立の電位を与えて動作させることもできる。また、ドレ
インに直結する場合もある。入力ゲート用をＢＰＴ混在
モードのＳＩＴＱＧ（Ａ），ＱＯ（Ｂ），ノＱＯ（ＣＸ
置き換えている。

第６図Ａ，ｂ，ｃのＲＥ，ＲＯ，ＲＯ′，Ｒｄ，Ｒｄ／
をそれぞれレベル設定用ＳＩＴに置き換えることは、こ
れらの論理回路の動作速度をさらに高速にする。

レベル設定用ＳＩＴは接合型ＳＩＴ（ゲート構造は、接
合型だけでなくＭＯＳ，ＭＩＳｌシヨツトキ一でも可）
でも、チヤンネル幅、チヤンネルの不純物密度により設
定レベルを決められる。

また、ＢＰＴ混在勤作モードのＳＩＴは、Ｐｎ接合型、
シヨツトキ一接合型のゲート構造を有することができる
。本発明をＲＴＬ（ＲｅｓｉｓｔＯｒＴｒａｎｓｉｓｔ
ＯｒＬＯｇｉｃ），ＤＴＬ（ＤｉＯｄｅＴｒａｎｓｉｓ
ｔＯｒＬＯｇｉｃ），ＴＴＬ（ＴｒａｎｓｉｓｔＯｒＴ
ｒａｎｓｉｓｔＯｒＬＯｇｉｃ）に適用した例を第１０
図Ａ，ｂ，ｃに示す。

従来のＢＰＴをＢＰＴ混在モードを有すＳＩＴに置きか
えたもので、低消費電力、高速化が図られる。また、こ
れら回路中の抵抗を定電圧特性のＳＩＴに置きかえれば
、より高速化が図られるし、（ｃ）のＴＴＬのうち、バ
ツフア回路に含まれるＱ３，Ｑ４のＳＩＴは、論理速度
に直接関係しないのでＢＰＴでもよ〜。さらに、これら
の変形であるＳＢＤＴＴＬ（ＳｃｈＯｔｔｋｙＢａｒｒ
ｉｅｒＤｌＯｄｅＴＴＬ），ＭＤＴＬ（ＭＯｄｉｆｉｅ
ｄＤＴＬ）等にも応用できる。以上述べてきたように、
ＢＰＴ−ＳＩＴ混在モードを有すＳＩＴを従来のＢＰＴ
による論理集積回路に導入することのみで、１桁以上の
消費篭力が改善され低容量キヤリア蓄積効果が少ないこ
とから高速化が図られる。

すなわち、ＳＩＴは、チヤンネルに主に高抵抗領域を用
いるために各電極間の容量が小さく、少数キヤリアの蓄
積効果を殆んどなくすことができ、キヤリアが殆んど全
領域をドリフトで走行することから走行時間を短くでき
、負帰還に作用する直列抵抗がきわめて小さいことなど
のために、高速度動作に優れている。また、きわめて低
電流動作になつても電圧増幅係数が一定に保たれて特性
の劣化が少く、ゲートの入力抵抗が高く駆動に殆んど電
力を必要としないことや変換コンダクタンスの大きいこ
となどのためＦａｎＯｕｔ数が多くとれ、当然のことな
がら次段との直結ができるなど微細化か容易であり、き
わめて低電力でＳＩＴ論理回路は動作する。本発明に述
べたようにＳＩＴを含んだ回路により、構成されるイン
バータを基本とする集積回路においては、微細化、高速
度化が一層促進され、少数キヤリア蓄積効果を殆んど持
たないため、その論理回路としての低電力性、高速度性
がきわめて顕著となりすぐれた低電力、高速度の論理回
路となつて、その工業的価値は高い。これまで、バイポ
ーラトランジスタにしても電界効果トランジスタにして
も定電流源的素子（飽和型電流電圧特性を持つ）であつ
たため、回路構成に多くの制約を受けたが、定電圧的動
作を示すＳＩＴ（不飽和型電流電圧特性を持つ）を導入
することにより、論理動作のレベル設定が容易でかつ正
確になり、回路構成を簡単化し、回路構成中に抵抗を用
いる必要が殆んどなくなり、低電力化、高速化、微細化
を一層促進し、ＬＳＩにおいてきわめて有効な論理回路
となりその価値はきわめて高い。

また、各領域の導電型を逆にすることにより、ｎチヤン
ネルとＰチヤンネルの交換が可能である。

半導体材料は、Ｓｉ，Ｇｅ，ＧａＡｓ等−Ｖ化合物及び
その混晶を用いることができ、ここに述べた構造は従来
の結晶成長技術、プレーナ技術等加工技術で製造できる
。さらに、接合型ゲート構造はシヨツトキ一接合にもす
ることができ、その組み合わせは無限に近い〜

【図面の簡単な説明】

第１図はＳＩＴの１構造例の１単位断面図、第２図ａ乃
至ｃは第１図Ｂ−Ｂ′に沿つた電子に対するポテンシヤ
ル分布図、第３図ａ及びｂはＳＩＴの特性例、第４図ａ
乃至ｄは本発明で用いるＳＩＴの構造例の１単位断面図
、第５図ａ乃至ｃは本発明で用いるＳＩＴの構造例の拡
大図、第６図ａ乃至ｄ、第７図ａ及びｂ、第８図ａ及び
ｂ、第９図、第１０図ａ乃至ｃは本発明の具体例である
。

Claims (1)

1. 【特許請求の範囲】 １ ソース及びドレイン領域を形成する高不純物密度、
   第一導電型の第一の半導体領域、ソース、ドレイン間を
   流れる主電流を制御する高不純物密度、第二導電型のゲ
   ート領域、少なくとも前記ソース、ドレイン領域に接し
   て形成される比較的不純物密度、第一導電型の第二の半
   導体領域、前記第二の半導体領域及び少なくとも一部の
   前記ゲート領域に接して形成され、かつ主電流を横切る
   べく配置された第一導電型で不純物密度が前記第二の半
   導体領域よりも更に小さい中間半導体領域より成る静電
   誘導トランジスタを少なくとも一部に含むことを特徴と
   する半導体論理集積回路。 ２ 論理回路に含まれるレベル設定用抵抗の一部もしく
   は全部を定電圧特性を有する静電誘導トランジスタに替
   えた論理回路及びこの論理回路を含むことを特徴とする
   前記特許請求の範囲第１項記載の半導体論理集積回路。 ３ 静電誘導トランジスタとバイポーラトランジスタも
   しくは電界効果トランジスタを直列接続させて動作すべ
   くなした部分を少なくとも一部に含む論理回路及びこの
   論理回路を含むことを特徴とする前記特許請求の範囲第
   １項記載の半導体論理集積回路。 ４ 複数個の前記特許請求の範囲第１項記載の静電誘導
   トランジスタを並列もしくは直列に接続した回路に静電
   誘導トランジスタ、バイポーラトランジスタ、電界効果
   トランジスタが少なくとも一つ直列に接続された部分を
   含む論理回路及びこの論理回路を含むことを特徴とする
   前記特許請求の範囲第１項記載の半導体論理集積回路。 ５ 複数個の前記特許請求の範囲第１項記載の静電誘導
   トランジスタを並列もしくは直列に接続した回路に、少
   なくとも一つの抵抗が直列に接続された部分を少なくと
   も一部に含む半導体論理集積回路。 ６ ソース及びドレイン領域を形成する高不純物密度、
   第一導電型の第一の半導体領域、ソース、ドレイン間を
   流れる主電流を制御する高不純物密度、第二導電型のゲ
   ート領域、少なくとも前記ソース領域に接して形成され
   る比較的低不純物密度、第一導電型の第二の半導体領域
   、前記第二の半導体領域及び少なくとも一部の前記ゲー
   ト領域並びに前記ドレイン領域に接して形成され、かつ
   主電流を横切るべく配置された第一導電型で不純物密度
   が前記第二の半導体領域よりも更に小さい中間半導体領
   域より成る静電誘導トランジスタを少なくとも一部に含
   むことを特徴とする半導体論理集積回路。 ７ 論理回路に含まれるレベル設定用抵抗の一部もしく
   は全部を定電圧特性を有する静電誘導トランジスタに替
   えた論理回路及びこの論理回路を含むことを特徴とする
   前記特許請求の範囲第６項記載の半導体論理集積回路。 ８ 静電誘導トランジスタとバイポラートランジスタも
   しくは電界効果トランジスタを直列接続させて動作すべ
   くなした部分を少なくとも一部に含む論理回路及びこの
   論理回路を含むことを特徴とする前記特許請求の範囲第
   ６項記載の半導体論理集積回路。 ９ 複数個の前記特許請求の範囲第１項記載の静電誘導
   トランジスタを並列もしくは直列に接続した回路に静電
   誘導トランジスタ、バイポーラトランジスタ、電界効果
   トランジスタが少なくとも一つ直列に接続された部分を
   含む論理回路及びこの論理回路を含むことを特徴とする
   前記特許請求の範囲第６項記載の半導体論理集積回路。 １０ 複数個の前記特許請求の範囲第６項記載の静電誘
   導トランジスタを並列もしくは直列に接続した回路に、
   少なくとも一つの抵抗が直列に接続された部分を少なく
   とも一部に含む半導体論理集積回路。