DE2801293A1

DE2801293A1 - Inverterschaltkreis mit feldeffekttransistoren

Info

Publication number: DE2801293A1
Application number: DE19782801293
Authority: DE
Inventors: Gilbert Hadamard
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-01-19
Filing date: 1978-01-13
Publication date: 1978-07-20
Also published as: JPS5390880A; UST979006I4; FR2378356A1; FR2378356B1; IT1114163B

Description

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

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Inverterschaltkreis mit Feldeffekttransistoren

Die Erfindung betrifft einen Inverterschaltkreis entsprechend dem Oberbegriff des Patentanspruchs 1.

Bekanntlich beschränkt der sog. Miller-Effekt, der die effektive Gate-Drain-Kapazität in einer Feldeffekttransistorstruktur erhöht, wesentlich den nutzbaren Frequenzbereich, in dem ein Feldeffektbauelement betrieben werden kann. Einer der hauptsächlichen Gründe für die relativ geringe Schaltgeschwindigkeit von Isolierschicht-Feldeffekttransistoren ist das Vorhandensein einer nennenswerten Gate-Drain-Kapazität. Für ein Feldeffekttransistorbauelement vom Anreicherungstyp, bei dem bei einer Null-Spannung zwischen Gate und Source anfänglich kein Leitungskanal vorhanden ist, muß die Gate-Elektrode den zwischen Drain und Source vorhandenen Abstand total überdecken, so daß beim Anlegen entsprechender Spannungen zwischen den beiden Gebieten ein leitfähiger Kanal gebildet werden kann, üblicherweise wird die Gate-Elektrode dabei so ausgelegt, daß sie sowohl das Source- als auch das prain-Gebiet etwas überlappt, so daß auch bei einer geringfügigen Fehljustierung bei der Bildung der Gate-Elektrode daraus kein Bauelementausfall resultiert. Als Folge dieser source- und drainseitigen Überlappung der Gate-Elektrode sowie wegen der dünnen Isolierschicht im Kanalbereich, können j bei konventionellen Isolierschicht-Feldeffekttransistoren ; nennenswerte parasitäre Gate-Drain- und Gate-Source-Kapazitäten beobachtet werden. Insbesondere muß bei einer MOS-Verstärkerptufe, bei der der Ausgang an der Drain-Elektrode und der |!ingang an der Gate-Elektrode liegt, die Gate-Drain-Kapazität j kls Rückkoppelkondensator vom Ausgang zum Eingang berücksich- ' jbigt werden. Da der Ausgang um 180° gegenüber dem Eingang in- J

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folge der Invertereigenschaft des Verstärkers versetzt ist, handelt es sich bei dieser Art Rückkopplung um eine Gegenkopplung. Bei erhöhten Betriebsfrequenzen wird auch der Einfluß dieser Gegenkopplungskapazität zunehmen, so daß ein erheblicher Verstärkungsabfall bei hohen Frequenzen zu beobachten ist. Für FET-Lastelemente in statischen Logikanwendungen sollte die Kennlinie des Drain-Stromes in Abhängigkeit von der Drain-Source-Spannung so weit wie möglich in den Sättigungsbereich übergehen, was bedeutet, daß die sog. Abschnürspannung (pinch-off-Spannung) so klein wie möglich und die Neigung der Sättigungskennlinie so gering wie möglich sein sollte. Ein nach dem Stand der Technik beschrittener Weg zur Erreichung einer kleinen Abschnürspannung bestand darin, das Gate des FET möglichst schmal zu machen. Ein schmales Gate bedingt jedoch eine höhere Schwellwertspannung, wodurch sich der erzielbare Strom auch bei einer minimalen Gate-Länge unter den wünschenswerten Wert reduziert.

Aufgabe der Erfindung ist es, einen hinsichtlich des Frequenzbereichs verbesserten Inverterschaltkreis mit reduzierter Abschnürspannung für die Lastelemente anzugeben. Die zur Lösung dieser Aufgabe nach der Erfindung vorgesehenen Maßnahmen sind im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung finden sich in den Unteransprüchen. Zusammengefaßt sieht die Erfindung den Einsatz eines Feldeffekttransistors mit trapezförmigem Gate vor, dessen Seite mit der kürzeren Kantenlänge am drainseitigen Ende vorgesehen ist. Dadurch wird bei dem aktiven FET die Gate-Drain- bzw. Miller-Kapazität und bei dem Lastelement die Abschnürspannung reduziert. Eine derartige Gate-Ausbildung ist mit den konventionellen Photolithographie-Techniken voll vereinbar und resultiert in erheblichen Verbesserungen hinsichtlich der Betriebseigenschaften solcher Bauelemente.

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Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 eine Darstellung der Abhängigkeit des Drain-Stromes von der Drain-Source-Spannung für zwei FET-Lastelemente mit hoher und demgegenüber niedrigerer Abschnürspannung;

Fig. 2 die Formgebung der Gate-Elektrode des verbesserten Last-Feldeffekttransistors;

Fig. 3 die Abhängigkeit des Drain-Stromes von der

Drain-Source-Spannung für das verbesserte Lastelement;

Fig. 4 eine weitere Darstellung zur Formgebung des trapezförmigen Gates für das Lastelement;

Fig. 5 ein schematisches Schaltbild eines einfachen I statischen Inverterschaltkreises und

Fig. 6 die verbesserte Gate-Konfiguration des aktiven Feldeffekttransistors.

In statischen Logikschaltungen sollte die in Fig. 1 dargestellte Charakteristik des Drain-Stromes in Abhängigkeit von der Drain-Source-Spannung so weit wie möglich in den Sätti-,gungsbereich reichen. Ferner sollte die Abschnürspannung sowie die Neigung der Sättigungskennlinie so klein wie möglich sein, j Die mit 1 bezeichnete Kennlinie in Fig. 1 zeigt diese Charakteristik für ein Bauelement mit relativ hoher Abschnürspannung, während die mit 2 bezeichnete Kurve in Fig. 1 die gleiche Charakteristik für ein Bauelement mit relativ niedrigerer Abschnüi

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spannung zeigt. Hinsichtlich der obigen Ausführungen ist die mit 2 bezeichnete Kennlinienform als günstiger als die mit 1 bezeichnete Kennlinie zu beurteilen.

Wie in Fig. 2 gezeigt ist, läßt sich eine reduzierte Abschnürspannung eines Last-Feldeffekttransistors vom Verarmungstyp dadurch erreichen, daß man die Weite des Gates 5 am mit 6 bezeichneten drainseitigen Ende relativ zu der größeren Weite am mit 7 bezeichneten sourceseitigen Ende reduziert. In der einfachsten Form gilt für die Analyse des Drain-Stromes eines Feldeffekttransistors die folgende Beziehung:

i_d = i_dotd/log(1+d)]
mit

d = (W1-W0)/Wo

Dabei bedeutet i_dQ den Drain-Strom für eine über den gesamten Kanal gleichmäßige Gate-Weite WO. Ist beispielsweise W1 = WO/2, ergibt sich für den Drain-Strom i_d = 0,722 i_dQ. Mit kleinem Wert für W1 wird auch die Abschnürspannung reduziert. Darüber hinaus gilt, daß bei Zunahme des Wertes für W vom Drain-Gebiet 6 zum Source-Gebiet 7 die Verarmungszone im Sättigungszustand weniger weit in den Kanalbereich unter dem Gate 5 hineinreicht, als wenn die Weite W1 gleichmäßig vom Source-Gebiet 7 bis zum Drain-Gebiet 6 im Kanalbereich ,vorläge. Die bei einer Gate-Ausbildung nach Fig. 2 verbesserte Charakteristik für den Drain-Strom in Abhängigkeit von der Drain-Source-Spannung ist in Fig. 3 dargestellt. Die mit 1 bezeichnete Kurve gilt für W = WO, entsprechend gilt die mit 2 bezeichnete Kurve für den Fall W = W1 und schließlich die mit '3 bezeichnete Kurve für ein trapezförmiges Gate entsprechend Fig. 2.

,In der Praxis kann man eine dreieckige Form mit W1 = 0 nehmen. Obwohl sich dabei nach der oben angegebenen Beziehung ein

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Stromwert O ergeben würde, gelangt das Bauelement in Wirklichkeit gleichwohl in die Sättigung, wobei W1 durch die Kantenlänge des Verarmungsgebietes 8 in der Nähe der Drain-Zone gegeben ist, wie das in Fig. 4 dargestellt ist. Auch eine solche Konfiguration reduziert somit die Gate-Drain-Überlappungskapazität. Um denselben Stromwert zu erzielen, muß natürlich der Wert WO an der Source-Zone 7 entsprechend vergrößert werden. Die Gate-Source-Kapazität ist bei einem Last-Element jedoch nicht problematisch, da das Gate 5 in Anwendungsfällen mit einem FET-Lastelement vom Verarmungstyp mit der Source 7 kurzgeschlossen ist.

Der Einsatz eines dreieckigen oder trapezförmigen Gates bei einem aktiven FET ergibt überdies zusätzliche Vorteile. In Fig. 5 ist ein schematisches Schaltbild eines statischen FET-Inverterschaltkreises gezeigt. Ersetzt man in einem solchen Inverterschaltkreis ein reguläres rechteckiges Gate eines Anreicherungsbauelements durch ein trapezförmiges Gate der in Fig. 6 gezeigten Art, wird bei gleichem Schaltkreisstrom die Gate-Source-Kapazität erhöht und die Gate-Drain-Kapazität reduziert.

Hinsichtlich der Schaltgeschwindigkeit ist angesichts des Miller-Effekts die Gate-Drain-Kapazität von größerer Wichtigkeit als die Gate-Source-Kapazität. Die effektive Gate-Kapazität ist ungefähr gleich der Gate-Source-Kapazität zuzüglich dem dreifachen Wert der Gate-Drain-Kapazität. Reduziert man somit die Gate-Drain-Kapazität, wird, selbst wenn man die Gate-Sourca,-Kapazität um den gleichen Betrag erhöht, die resultierende Gate-Kapazität beträchtlich erniedrigt.

Nimmt man im Rahmen eines Zahlenbeispiels ein reguläres FET- ^! Bauelement mit einem rechteckigen Gate mit einer Weite von j 25 pm an, wird die Überlappungskapazität des Gates über dem | dünnen Oxid jeweils 0,54 pF im source- und drainseitigen Bereich betragen. Setzt man stattdessen ein FET-Bauelement mit

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einem trapezförmigen Gate ein, ergibt sich nach den obigen Beziehungen unter der Annahme eines Verhältnisses W1/WO =1/5 ein Stromverhältnis i_d/i_d0 = 0,497.

Die Abmessungen eines trapezförmigen Gates für ein denselben Strom wie für das 25 um Rechteck-Gate-Element müßten dann betragen: WO = 50,25 pm und W1 = 10,05 um. Die effektive Überlappungskapazität für diesen FET mit trapezförmigem Gate beträgt demnach

Cg = Cgs + 3 χ Cgd = 0,173 pF.

Die effektive Überlappungskapazität eines Rechteck-Gate-FET mit einer Gate-Weite von 25 /am würde demgegenüber 0,216 pF betragen. Daraus ergibt sich eine Verringerung der Überlappungskapazität im Falle eines trapezförmigen Gates um 20 %.

Bei dem obigen Zahlenbeispiel wurde der Einfachheit halber eine grobe Näherung unter Verwendung nur der source- und drainseitigen Gate-Kapazitätsbereiche vorgenommen. Die Schlußfolgerung, daß ein trapezförmiges Gate die gesamte Überlappungskapazität reduziert, bleibt jedoch auch bei Durchführung einer genaueren Berechnung unter Berücksichtigung der gesamten Gate-Bereichsfläche gültig.

Das auf der Verwendung von trapezförmig ausgebildeten Gates basierende Konzept kann in einer Vielzahl von Schaltungsanwendungen zur Einstellung der Gate-Diffusionskapazitäten eingesetzt werden, z.B. in Signalübertragungs- oder Ladungsübertragungs- bzw, Eimerkettenanordnungen.

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PATENTANSPRÜCHE

Inverterschaltkreis mit wenigstens einer Reihenschaltung aus zwei Feldeffekttransistoren, von denen der eine das aktive, von einem an seiner Gate-Elektrode zugeführten Eingangssignal steuerbare Schaltelement und der andere das zugehörige Lastelement darstellt und deren hinsichtlich ihrer Source-Drain-Schaltstrecken gemeinsamer Verbindungspunkt mit dem Schaltkreisausgang verbunden ist, dadurch gekennzeichnet, daß die Gate-Elektrode (5) mindestens eines der Feldeffekttransistoren des Inverterschaltkreises zur Erzielung eines niedrigen Abschnürspannungswertes trapezförmig ausgebildet und die geringere Gate-Breite (W1) am drainseitigen Ende der Gate-Elektrode angeordnet ist.
2. Inverterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß das aktive Schaltelement ein Feldeffekttransistor vom Anreicherungstyp und das Lastelement ein Feldeffekttransistor vom Verarmungstyp ist.
3. Inverterschaltkreis nach einem der vorhergehenden An-

ι Sprüche, dadurch gekennzeichnet, daß die Gate-Elektrode '- des das Lastelement darstellenden Feldeffekttransistors mit dem gemeinsamen Verbindungspunkt gekoppelt ist.

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