DE2760461C2 - Schaltungsanordnung für einen Halbleiterspeicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für einen Halbleiterspeicher gemäß dem Oberbegriff des Anspruchs 1. Eine solche Anordnung ist aus IBM TDB, Vol. 17, No. 9, Februar 1975, Seite 2582, 2583 und auch aus der US 3 959 781 bekannt.

Bei der Herstellung digitaler Anordnungen, insbesondere Kleinrechner, werden in großem Umfang MOS-Direktzugriff­ speicher (RAM) verwendet. Die Fähigkeiten und die Kosten­ vorteile solcher Speicheranordnungen haben in den letzten Jahren ständig zugenommen. Die Kosten pro Speicherbit nehmen bei MOS-Direktzugriffspeichern in der gleichen Weise ab, wie die Anzahl der Bits oder Speicherzellen pro Baueinheit zunimmt. In der Industrie sind immer größere Direktzugriffspeicher Standardbaueinheiten geworden, bei­ spielsweise 256-Bit-Speicher, 512-Bit-Speicher, 1024-Bit- Speicher und schließlich 4096-Bit-Speicher. Ein Direkt­ zugriffspeicher mit 4096 Bit ist beispielsweise in der US-PS 3 940 747 beschrieben. Derzeit beginnen die Her­ steller von Halbleiterbauelementen mit der Produktion von Direktzugriffspeichern mit 16 384 Bits, also sogenannten 16 K-RAM; dazu sei auf die Zeitschrift "Electronics" vom 19. Februar 1976, Seiten 116 bis 121 und vom 13. Mai 1976, Seiten 81 bis 86 verwiesen.

Wenn die Anzahl der Bits in einem Halbleiterchip zunimmt, nimmt die Zellengröße ab, und zwangsläufig wird auch die Größe des Speicherkondensators in jeder Zelle kleiner. Auch die Anzahl der Zellen an einer Stellenleitung in der Zellenmatrix nimmt zu, so daß die Kapazität dieser Leitung ansteigt. Diese Faktoren setzen die Größe des an einer Stellenleitung vorhandenen Datensignals herab. Ein voller digitaler Pegel, d. h. der Unterschied zwischen dem Signalwert "1" und dem Signalwert "0" kann in einer dieser Baueinheiten bespielsweise 10 oder 12 Volt betragen. Die Spannungsdifferenz zwischen einem Signalwert "1" und einem Signalwert "0" für die an eine Stellenleitung in der Speicher­ matrix aus der ausgewählten Zelle mit einem Transistor ge­ koppelten Daten kann jedoch nur ein oder zwei Zehntel eines Volts betragen. Zum Lesen dieser Signale mit niedrigem Pe­ gel sind verschiedene Schaltungen vorgeschlagen worden. Beispiele für Leseverstärker zeigen die US-PS 3 940 747, die oben erwähnten Aufsätze in der Zeitschrift "Electronics", die US-PS 3 838 404, die Zeitschrift "Electronics" vom 13. September 1973, Band 46, Nr. 19, Seiten 116 bis 121 und die Zeitschrift "IEEE Journal of Solid State Circuits" vom Oktober 1972, Seite 336.

Bei der Anwendung in Halbleiterspeichern die eine hohe Packungsdichte, eine hohe Betriebsgeschwindigkeit und eine niedrige Verlustleistung erfordern, wie es bei dem 16 K-Direktzugriffspeicher erforderlich ist, sind die oben vorgeschlagenen Leseverstärker mit Nachteilen verbunden. Manche haben eine hohe Verlustleistung und übermäßig lange Ladezeiten für die Stellenleitungen. Andere er­ fordern einen hohen Momentanstrom und eine kritische Taktsteuerung.

Häufig sind die Spannungswerte der Eingangsadresse eines Speichers niedrige Spannungswerte bipolarer Schaltungen, beispielsweise Spannungswerte von TTL-Schaltungen, und keine hohen Spannungswerte wie in MOS-Schaltungen; die Eingangadressensignale mit niedrige Spannungswert ergeben Schwierigkeiten beim Aufbau des Adresseneingabe­ puffers. Dies ist deshalb der Fall, weil solche Signale Verknüpfungsschaltungen mit MOS-Bauelementen nicht voll­ ständig durchschalten; diese Signale sind also schwierig zu lesen. Das Lesen solcher Signale muß jedoch genau und schnell durchgeführt werden, damit das Speichersystem zuverlässig und schnell sein kann.

Ein Halbleiter-Direktzugriffspeicher empfängt eine aus mehreren Bits bestehende Adresse von externen Schaltungen, und diese Adresse bewirkt die Auswahl einer oder mehrerer bestimmter Zellen in dem Direktzugriffspeicher zum Schreiben oder zum Lesen von Daten. Die Adresse wird von anderen Tei­ len des Systems getrennt vom Direktzugriffspeicher erzeugt. Eine an die Schaltung des Direktzugriffspeichers gestellte Anforderung besteht darin, daß sie abhängig von Zeitsteuer­ signalwerten und Spannungswerten oder digitalen Signalwerten in den Adressensignalen arbeiten können muß, die mit dem Rest des Systems kompatibel sind. Die digitalen Signal­ werte im System werden oft von den Betriebsspannungen bipolarer Bauelemente (TTL-Betriebsspannungen ) und nicht von den Betriebsspannungen von MOS-Bauelementen bestimmt. Die Adresseneingaben in den Direktzugriffspeicher sollten die externen Schaltungen nur einer minimalen Strombelastung unterziehen, und die zur Feststellung der Adressensignale angewendete Schaltung sollte nur ein Minimum an Rausch- oder Störspannungsänderungen erzeugen. Die Adressenpuffer­ schaltung sollte nur während eines sehr schmalen Zeitfensters im Verlauf des Betriebszyklus der digitalen Anordnung auf die Adressensignale reagieren, so daß sich die Adressen­ signale zur Einstellung des nächsten Zugriffzyklus ändern können, ehe der gerade vorliegende Zyklus beendet ist. Adressenpufferschaltungen, die in dieser Hinsicht zweck­ entsprechend arbeiten, sind in den oben erwähnten Aufsätzen in der Zeitschrift "Electronics" beschrieben. Trotzdem ist eine fortlaufende Verbesserung dieser Faktoren, insbesondere der Geschwindigkeit, erforderlich, wenn die Zykluszeit von Computeranordnungen immer höhere Anforderungen stellt.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs angegebenen Art so auszugestalten, daß sie bei Anwendung in einem Halbleiterspeicher stets Ausgangssignale mit vollem MOS- Logikpegel liefert, obwohl nur Signale mit niedrigem Logikpegel, wie sie bei bipolaren Schaltungen vorhanden sind, zur Verfügung stehen.

Mit diesen Merkmalen kann die erfindungsgemäße Schaltungsanordnung vielseitig eingesetzt werden, beispielsweise als Zwischenausgangsverstärker, als Zwischenspeicher oder als Adressenpuffer. Da die Schaltungsanordnung im Grundaufbau dem Aufbau eines Leseverstärkers entspricht, ergibt sie im Betrieb gleiche Laufzeitverzögerungen, und auch alle anderen Drifterscheinungen laufen ebenso wie in den normalen Leseverstärkern ab, so daß sich die Schaltungsanordnung sehr gut in das Gesamtsystem eines Halbleiterspeichers einfügen läßt, ohne daß die genannten Erscheinungen nachteilige Auswirkungen haben.

Die erfindungsgemäße Schaltungsanordnung weist die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale auf.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung werden nun anhand der Zeich­ nung beispielshalber erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines Halbleiter­ speichers, in dem von den ver­ schiedenen Ausführungsbeispielen der Erfindung Gebrauch gemacht werden kann,

Fig. 2 eine Perspektivische Ansicht der Spei­ cheranordnung von Fig. 1 in einem Gehäuse,

Fig. 3 ein elektrisches Schaltbild einer Matrix aus Speicherzellen für die Anordnung von Fig. 1 mit Zwischenausgangspuffern gemäß einer Ausführungsform der Erfindung,

Fig. 4a bis 4i Zeitdiagramme von Spannungen, die an ver­ schiedenen Punkten der Anordnung nach dieser Ausführungsform der Erfindung auf­ treten,

Fig. 5 ein genaues Diagramm der Spannung an be­ stimmten Schaltungspunkten des Zwischen­ ausgangspuffers von Fig. 3 in Abhängigkeit von der Zeit,

Fig. 6 und 7 ein elektrisches Schaltbild eines Zwi­ schenausgangspuffers bzw. Zeitdiagramme von Spannungen in diesem Puffer gemäß einer Variante der Ausführungsform von Fig. 3,

Fig. 8 ein Schaltbild einer weiteren Ausfüh­ rungsform der Erfindung,

Fig. 9 ein Zeitdiagramm von Spannungen an ausge­ wählten Schaltungspunkten der Schaltung von Fig. 8,

Fig. 10 ein Schaltbild einer Variante der Ausfüh­ rungsform der Erfindung von Fig. 8,

Fig. 11 ein Zeitdiagramm von Spannungen an ausge­ wählten Schaltungspunkten in der Schaltung von Fig. 10,

Fig. 12 ein elektrisches Schaltbild einer weiteren Ausführungsform der Erfindung,

Fig. 13a bis 13c Zeitdiagramme von Spannungen an verschie­ denen Punkten der Schaltung von Fig. 12 und

Fig. 14a bis 14e Zeitdiagramme von Spannungen an verschie­ denen Punkten des Speichers nach Fig. 1, in der die Schaltung von Fig. 12 angewendet wird.

In Fig. 1 ist eine MOS-Halbleiterspeicheranordnung dargestellt, in der die verschiedenen Ausführungsbeispiele der Erfindung angewendet werden können. Die Speicheranordnung kann zwar in unterschiedlichen Größen ausgeführt sein, doch ist die Erfindung für die Anwendung bei einem Speicher mit sehr hoher Packungsdichte mit 16 384 Speicherzellen auf einem Silizium-Chip mit einer Fläche von 0,32 cm² (1/20 inch²) bestimmt, der mittels des N-Kanal-Silizium- Gate-MOS-Verfahrens mit Selbstjustierung hergestellt ist. Die Speicheranordnung besteht aus einer Matrix 10 aus 16 384 Speicherzellen, die allgemein in 128 Zeilen und 128 Spalten aufgeteilt sind; jede Zelle ist eine sogenannte Eintransistorzelle, wie sie in der Zeit­ schrift "Electronics" vom 13. Mai 1976, Seiten 81 bis 86 beschrieben ist. Ein Zeilendecodierer 11 wählt eine der 128 Zeilenleitungen aus, die von einer Zeilen- oder X- Adresse bestimmt wird, die in einem 7-Bit-Zeilenadressen­ puffer 12 enthalten ist; ein Spaltendecodierer 13 wählt eine von 128 Spaltenleitungen aus, die von einer Spalten- oder Y-Adresse in einem 7-Bit-Spaltenadressenpuffer 14 gebildet ist. Diese Adressen werden über sieben Adressen­ leitungen 15 an den Halbleiter-Chip im Zeitteilverfahren angelegt. Ein Zeilenadressenabtasteingangssignal ( in Fig. 4b) am Eingang 16 gibt beim Wert 0V den Zeilen­ adressenpuffer 12 so frei, daß er eine Zeilenadresse annimmt, die Adressenbits A0 bis A6 enthält. In der gleichen Weise gibt ein Spaltenadressenabtasteingangs­ signal ( in Fig. 4c) am Eingang 17 beim Wert 0V den Spaltenadressenpuffer so frei, daß er eine Spalten­ adresse (Bits A7 bis A13) von den Leitungen 15 annimmt.

Zur eindeutigen Definition eines Bits aus 16 384 Zellen (2 ¹⁴ = 16 384) sind vierzehn Adressenbits erforderlich. Eine Eingabe/Ausgabe-Steuerschaltung 18 ist über den Spaltendeco­ dierer 13 an die Matrix 10 angeschlossen; sie arbeitet so, daß von einem Dateneingabestift 20 Daten an die Spalten­ leitungen angelegt werden, oder daß Daten an den Spalten­ leitungen festgestellt und an einen Datenausgabestift 21 unter der Steuerung durch einen Lese/Schreib-Eingang 22 (RW) und unter der Steuerung durch verschiedene intern erzeugte Takt- und Logikspannungen angelegt werden. Die Baueinheit benötigt an Stiften 23 mehrere verschiedene Versorgungsspannungen; diese umfassen Versorgungs­ spannungen Vbb, Vcc und Vdd sowie Masse Vss. Manche Schaltungen sind natürlich auch so ausgelegt, daß sie mit einer oder mit zwei Versorgungsspannungen anstelle der drei genannten Versorgungsspannungen arbeiten. Typische Spannungswerte sind: Vdd = 12V, Vbb = -5V und Vcc = +5V. Wie in Fig. 2 zu erkennen ist, hat die Baueinheit von Fig. 1 die Form eines Silizium-Chips 24, der in einem Gehäuse 25 mit sechzehn Anschlußstiften 26 entsprechend den oben erwähnten sechzehn Eingangs und Ausgangsleitungen untergebracht ist. Dünne Golddrähte verbinden Kontaktflächen auf dem Silizium-Chip 24 mit Innenanschlüssen der Stifte 26. Ein nicht dargestellter Deckel dichtet die Baueinheit ab. Das Gehäuse 25 ist 18 mm lang und 8 mm breit, so daß eine große Anzahl dieser Gehäuse auf einer gedruckten Schaltungsplatte mit Standardgröße untergebracht werden kann. Beispielsweise kann ein Kleinrechner auf einer kleinen Schaltungsplatte einen ganzen 32 K-oder 64 K-Wortspeicher (sechzehn Bits pro Wort) enthalten.

Der herkömmlich aufgebaute Decodierer 11 bewirkt die Auswahl einer der 64 Zeilenleitungen 29-1 auf der linken Seite oder einer der 64 Zeilenleitungen 29-2 auf der rechten Seite. Eine Zeilenleitung ist eine Metalleitung, die sich fast über die gesamte Breite des Chips erstreckt und die Gate-Elektroden von 128 MOS-Transistoren in den dieser Zeile zuge­ ordneten 128 Speicherzellen ansteuert. Die sieben Adressenbits A0 bis A6 im Zeilendecodierer 11 wählen eine Zeilenleitung 29 aus 128 Zeilenleitungen aus, so daß das Signal an dieser Leitung einen hohen Wert annimmt, während die Signale an den übrigen 127 Lei­ tungen einen niedrigen Wert beibehalten. Die Zeilen­ adresse liegt an der ausgewählten Leitung 29 während der Dauer des -Signals an. Das Adressenbit A6 bewirkt die Auswahl der linken oder der rechten Seite, was bedeutet, daß es die Aktivierung der Leitungen 29-1 oder der Leitungen 29-2 ermöglicht. Die sechs Adressenbits A0 bis A7 wählen dann eine der 64 Lei­ tungen in der ausgewählten Hälfte aus. Das Adressen­ bit A6 bestimmt auch die Aktivierung von Blindzellen in der nicht ausgewählten Seite über Blindzellen- Adressenleitungen 27 während der Dauer des Signals , was herkömmlich ist.

Fig. 3 zeigt einen Zwischenausgabepuffer 19 mit zwei Treibertransistoren 81 und 82, die in Serie zu zwei Vorlade- und Lasttransistoren 83 und 84 geschaltet sind. Abtastschaltungspunkte 85 und 86 zwischen den Ansteuer- und Vorlade/Lasttransistoren sind an Spal­ tenleitungshälften 37 und 38 für die ausgewählte Spal­ te über Eingangstransistoren 87 und 88, Y-Auswahltran­ sistoren 89 und 90 und Leitungen 91 und 92 angeschlos­ sen. Die Eingangstransistoren 87 und 88 liegen über Transistoren 93 und 94 an Masse, die vom Taktsignal Φ1 eingeschaltet werden. Die Gate-Elektroden der Vorlade- Lasttransistoren 83 und 84 sind an Schaltungspunkte 95 und 96 angeschlossen, die über Transistoren 97 und 98 aus der Quelle der Spannung +Vdd aufgeladen und von einem Transistor 99 ausgeglichen werden; alle diese Transistoren werden mit dem Taktsignal eingeschal­ tet. Die Schaltungspunkte 95 und 96 werden während des Betriebs der Schaltung mit Hilfe von zwei geschalteten Kondensatoren 103 und 104 auf einen höheren Wert ange­ hoben, wobei diese Kondensatoren den Kondensatoren 63 und 64 des Leseverstärkers 30 entsprechen. Der untere Teil dieser Kondensatoren ist an das Taktsignal 2Y angelegt. Die Schaltungspunkte 95 und 96 sind mit Hilfe von Nebenschlußtransistoren 105 und 106 (entsprechend den Transistoren 65 und 66 im Leseverstärker) an einen Schaltungspunkt 100 in einer Massezuführungsanordnung angelegt. Der Schaltungspunkt 100 verbindet die Source- Elektroden der Treibertransistören 81 und 82 über zwei Transistoren 101 und 102 mit Masse, die unterschiedliche Größen haben und ebenso wirken wie die oben im Zusammenhang mit dem Leseverstärker erörterten Transistoren 51 und 52. Somit sind die Schaltungspunkte 95 und 96 über die Transistoren 105 und 106 unter Verwendung des Schaltungs­ punkts 100 an Masse gelegt; in der gleichen Weise werden die Treibertransistoren an Masse gelegt. Ein Transistor 107 verbindet die Gate-Elektroden der Transistoren 81 und 82 und somit die Schaltungspunkte 85 und 86 beim Auftreten des Taktsignals .

Beim Betrieb des Zwischenausgabepuffers 19 von Fig. 3 wird der Anfangszustand hergestellt, wenn das Signal und das Taktsignal hoch sind; dadurch werden die Transistoren 97, 98, 99 und 107 eingeschaltet, und die Schaltungspunkte 95 und 96 werden auf die Spannung (Vdd-Vt) aufgeladen, und ausgeglichen. Die Vorlade/Lasttransistoren 83 und 84 werden von der Vorladung an den Gate-Elektroden eingeschaltet, so daß die Schaltungspunkte 85 und 86 auf die Spannung (Vdd-2Vt) aufgeladen werden und vom Transistor 107 ausgeglichen werden. In Fig. 5 gibt die Linie 115 die Spannung an den Schaltungspunkten 95 und 96 an, während die Linie 116 die Spannung an den Schaltungspunkten 85 und 86 angibt. Im Zeitpunkt 71 werden beim Übergang des Taktsignals auf einen niedrigen Wert die Schaltungspunkte 85, 86, 95 und 96 isoliert, da alle Vorlade- und Ausgleichstransistoren gesperrt werden. Der Schaltungspunkt 100 ist von Masse abgetrennt, da die Transistoren 101 und 102 gesperrt sind, so daß die Transistoren 105 und 106 die Schaltungspunkte 95 und 96 nicht entladen, obwohl ihre Gate-Elektroden von den Schaltungspunkten 85 und 86 auf einem hohen Wert gehalten werden.

Wenn das Taktsignal Φ1Y im Zeitpunkt 117 von Fig. 5 beginnt, einen hohen Wert anzunehmen, beginnt das Anlegen des Schaltungs­ punkts 100 über den kleinen Transistor 101 an Masse, und die Transistoren 93 und 94 werden eingeschaltet, so daß die an die Eingangstransistoren 87 und 88 angelegten Spalten­ daten wirksam werden. Für die adressierte Spaltenleitung sind die Transistoren 87 und 90 vom Signal Y aus dem Spaltendecodierer 13 eingeschaltet worden, so daß die Spannungen 56 und 57 an den Leitungen 37 und 38 an die Gate-Elektroden der Transistoren 87 und 88 ange­ legt werden. In Fig. 5 sind die Spannungen an den Schal­ tungspunkten 85 und 86 durch die Linien 118 und 119 angegeben; die Spannungen an den Schaltungspunkten 95 und 96 sind durch die Linien 120 und 121 angegeben. Im Zeitpunkt 122 haben die Spannungen an den Schaltungs­ punkten 95, 96, 85, 86 und 100 solche Werte, daß einer der Transistoren 105 oder 106 einschaltet und den Schal­ tungspunkt 95 oder 96 auf der den Wert "0" annehmenden Seite entlädt. Beginnend mit dem Zeitpunkt 122 und vor dem Zeitpunkt 123, bei dem das Taktsignal Φ2Y hoch wird, entfernen sich die Linien 120 und 121 und die Linien 118 und 119 wesentlich schneller voneinander, da sich der Schaltungspunkt 85 oder 86 auf der "1"-Seite durch die Spannung Vdd über den Transistor 83 oder 84 auflädt und da sich der Schaltungspunkt auf der "0"-Seite über den Treibertransistor 81 oder 82 entlädt.

Im Zeitpunkt 123 von Fig. 5 wird das Taktsignal Φ2Y hoch, und der große Transistor 102 beginnt zu leiten, so daß sich der Transistor 81 oder der Transistor 82 auf der "0"-Seite schnell gegen Masse Vss entlädt, wie die Linie 124 erkennen läßt. Auch hinsichtlich der "0"-Seite entlädt sich der Transistor 105 oder der Transistor 106 schnell gegen Masse Vss, wie die Linie 125 zeigt; die Gate-Elektrode des Transistors 105 oder des Transistors 106 auf der "0"-Seite wird durch die kreuzweise Kopplung mit dem entgegengesetzten Schaltungspunkt 85 oder 86 auf einem hohen Wert gehalten, während die Spannung an der Gate-Elektrode des Transistors 105 oder des Transistors 106 auf der "1"-Seite innerhalb eines Bereichs einer Schwellen­ spannung Vt bezüglich der Spannung am Schaltungspunkt 100 gehalten wird, da sie mit dem Schaltungspunkt 85 oder 86 verbunden ist und da der Transistor 81 oder der Transistor 82 der "0"-Seite an diesem Zeitpunkt stark leitend ist. Das Taktsignal Φ2Y bewirkt auch eine Nachführung des Pegels des "1"-Schaltungspunkts 95 oder 96 auf Grund der Kopplung über die Kondensatoren 103 und 104. Auf die "0"-Seite wird ebenfalls eine Ladung gekoppelt, doch wird diese Ladung über den Transistor 105 oder den Transistor 106 nach Masse abgeleitet, der nun über den Transistor 102 stark leitend ist.

Das Ausgangssignal der Zwischenpufferschaltung 19 wird in der Ausführungsform von Fig. 3 von den Schaltungspunkten 95 und 96 abgenommen. Die Leitungen 110 und 111 verbinden diese Schaltungspunkte mit vom Taktsignal Φ2Y eingeschalteten Treibertransistoren 108 und mit Masseanschlußtransistoren 109, damit an Leitungen 112 und 113 Ausgangsdaten in direkter bzw. in negierter Form erzeugt werden. Der Ausgangsan­ schlußstift 21 kann zur Erzielung eines Ausgangssignals mit drei Zuständen von zwei Transistoren 114 und 115 angesteuert werden.

Die Eingabe in die Matrix über den Anschlußstift 20 erfolgt über zwei Transistoren 116, die von einem vom Lese/Schreib-Befehl R/ am Anschlußstift 22 abgeleiteten Schreibsignal eingeschaltet werden.

In Fig. 6 ist eine Variante der Ausführungsform von Fig. 3 dargestellt. In diesem Fall sind die Schaltungs­ punkte 85 und 86 direkt an die Spaltenleitungshälften 37 und 38 von Fig. 3 über Leitungen 91 und 92 und über Transistoren 89 und 90 und nicht über die Eingangs­ transistoren 87 und 88 angeschlossenen. Somit beginnt einer der Schaltungspunkte 85 und 86, sich zu der den Wert "0" annehmenden Seite der Spaltenleitung zu entladen, sobald das Signal Yn eingeschaltet wird, wie die Linie 117 in Fig. 7 zeigt. In der Schaltung von Fig. 6 wird auch der Masseanschlußtransistor 102 nicht verwendet; der vom Taktsignal Φ1Y im Zeitpunkt 118 eingeschaltete Transitor 101 ist dafür groß genug, um ein Ausgangs­ signal mit vollem logischen Pegel zu erzeugen. Die geschalteten Kondensatoren 103 und 104 legen im Zeitpunkt 118 das Taktsignal Φ1Y an die Schaltungspunkte 95 und 96 an, so daß kein dem Taktsignal Φ2Y entsprechendes Takt­ signal benötigt wird. Eine weitere Abwandlung der Schaltung besteht darin, Transistoren 83′ und 84′ vorzusehen, die die Transistoren 83 und 84 während der Dauer des Takt­ signals überbrücken, damit die Schaltungspunkte 85 und 86 vorgeladen werden. Dies hat zur Folge, daß die Schaltungs­ punkte 85 und 86 auf einen Pegel 119 vorgeladen werden, der dem Wert (Vdd-Vt) entspricht, also dein Wert, auf den die Schaltungspunkte 95 und 96 aufgeladen sind.

Die Fig. 8 bis 11 zeigen eine Adressenpuffer- oder Speicherschaltung, wie die Zeilen- oder Spaltenadressen- Speicher 12 oder 14 von Fig. 1, wobei sieben Zeilenadres­ senpuffer und sieben Spaltenadressenpuffer benutzt würden.

In Fig. 8 ist ein Schaltbild eines Adressenpuffers darge­ stellt. Die Hauptelemente dieser Ausführungsform sind ein Setztransistor 40, ein Rücksetztransistor 45, ein erster getakteter Lasttransistor 50, ein zweiter getakteter Lasttransistor 55, ein Adresseneingabetransistor 60, ein Ausgleichstransistor 70, eine Vorladeschaltung 80, zwei Bootstrap-Kondensatoren 90 und 91, eine Stromab­ leitschaltung 100 und eine Ausgabeschaltung 130.

Der Setztransistor 40 und der Rücksetztransistor 45 sind zur Bildung eines Setzschaltungspunkts 41 und eines Rücksetzschaltungspunkts 46 kreuzweise gekoppelt. Dieses kreuzweise gekoppelte Transistorpaar ist dadurch unsymmetrisch, daß entweder die Transistoren 40 und 45 unterschiedlich groß gemacht werden, die Kapazität des Rücksetzschaltungs­ punkts 46 geringfügig kleiner als die Kapazität des Setzschaltungspunkts 41 gemacht wird oder daß beide Möglichkeiten angewendet werden.

Der erste getaktete Lasttransistor 50 lädt den Setz­ schaltungspunkt 41 über eine an ein Taktsignal Φ12 gelegte Source-Elektrode 51 und eine an den Setz­ schaltungspunkt angeschlossene Drain-Elektrode 52 auf. In gleicher Weise lädt der zweite getaktete Last­ transistor 55 den Rücksetzschaltungspunkt 46 über eine an das Taktsignal Φ12 gelegte Source-Elektrode 56 und eine an den Rücksetzschaltungspunkt 46 angeschlossene Drain-Elektrode 57 auf.

Die Leitfähigkeit des Lasttransistors 50 wird durch Ändern der Spannung V53 an einem Setzsteuerschaltungs­ punkt 53 verändert. Der Schaltungspunkt 53 ist mit der Gate-Elektrode des Transistors 50 verbunden. Die Spannung V53 wird mit Hilfe einer Vorladeschaltung 80, eines Bootstrap-Kondensators 90 und der Stromableit­ schaltung 100 verändert, wobei alle diese Teile mit dem Schaltungspunkt 53 verbunden sind.

In gleicher Weise wird die Leitfähigkeit des Last­ transistors 55 durch Ändern der Spannung V58 am Rücksetzsteuerschaltungspunkt 58 verändert. Der Schaltungspunkt 58 ist an die Gate-Elektrode des Transistors 55 angeschlossen. Die Spannung V58 wird mit Hilfe der Vorladeschaltung 80, eines Boot­ strap-Kondensators 91, der Stromableitschaltung 100 und eines Adresseneingabetransistors 60 verändert.

Die Spannungen V53 und V58 bestimmen den Zustand der Ausgabeschaltung 130. Die Ausgabeschaltung 130 enthält einen Ausgangslasttransistor 131, dessen Gate-Elektrode mit dem Schaltungspunkt 53 verbunden ist, sowie einen Ausgangstreibertransistor 132, dessen Gate-Elektrode mit dem Schaltungspunkt 58 verbunden ist. An der Leitung 135, die die Drain-Elektrode des Transistors 131 mit der Source-Elektrode des Transistors 132 verbindet, wird ein Ausgangssignal Q erzeugt.

In gleicher Weise enthält die Ausgabeschaltung 130 einen Ausgangslasttransistor 133, dessen Gate-Elektrode mit dem Schaltungspunkt 58 verbunden ist, sowie einen Ausgangstreibertransistor 134, dessen Gate-Elektrode mit dem Schaltungspunkt 53 verbunden ist. An der Lei­ tung 136, die die Drain-Elektrode des Transistors 133 mit der Source-Elektrode des Transistors 134 verbindet, wird ein Ausgangssignal gebildet.

Wie die oben erwähnten Bauelemente Zusammenwirken, läßt sich am besten unter Bezugnahme auf das Zeitdiagramm von Fig. 9 im Zusammenhang mit dem Schaltbild von Fig. 8 verstehen. Während eines ersten Zeitintervalls 110 wird die Schaltung in einen vorbestimmten Anfangszustand einge­ stellt, von dem ein Adressensignal IAD mit niedrigem Wert (typischerweise T²L) festgestellt, in MOS-Spannungs­ pegel umgesetzt und dann gespeichert wird. Der Eintritt ins Zeitintervall 110 erfolgt durch Anheben eines Takt­ signals Φ2 auf einen hohen MOS-Spannungspegel (typischer­ weise etwa +12 Volt) und durch Absenken der Taktsignale Φ12 und Φ22 auf einen nahe bei Masse liegenden Spannungs­ wert.

Das Taktsignal Φ12 ist an die Source-Elektrode der Last­ transitoren 50 und 55 angelegt. Die Lasttransistoren 50 und 55 liefern daher keine Ladung an den Setzschaltungs­ punkt 41 und den Rücksetzschaltungspunkt 46, wenn das Taktsignal Φ2 einen niedrigen Spannungswert hat.

Das Taktsignal Φ22 ist an eine Seite der beiden Boot­ strap-Kondensatoren 90 und 91 angelegt. Wenn das Takt­ signal Φ22 einen niedrigen Spannungswert hat, wird daher die Spannung am Setzsteuerschaltungspunkt 53 und am Rück­ setzsteuerschaltungspunkt 58 auf Masse bezogen.

Das Taktsignal Φ2 ist an die Gate-Elektrode 73 des Aus­ gleichstransistors 70 angelegt. Die Source-Elektrode 71 des Ausgleichstransistors 70 ist mit dem Setzschaltungs­ punkt 41 verbunden, und seine Drain-Elektrode 72 ist mit dem Rücksetzschaltungspunkt 46 verbunden. Ein hoher MOS- Spannungspegel des Taktsignals Φ2 schaltet daher den Transistor 70 ein, so daß die Spannungen an den Schaltungspunkten 41 und 46 ausgeglichen werden.

Auf Grund des Betriebs der Stromableitschaltung 100 liegt der Wert dieser ausgeglichenen Spannung nahezu bei Masse. Dies ist deshalb der Fall, weil der Setz­ schaltungspunkt 41 mit der Gate-Elektrode 106 eines Ab­ leittransistors 101 verbunden ist; die Transistoren 101 und 45 werden daher eingeschaltet und leiten Strom vom Rücksetzschaltungspunkt 46 ab, wenn die Spannung am Setz­ schaltungspunkt 41 größer als eine Schwellenspannung ist. Ebenso ist der Rücksetzschaltungspunkt 46 mit der Gate- Elektrode 107 eines Ableittransistors 102 verbunden; die Transistoren 102 und 40 werden daher eingeschaltet und leiten Strom vom Setzschaltungspunkt 41 ab, wenn die Spannung am Rücksetzschaltungspunkt 46 größer als eine Schwellenspannung ist.

Die Taktsignale Φ2 sind auch an die Gate-Elektroden von drei Transistoren 81 in der Vorladeschaltung 80 angelegt. Abhängig von einem hohen Spannungswert des Taktsignals Φ2 werden diese drei Transistoren einge­ schaltet. Dieser Vorgang bewirkt das Aufladen des Setzsteuerschaltungspunkts 53 und des Rücksetzsteuer­ schaltungspunkts 58 auf eine Spannung, die etwa um eine Schwellenspannung unter dem Spannungswert des Takt­ signals Φ2 liegt. Dieser Vorladungswert macht beide Lasttransistoren geringfügig leitend. Die Ladung wird von den Ableittransistoren 103 und 104 nicht abgeleitet, da ihre Gate-Elektroden mit dem Setzschaltungspunkt 41 bzw. dem Rücksetzschaltungspunkt 46 verbunden sind; wie oben angegeben wurde, liegt die Spannung an diesen Schaltungspunkten fast auf Masse. Die Schaltung stabilisiert sich daher in einem Zustand, indem an den Schaltungspunkten 53 und 58 ein Vorladepotential und an den Schaltungspunkten 41 und 46 nahezu Massepotential anliegt. Das Vorladepotential an den Schaltungspunkten 53 und 58 bestimmt, daß die Aus­ gangssignale Q und einen niedrigen Spannungswert haben. Die Spannung V53 schaltet den Transistor 134 ein, so daß die Leitung 136 mit Masse verbunden wird. In der gleichen Weise schaltet die Spannung V58 den Transistor 132 ein, so daß die Leitung 135 mit Masse verbunden wird.

Während eines zweiten Zeitintervalls 111 geht das Takt­ signal Φ2 auf einen niedrigen nahe bei Masse liegenden Spannungswert über. Als Reaktion darauf wird der Aus­ gleichstransistor 70 gesperrt, und die Vorladetransistoren 81 werden ebenfalls gesperrt. Die Schaltung ist auf diese Weise darauf vorbereitet, mit dem Abtasten des einen niedrigen Pegel aufweisenden Adressensignals IAD zu beginnen. Das tatsächliche Abtasten beginnt, wenn das Taktsignal Φ12 auf einen hohen MOS-Spannungswert über­ geht. Typischerweise erfolgt der tatsächliche Abtast­ vorgang, sobald das Taktsignal Φ2 niedrig wird.

Wenn das Taktsignal Φ10 einen hohen Spannungswert annimmt, wird ein drittes Zeitintervall 112 begonnen. Während des Zeitintervalls 112 sind die beiden Lasttransistoren 50 und 55 geringfügig leitend. Die tatsächliche Leitfähigkeit wird von der Vorladespannung am Setzsteuerschaltungspunkt 53 und am Rücksetzsteuerschaltungspunkt 57 bestimmt, wie zuvor erläutert wurde.

Der leitende Zustand der Lasttransistoren 50 und 55 bewirkt das Anheben der Spannung am Setzschaltungspunkt 41 und am Rücksetzschaltungspunkt 46. Die Spannung an einem Schaltungspunkt steigt jedoch schneller als die Spannung am anderen Schaltungspunkt. Wenn das Adressensignal IAD einen hohen T²L-Spannungswert hat, dann leitet der Transistor 60 einen kleinen Anteil der Ladung vom Rück­ setzschaltungspunkt 46 ab, so daß die Spannung am Setz­ schaltungspunkt 41 schneller ansteigt. Wenn andrerseits das Adressensignal IAD einen niedrigen Spannungswert hat, dann wird der Transistor 60 gesperrt, so daß die Spannung am Rücksetzschaltungspunkt 46 schneller ansteigt. Dies ist deshalb der Fall, weil der Schaltungspunkt 46 eine kleinere Kapazität als der Schaltungspunkt 41 hat, wie oben beschrieben wurde.

Während des Zeitintervalls 112 steigen die Spannungen an den Schaltungspunkten 41 und 46 weiterhin mit ver­ schiedenen Geschwindigkeiten an; schließlich erreicht die Spannung an einem dieser Schaltungspunkte einen Wert, der um eine Schwellenspannung über der Spannung am Schaltungspunkt 105 liegt. Wenn dies eintritt, endet das Zeitintervall 112, und das Zeitintervall 113 beginnt. Typischerweise hat das Zeitintervall 112 eine Dauer von etwa 10 ns.

Im Verlauf eines fünften Zeitintervalls 114 kann das Signal IAD seinen Zustand ändern; die Spannungen an den Schaltungspunkten 153 und 158 bleiben jedoch unverändert. Dies ist deshalb der Fall, weil der Schaltungspunkt 53 oder der Schaltungspunkt 58, nachdem er einmal entladen ist, entladen bleibt, bis das Vorladepotential wieder angelegt wird. Die Schaltungspunkte 53 und 58 drücken daher das festgehaltene Eingangsadressensignal IAD umgesetzt in MOS-Spannungspegel aus.

Während eines sechsten Zeitintervalls 115 nimmt das Takt­ signal Φ2 einen hohen Wert an, und die Taktsignale Φ12 und Φ22 gehen auf einen niedrigen Wert über. Dies aktiviert die Vorladeschaltung 80 und den Ausgleichstransistor 70. Die zuvor festgehaltenen Spannungen an den Schaltungs­ punkten 53 und 54 verschwinden daher, und die Vorlade­ spannungen des Zeitintervalls 110 treten wieder auf. Die Schaltung befindet sich dann wieder im ursprünglichen Zustand, und sie ist für die Durchführung eines weiteren Speichervorgangs bereit.

In Fig. 10 ist eine Variante der Schaltung von Fig. 8 dargestellt. Der Aufbau dieser Variante ist im Aufbau der Schaltung von Fig. 8 sehr ähnlich; es liegen jedoch folgende Unterschiede vor:
Die Source-Elektroden 82 der Vorladetransistoren 81 sind an das Taktsignal Φ2 und nicht an die Quelle der konstanten Spannung Vdd angelegt. Die Gate-Elektrode 107 des Ableittransistors 102 ist an das Taktsignal Φ22 angelegt und nicht mit dem Schaltungspunkt 46 verbunden. Die Gate-Elektrode 106 des Ableittransistors 101 ist an das Taktsignal Φ12 angelegt und nicht mit dem Setz­ schaltungspunkt 41 verbunden. In Serie zum Eingangs­ transistor 60 ist ein zweiter Adresseneingabetransistor 65 geschaltet. Ferner hat der Schaltungspunkt 41 eine gering­ fügig kleinere Kapazität als der Schaltungspunkt 46.

Die Wirkungsweise der Schaltung von Fig. 10 wird an Hand des Zeitdiagramms von Fig. 11 veranschaulicht. Während eines Zeitintervalls 120 wird die Vorladeschaltung 80 vom Takt­ signal Φ2 aktiviert. Dadurch werden die Schaltungspunkte 53 und 58 auf den Spannungswert des Taktsignals Φ2 vermindert um eine Schwellenspannung aufgeladen; ferner werden die Schaltungspunkte 41 und 46 auf den Spannungswert des Taktsignals Φ2 vermindert um zwei Schwellenspannungen aufgeladen. Der Grund dafür, daß die Schaltungspunkte 41 und 46 vorgeladen und nicht wie in der ersten Variante nach Masse entladen werden, ist darin zu sehen, daß das Taktsignal Φ2 den Ableittransistor 106 und das Takt­ signal Φ22 den Ableittransistor 102 sperrt, so daß die Entladewege geöffnet werden. Die Signale Q und haben während des Zeitintervalls beide einen niedrigen Spannungswert auf Grund der Vorladespannung an den Schaltungspunkten 41 und 46.

Während eines Zeitintervalls 121 geht das Taktsignal Φ2 auf einen niedrigen Spannungswert über, so daß der Vorlade­ vorgang beendet wird.

Während eines Zeitintervalls 122 nimmt das Taktsignal Φ12 einen hohen Spannungswert an, so daß ein Abtastvorgang eingeleitet wird. Das Abtasten wird dadurch ausgeführt, daß sich die Schaltungspunkte 41 und 46 mit unterschied­ lichen Geschwindigkeiten entladen, was im Gegensatz zur unterschiedlich schnellen Aufladung der Schaltungspunkte 41 und 46 in der ersten Variante steht.

Wenn das Eingangsadressensignal IAD einen hohen T²L-Spannungs­ wert hat, dann schaltet der Transistor 60 geringfügig durch, so daß sich der Schaltungspunkt 46 schneller als der Schaltungspunkt 41 entlädt. Wenn das Eingangsadressen­ signal IAD einen niedrigen Spannungswert hat, dann wird der Transistor 60 gesperrt, so daß sich der Schaltungspunkt 41 auf Grund seiner kleineren Kapazität schneller als der Schaltungspunkt 46 entlädt. Wenn die Spannung zwischen dem sich schneller entladenden Schaltungspunkt und dem Schaltungspunkt 105 kleiner als eine Schwellenspannung wird, dann endet das Zeitintervall 122, und das Zeitintervall 123 beginnt.

Während des Zeitintervalls 123 laden sich die Schaltungs­ punkte 41 und 53 auf und die Schaltungspunkte 46 und 48 ent­ laden sich oder umgekehrt. Wenn der Schaltungspunkt 41 der sich schneller entladende Schaltungspunkt ist, dann werden die Transistoren 45 und 103 gesperrt, die Schal­ tungspunkte 46 und 58 werden aufgeladen, die Schaltungs­ punkte 41 und 53 werden entladen und das Signal nimmt einen hohen Wert an. Wenn der Schaltungspunkt 46 der sich schneller entladende Schaltungspunkt ist, dann werden die Transistoren 40 und 104 gesperrt, die Schaltungspunkte 41 und 53 werden geladen, die Schaltungspunkte 46 und 58 werden entladen und das Signal Q nimmt einen hohen Wert an. Fig. 18 zeigt den zuletzt erwähnten Fall. Das Aufladen erfolgt schnell, da der hohe Spannungswert des Taktsignals Φ22 die Leitfähigkeit der Transistoren 50 und 55 erhöht; das Entladen erfolgt ebenfalls schnell, da der hohe Spannungswert des Taktsignals Φ22 den Ableittransistor 102 einschaltet. Das Zeitintervall 123 endet, wenn die Spannungs­ differenz zwischen den Schaltungspunkten 41 und 46, 53 und 58 groß genug ist, um eine Zustandsänderung des Ein­ gangsadressensignals IAD ohne eine nachteilige Beeinflus­ sung des Speichervorgangs zu ermöglichen.

Während des Zeitintervalls 124 kann das Eingangsadres­ sensignal IAD seinen Zustand ändern; die Spannungen an den Schaltungspunkten 53 und 58 sind jedoch festgehalten, so daß sich die Signale Q und nicht ändern.

Während des Zeitintervalls 125 beginnt der Vorladevor­ gang, und die Schaltung kehrt in ihren Anfangszustand zurück.

In Fig. 12 ist eine Adressenpufferschaltung dargestellt. Die Abtastschaltung 14 enthält ein Flipflop mit zwei Treibertransistoren 31 und 32, deren Drain-Elektroden über zwei Vorladetransistoren 33 und 34 mit der Vdd-Ver­ sorgungsleitung 35 mit einer Gleichspannung von typi­ scherweise +11V verbunden sind. Die Source-Elektroden der Transistoren 31 und 32 sind an einem Schaltungspunkt 36 miteinander verbunden, der über zwei Transistoren 37 und 38 an Masse (Vss) gelegt ist, die an unterschied­ lichen Zeitpunkten einschalten. Der Transistor 37 ist wesentlich kleiner als der Transistor 38 und schaltet mit dem Taktsignal Φ ein, während der Transistor 38 mit dem Taktsignal Φd einschaltet. Ein Transistor 39 verbindet die Source-Elektroden der zwei Vorladetran­ sistoren miteinander im gleichen Zeitpunkt, in dem die Transistoren 33 und 34 während der Zeitperiode 40 von Fig. 13a vom Taktsignal eingeschaltet werden. Zwei Abtastschaltungspunkte 41 und 42 werden auf diese Weise während der Dauer eines Taktsignals , auf einen hohen Wert vorgeladen; die Spannung des Takt­ signals ist wesentlich höher als die Spannung Vdd, so daß der Abfall an den Transistoren 33 und 34 sehr niedrig ist. Die Schaltungspunkte 41 und 42 laden sich daher während der Dauer des Taktsignals oder der Periode 40 auf die Spannung Vdd auf. Kleine Bauelemente 43 und 44, die im Verarmungsbetrieb arbeiten und etwa ein Zehntel der Größe der Vorladetransistoren haben, liegen parallel zu den Transistoren 33 und 34. Zur Gewährleistung des Arbeitens im ersten Zyklus laden sich die Schaltungspunkte sehr langsam über die Bau­ elemente 43 und 44 aus der Spannung Vdd auf, so daß die Schaltung beim ersten Impuls des Takts Φ arbeitet, ohne daß ein Taktsignal vorausgeht. Die Schaltungs­ punkte 41 und 42 sind mit den Gate-Elektroden der Transistoren 32 bzw. 31 verbunden, so daß sich auf Grund der kreuzweisen Kopplung eine bistabile Arbeits­ weise (Flipflop-Betrieb) ergibt. Der Schaltungspunkt 41 ist über zwei Eingangstransistoren 45 und 46 mit Masse verbunden, damit sich die Adressensignaleingabe ergibt.

Der Transistor 46 wird vom Taktsignal Φ eingeschaltet, so daß die Pufferschaltung nicht reagiert, bis das Takt­ signal Φ positiv wird. Das Adressensignal von der Eingangs­ klemme 12 wird der Gate-Elektrode des Transistors 45 über einen Serientransistor 46 zugeführt, der dadurch eingeschaltet wird, daß seine Gate-Elektrode 47 während des Taktsignals Φ aufgeladen wird, und er wird dann gesperrt, nachdem ein Adressenpegel erzeugt ist, wie noch erläutert wird. Auf diese Weise wird ein Zeitfenster erzeugt, in dessen Verlauf die Schaltung eine Adresse empfangen kann. An die Schaltungspunkte 41 und 42 sind gleiche geschaltete Kondensatorbauelemente 51 und 52 angeschlossen, die an diese Schaltungspunkte Ladungen koppeln, wenn das verzögerte Taktsignal Φd auftritt. Zum Ausgleichen der Vorübergehenden Störung vom Eingangs­ signal A0 verbindet ein Kondensator 48 die Eingangs­ leitung mit dem Schaltungspunkt 42; dieser Kondensator hat etwa den gleichen Wert wie die Gate-Drain-Kapazität des Transistors 45.

Während der Zeitperiode 40 von Fig. 13a hat das Takt­ signal einen hohen Wert, und die Taktsignale Φ und Φd haben einen niedrigen Wert. Die Transistoren 37 und 38 werden von den Taktsignalen Φ und Φd gesperrt, so daß die Treibertransistoren 31 und 32 nicht leiten können. Die Transistoren 33, 34 und 35 werden vom Taktsignal voll leitend gehalten, dessen Pegel wesentlich höher als die Spannung Vdd liegt, so daß sich die Schaltungspunkte 41 und 42 auf die Spannung Vdd aufladen und auf einem durch eine Linie 54 angegebenen Pegel ausgleichen. Der Transistor 46 ist gesperrt, so daß die Abtastschaltung nicht auf eine Adresse ansprechen kann. Die Gate-Elektroden der geschalteten Kondensatoren 51 und 52 liegen hoch, so daß das Silizium unter diesen Gate- Elektroden invertiert ist; die Kondensatoren haben einen hohen Wert. Im Zeitpunkt 55, der den Beginn der Abtastperiode darstellt, beginnt das Taktsignal auf einen niedrigen Wert überzugehen, und das Taktsignal Φ beginnt, einen hohen Wert anzunehmen. Die Transistoren 33, 34 und 39 werden gesperrt, wenn die Spannung des Takt­ signals den Spannungswert Vdd erreicht. Die Transistoren 37 beginnen durchzuschalten, wenn das Taktsignal Φ den Schwellenspannungswert Vt erreicht; dieser Transistor ist klein, und er leitet einen kleinen Strom, der das Abtasten auslöst. Die Schaltungspunkte 41 und 42 beginnen sich über die Transistoren 31 und 32, über den Schaltungs­ punkt 36 und den Transistor 37 nach Masse zu entladen. Die beiden Transistoren 31 und 32 sind solange einge­ schaltet, wie die Spannung an den Schaltungspunkten 41 und 42 hoch ist; einer der Transistoren leitet mehr als der andere, da er größer ist, so daß bei einem Adressen­ eingangssignal mit dem Wert "0" oder Vss das Flipflop stets in einer Richtung schaltet. In einer Ausführungs­ form hat der Transistor 31 ein Verhältnis von Kanal­ breite zu Kanallänge, das um ein Viertel kleiner als das des Transistors 32 ist, so daß der zuletzt genannte Transistor bei einem Eingangssignal mit dem Wert "0" stärker leitet. In diesem Fall, also bei der Eingabe des Signalwerts "0", leitet der Transistor mehr Strom, so daß das Flipflop schließlich einen eingeschwungenen Zustand erreicht, bei dem der Transistor 32 leitet, der Transistor 31 gesperrt ist, die Spannung am Schaltungspunkt 31 hoch ist und die Spannung am Schaltungs­ punkt 42 niedrig ist. Wenn jedoch am Eingang 12 ein Signal mit dem Wert "1" anliegt, dann beginnen die beiden Transistoren 45 und 46 zu leiten, wenn das Taktsignal Φ den Schwellenspannungswert Vt erreicht, und der Schaltungs­ punkt 41 entlädt sich schneller als der Schaltungspunkt 42 auf Grund des nach Masse führenden Wegs über diese Bauelemente. Bei einem Eingangssignal mit dem Wert "1" haben also die Spannungen an den Schaltungspunkten 41 und 42 den in Fig. 13b mit den Linien 56 und 57 angegebenen Verlauf. Die Spannung am Schaltungspunkt 41 sinkt schneller als die Spannung am Schaltungspunkt 42, was dazu führt, die Gate-Spannung am Transistor 32 herabzusetzen und seine Leitfähigkeit zu reduzieren, so daß die Spannung am Schal­ tungspunkt 42 auf einem höheren Wert gehalten wird. Wenn das Taktsignal Φd über den Schwellenspannungswert Vt ansteigt, beginnt der Transistor 38 zu leiten, so daß ein niederohmiger Weg nach Masse entsteht und der Transi­ stor 31 oder der Transistor 32 stärker leitet, was auf der auf den Wert "0" übergehenden Seite einen definierteren "0"-Wert erzeugt. Das Abtasten wird verbessert, indem nur der hochohmigere Transistor 37 im anfänglichen Ab­ schnitt des Abtastvorgangs leitet. Wenn das Taktsignal Φd hoch wird, wird über die Kondensatoren 51 und 52 ein Ladungsimpuls gekoppelt; dies führt dazu, die "1"-Seite auf einem hohen Wert zu halten, während der Transistor 31 oder die auf den Wert "0" übergehende Seite diese hinzugefügte Ladung lediglich nach Masse ableitet, da er in diesem Zeitpunkt ziemlich stark leitend ist. Die Betätigung der Kondensatoren 51 und 52 und das verzögerte Taktsignal Φd haben die Wirkung, die Spannung auf der "1"-Seite an einem sehr weiten Absinken an der Stelle 59 vor dem erneuten Aufladen zu hindern. Wie die gestrichelte Linie 59 zeigt, würde ohne dieses Merkmal diese Spannung an dieser Stelle zu niedrig werden, und es würde zur erneuten Aufladung Zeit erfordern, so daß die Kondensatoren 51 und 52 den Betrieb der Schaltung beschleunigen. Die Spannung am Schaltungspunkt 42 stabilisiert sich auf einem Wert, der geringfügig unter einem um eine Schwellenspannung Vt unter der Spannung Vdd liegenden Wert liegt, und sie lädt sich auf Grund der Verarmungsbauelemente 44 langsam wieder auf Vdd auf. Die Spannung am Schaltungspunkt 41 entlädt sich nach Masse; sie erreicht diesen Wert nach etwa 50 ns.

Die Schaltungspunkte 41 und 42, an denen die von den Linien 56 und 57 in Fig. 13b angegebenen Spannungen anliegen, sind über Leitungen 15 an die Gate-Elektroden von zwei Ausgangstran­ sistoren 61 und 62 in der Ausgangsschaltung 16 angeschlos­ sen. Parallel zu jedem Ausgangstransistor liegt ein Tran­ sistor 63 oder 64, der vom Taktsignal ein- und ausge­ schaltet wird. Wenn das Taktsignal einen hohen Wert hat, haben die Adressenausgangssignale an den Ausgangs­ schaltungspunkten 65 und 66 den Massewert Vss. Wenn das Taktsignal einen niedrigen Wert hat, sind die Transistoren 63 und 64 gesperrt, und der Zustand der Schaltungspunkte 65 oder 66 wird von den Schaltungspunkten 41 und 42 bestimmt, da die Gate-Elektroden der Transistoren 61 und 62 mit den Schaltungspunkten 41 und 42 verbunden sind.

Die Leitungen 15 sind mit Hilfe von Transistoren 67 und 68 auch mit Schaltungspunkten 69 und 70 an den Gate-Elektroden der Lasttransistoren 71 und 72 verbunden. Der Zweck dieser Anordnung besteht darin, die Spannung an einem der Schal­ tungspunkte 69 oder 70 auf eine Spannung anzuheben, die viel höher als die Spannung Vdd ist, so daß das Adressen­ ausgangssignal, das den Wert "1" haben soll, einen hohen Pegel hat. An die Drain-Elektroden der Transistoren 71 und 72 ist ein Taktsignal ΦA gelegt, das nach dem Taktsignal Φd einen hohen Wert (gegen Vdd) annimmt, wie in Fig. 13c zu erkennen ist. Die Schaltungspunkte 65 und 66 sind mit den Gate-Elektroden von zwei Transistoren 73 und 74 über Lei­ tungen 75 und 76 verbunden; diese Schaltungspunkte bilden auch die Ausgangsleitungen 17, an denen die Signale X0 und erscheinen. Der Ausgang der Transistoren 73 und 74 ist der Schaltungspunkt 47, der gleichzeitig die Gate- Elektrode des Eingangsserientransistors 46 bildet. Dieser Schaltungspunkt 47 wird während der Dauer des Taktsignals über einen Transistor 77 vorgeladen. Der an das Taktsignal Φ gelegte geschaltete Kondensator 78 gibt an den Schaltungs­ punkt 47 eine Ladung ab, wenn das Taktsignal Φ einen hohen Wert annimmt, was nur deshalb erfolgt, damit der Transistor 46 am Anfang der Abtastperiode voll durchgeschaltet ist.

Während der Dauer des Taktsignals sind die Transistoren 63 und 64 durchgeschaltet, und die Adressenausgangssignale X0 und haben den Wert Vss, die Schaltungspunkte 65 und 66 haben ebenfalls den Wert Vss und die Transistoren 73 und 74 sind daher gesperrt. Der Schaltungspunkt 47 wird über den Transistor 77 auf den Wert (Vdd-Vt) aufgeladen. Nach dem Übergang des Taktsignals auf einen niedrigen Wert und vor dem Übergang des Taktsignals ΦA auf einen hohen Wert im Zeitintervall 79 von Fig. 13c ändern sich die Schaltungs­ punkte 65 und 66 nicht, da die Versorgungsspannung der Transistoren 71 und 72 noch nicht vorhanden ist, was bedeutet, daß das Taktsignal ΦA immer noch den Wert "0" hat. Auch wenn die Spannung an den Leitungen 15 hoch genug zum Einschalten der Transistoren 61 und 62 ist, fließt noch kein Strom. Die Spannung an den Schaltungs­ punkten 69 und 70 hat in diesem Zeitpunkt auf Grund der Aufladung aus den Schaltungspunkten 41 und 42 über die Leitungen 15 und die Transistoren 67 und 68 während des Taktsignals etwa den Wert (Vdd-Vt). Die Gate-Elektroden der Transistoren 67 und 68 liegen auf dem Spannungswert Vdd, so daß sie als Trennvorrichtungen wirken. Zu der Zeit, an der das Taktsignal ΦA hoch wird, haben die Schaltungs­ punkte 41 und 42 den Abtastvorgang beendet und fast ihre abschließende Trennung erreicht, wie die Linien 56 und 57 erkennen lassen. Für den auf den Wert "0" über­ gehenden Schaltungspunkt 41 oder 42 entlädt sich der entsprechende Schaltungspunkt 69 oder 70 über den Tran­ sistor 67 oder 68 auf den Spannungswert Vss, wie die Linie 81 von Fig. 13b angibt. Für den auf den Wert "1" übergehenden Schaltungspunkt, beispielsweise den Schaltungspunkt 42, ent­ lädt sich der entsprechende Schaltungspunkt 69 über den Transistor 67 nicht, sondern wird von der Kapazität des Transistors 71 auf einen hohen Wert angehoben, wenn das Taktsignal ΦA hoch wird, wie die Linie 82 von Fig. 13b erkennen läßt. Die Transistoren 71 und 72 sind so ausge­ führt, daß sie eine ziemlich hohe Kapazität haben, und in der Zeitperiode vor dem Taktsignal ΦA liegen die Gate- Elektroden dieser Transistoren hoch, und die Source- und Drain-Elektroden liegen niedrig, so daß die Bauelemente als geschaltete Kondensatoren wirken. Für die "1"-Seite bleibt der Transistor 67 gesperrt, der Schaltungspunkt 69 bleibt hoch und der Kapazitätswert des Transistors 71 bleibt ebenfalls hoch. Für die auf den Wert "0" über­ gehende Seite leitet der Transistor 68, so daß er Ladung vom Schaltungspunkt 70 abführt und den Kapazitätswert zwischen der Source-Drain-Strecke und der Gate-Elektrode des Transistors 72 absenkt; somit wird vom Taktsignal ΦA wenig Ladung zum Schaltungspunkt 70 transportiert. Die Zeitsteuerung der Taktsignale sollte so durchgeführt sein, daß der auf den Wert "0" übergehende Schaltungs­ punkt (beispielsweise der Schaltungspunkt 70) gemäß der Linie 81 bis auf den Schwellenspannungswert Vt ent­ laden ist, ehe das Taktsignal ΦA eingeschaltet wird, da sonst am Ausgangsschaltungspunkt 66 im Signal XA eine Störspitze erzeugt wird.

Auf Grund des Anhebens des "1"-Schaltungspunkts 69 oder 70 hat eines der an den Schaltungspunkten 65 oder 66 erscheinenden Signale X0 oder einen hohen Wert. Wenn eines dieser Signale hoch ist, wird einer der Transistoren 73 oder 74 durchgeschaltet, und der Schaltungspunkt 47 entlädt sich, was den Transistor 46 sperrt, so daß die Abtastschaltung 14 bis zum nächsten Zyklus nicht mehr auf Adressen an den Leitungen 10 an­ spricht.

Wie in Fig. 14a zu erkennen ist, ist das Chipfreigabe- Taktsignal Φ ein wiederkehrendes Taktsignal mit einer Zykluszeit von etwa 150 ns. Die Adressensignale sollen während eines in Fig. 14b angegebenen Fensters 84 gültig sein. Die Adresseneingangssignale an den Anschluß­ stiften 12 und 13 sollen gültig sein, wenn das Taktsignal Φ einen hohen Wert annimmt, und sie sollen nur für eine kurze Zeitdauer nach diesem Zeitpunkt gültig bleiben. Zum Lesen sollen die Eingangsdaten am Anschlußstift 23 kurz nach dem Taktsignal Φ gültig sein, was auch für das Schreib/Lese- Eingangssignal R/ am Anschlußstift 25 gilt, wie in Fig. 14c und 14d zu erkennen ist. Die Datenausgabe bei einem Lese­ vorgang ist nur während einer in Fig. 14e erkennbaren Zeit­ periode gültig.

Die beschriebene Schaltung könnte auch ohne die im Verar­ mungsbetrieb arbeitenden Bauelemente 43 und 44 benutzt werden, da Ausführungen von Speicheranordnungen häufig nicht von einem Erstzyklusbetrieb Gebrauch machen. Der Kondensator 78 ist unkritisch; er könnte weggelassen werden. Zwei Haupt­ merkmale der Schaltung, d. h. die zeitlich gesteuerte Aufladung durch die Kondensatoren 51 und 52 und der Betrieb der Transistoren 71 und 72 mit dem Taktsignal ΦA sowie dessen Einfluß auf die Schaltungspunkte 69 und 70 könnten unabhängig voneinander angewendet werden, was bedeutet, daß ein Merkmal auch ohne das andere von Nutzen ist. Die Merkmale der Er­ findung könnten in Leseverstärkern für Zellenmatrizen, in Zwischenausgabepuffern und auch in anderen Eingangsschaltungen als in Adresseneingangsschaltungen angewendet werden. Bei­ spielsweise kann die Dateneingabe in schnell arbeitende Mikroprozessoren Schaltungen mit diesen Fähigkeiten erfordern. Die verschiedensten Steuersignal- oder Logikeingaben in irgend­ welche MOS/LSI-Chips können von der Erfindung Gebrauch machen.

Claims (5)

1. Schaltungsanordnung für einen Halbleiterspeicher mit zwei kreuzweise gekoppelten Treibertransistoren und zwei Lasttransistoren, die die Treibertransistoren mit einer Ver­ sorgungsspannung verbinden, wobei jeder Treibertransistor mit seiner Drain-Elektrode jeweils an einen von zwei ent­ gegengesetzten Schaltungspunkten angeschlossen ist und der Lasttransistor für denjenigen Schaltungspunkt, der den Signalwert "0" annimmt, an einem ausgewählten Zeitpunkt innerhalb eines Betriebszyklus nichtleitend wird, dadurch gekennzeichnet, daß die Lasttransistoren (83, 84, Fig. 3; 50, 55, Fig. 8; 33, 34, Fig. 12) Vorlade/Lasttransistoren für jeden Treibertransistor (81, 82, Fig. 3; 40, 45, Fig. 8; 31, 32, Fig. 12) sind, daß die Vorlade/Lasttransistoren (83, 84, Fig. 3; 50, 55, Fig. 8; 33, 34, Fig. 12) derart ange­ schlossen sind, daß die Schaltungspunkte (85, 86, Fig. 3; 41, 46, Fig. 8; 41, 42, Fig. 12) vor einem ausgewählten Zeitpunkt innerhalb des Betriebszyklus vorgeladen werden, daß Schalterelemente (105, 106, Fig. 3; 101, 103, 104, 102, Fig. 8; 61, 62, Fig. 12) getrennt an jeden der Vorlade/Last­ transistoren (83, 84, Fig. 3; 50, 55, Fig. 8; 33, 34, Fig. 12) ein Bezugspotential anlegen, wobei die Gate-Elektrode jedes Schalterelements (105, 106, Fig. 3; 101, 103, 104, 102, Fig. 8; 61, 62, Fig. 12) an den jeweils anderen Schal­ tungspunkt (85, 86, Fig. 3; 41, 46, Fig. 8; 41, 42, Fig. 12) angeschlossen ist, und daß Kopplungselemente (103, 104, Fig. 3; 80, 81, Fig. 8; 51, 52, Fig. 12) vorgesehen sind, die an einem nach dem ausgewählten Zeitpunkt liegenden Zeit­ punkt eine Spannung an die Gate-Elektroden der Vorlade/Last­ transistoren (83, 84, Fig. 3; 50, 55, Fig. 8; 33, 34, Fig. 12) anlegen.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß sie eine Zwischenausgangsstufe ist, daß die Treibertransistoren (81, 82, Fig. 3) die Vorlade/Lasttran­ sistoren (83, 84, Fig. 3) und die Schalterelemente (105, 106, Fig. 3) MOS-Transistoren mit einem eine Source-Drain- Strecke bildenden Kanal und einer Gate-Elektrode sind, daß die Zwischenausgangsstufe erste und zweite Vorrichtungen (101, 102, Fig. 3) zum Anlegen eines Bezugspotentials an einen der Treibertransistoren und eines der Schalterelemente (105, 106, Fig. 3) enthält, daß die ersten und zweiten Vor­ richtungen (101, 102, Fig. 3) während eines Betriebszyklus nacheinander betätigt werden, daß die ersten und zweiten Vorrichtungen (101, 102, Fig. 3) MOS-Transistoren sind, die an unterschiedlichen Zeitpunkten selektiv betätigt werden, wobei einer dieser MOS-Transistoren etwa an dem ausgewählten Zeitpunkt und der andere an einem nachfolgenden Zeitpunkt betätigt wird, daß das Verhältnis von Breite zu Länge des Kanals des ersten MOS-Transistors (101, Fig. 3) sehr klein im Vergleich zu dem entsprechenden Verhaltnis der Kanäle der Treibertransistoren (81, 82, Fig. 3) ist, daß der zweite MOS-Transistor (102) ein Verhältnis von Kanalbreite zu Kanal­ länge aufweist, das größer als das entsprechende Verhältnis des ersten MOS-Transistors (101, Fig. 3) ist, und daß die Kopplungsvorrichtungen von geschalteten Kondensatoren (103, 104, Fig. 3) gebildet sind, die mit einem Belag an eine Taktsignalquelle (Φ2Y, Fig. 4) angeschlossen sind, deren Ausgangssignal während jedes Betriebszyklus an einem Zeit­ punkt, der nach dem ausgewählten Zeitpunkt liegt, seinen Spannungspegel ändert.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß sie als Zeilen- und Spalten-Adressenpuffer für den Halbleiterspeicher dient, daß diese Adressenpuffer meh­ rere Flipflops enthalten, die jeweils zwei kreuzweise gekop­ pelte Treibertransistoren (40, 45, Fig. 8) mit Setz- und Rücksetzschaltungspunkten (41, 46, Fig. 8) enthalten, wobei der Setzschaltungspunkt (41, Fig. 8) mit einem ersten Last­ transistor (50, Fig. 8) zum Aufladen des Setzschaltungspunk­ tes mit einer dem Potential an einem Setzsteuerschaltungs­ punkt proportionalen Geschwindigkeit verbunden ist, während der Rücksetzschaltungspunkt (46, Fig. 8) mit einem zweiten Lasttransistor (55, Fig. 8) zum Aufladen des Rücksetzschal­ tungspunktes (46, Fig. 8) mit einer dem Potential an einem Rücksetzsteuerschaltungspunkt proportionalen Geschwindigkeit verbunden ist, daß eine Ausgleichsvorrichtung (70, Fig. 8) zum Ausgleichen der Spannungen an den Setz- und Rücksetz­ schaltungspunkten (41, 46, Fig. 8) vorgesehen ist, daß eine Vorladevorrichtung (50, 55, Fig. 8) zum Anlegen einer Vor­ ladung an den Setzsteuerschaltungspunkt und an den Rücksetz­ steuerschaltungspunkt vorgesehen ist, daß eine Vorrichtung (60, 61, Fig. 8) eine Spannungsdifferenz zwischen dem Setz­ schaltungspunkt (41, Fig. 8) und dem Rücksetzschaltungspunkt (46, Fig. 8) in Abhängigkeit von einem Adresseneingangs­ signal erzeugt und daß eine Stromableitvorrichtung (100, Fig. 8) vorgesehen ist, die eine Spannungsdifferenz zwischen dem Setzschaltungspunkt (41, Fig. 8) und dem Rücksetzschal­ tungspunkt feststellt und die Vorladung von einem der Steuer­ schaltungspunkte in Abhängigkeit von dieser Differenz selek­ tiv ableitet.

4. Schaltungsanordnung nach Anspruch 1 zur Bildung einer Pufferschaltung zum Speichern digitaler Signale, dadurch gekennzeichnet,

• a) daß die Treibertransistoren Setz- und Rücksetztransisto­ ren (40, 45, Fig. 8) sind, die zur Bildung von Setz- und Rücksetzschaltungspunkten (41, 46, Fig. 8) kreuzweise ge­ koppelt sind,
• b) daß eine erste Lasttransistorvorrichtung (50, Fig. 8) einen mit dem Setzschaltungspunkt (41, Fig. 8) verbun­ denen Ausgang zum Aufladen dieses Schaltungspunktes und einen Setzsteuerschaltungspunkt (53, Fig. 8) zum Verän­ dern seiner Leitfähigkeit abhängig von der an ihn ange­ legten Ladung aufweist,
• c) daß eine zweite Lasttransistorvorrichtung (55, Fig. 8) einen mit dem Rücksetzschaltungspunkt (46, Fig. 8) ver­ bundenen Ausgang zum Aufladen dieses Schaltungspunktes und einen Rücksetzsteuerschaltungspunkt (58, Fig. 8) zum Verändern seiner Leitfähigkeit abhängig von der an ihn angelegten Ladung aufweist,
• d) daß eine Ausgleichsvorrichtung (70, Fig. 8) zum Ausglei­ chen der Spannung an dem Setzschaltungspunkt (41, Fig. 8) und dem Rücksetzschaltungspunkt (46, Fig. 8) vorgesehen ist,
• e) daß eine Vorladevorrichtung (80, 81, Fig. 8) vorgesehen ist, die an den Setzsteuerschaltungspunkt (53, Fig. 8) und an den Rücksetzsteuerschaltungspunkt (58, Fig. 8) eine Vorladespannung anlegt, damit jeder der Lasttran­ sistoren (50, 55, Fig. 8) geringfügig leitend wird,
• f) daß an den Rücksetzschaltungspunkt (46, Fig. 8) eine Adresseneingabevorrichtung (62, Fig. 8) angeschlossen ist, die Ladung von dem Rücksetzschaltungspunkt (46, Fig. 8) abhängig von einem ersten Zustand eines Adressen­ eingangssignals ableitet und
• g) daß an den Setzschaltungspunkt (41, Fig. 8) und an den Rücksetzschaltungspunkt (46, Fig, 8) sowie an den Setz­ steuerschaltungspunkt (53, Fig. 8) und an den Rücksetz­ steuerschaltungspunkt (58, Fig. 8) eine Stromableitvor­ richtung (100, Fig. 8) angeschlossen ist, die in ausge­ wählter Weise abhängig von einer Spannungsdifferenz zwi­ schen den Setz- und Rücksetzschaltungspunkten (41, 46, Fig. 8) Ladung vom Setzsteuerschaltungspunkt (53, Fig. 8) oder vom Rücksetzsteuerschaltungspunkt (58) ableitet.

5. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß die Treibertransistoren (81, 82, Fig. 3; 40, 45, Fig. 8; 31, 32, Fig. 12) hinsicht­ lich ihrer Größe und ihrer Eigenschaften beträchtlich unsym­ metrisch sind.