DE2740997B1 - Verfahren zur Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler Synchronisierworte - Google Patents

Description

entsprechenden empfangenen Bit des Zeitmultiplexsignals verglichen und bei Übereinstimmung ein Obereinstimmungsimpuls gewonnen wird und wonach aufeinanderfolgende Übereinstimmungsimpulse gleicher Adresse gezählt und in Abhängigkeit vom Zählergebnis ein Rahmensynchronisiersigna] abgegeben wird, mit Hilfe dessen der empfangsseitige Zeitmultiplexrahmen eingestellt wird.

Bei bekannten Verfahren können einzlne gestörte Kennbits variabler Synchronisierworte eine bereits hergestellte Rahmensynchronisierung außer Tritt bringen.

Die Erfindung bezweckt ein Verfahren anzugeben, mit Hilfe dessen eine stabile Rahmensynchronisierung auch dann erzielbar ist, wenn einzelne der Kennbits gestört sind.

Die erfindungsgemäße Aufgabe wird dadurch gelöst, daß im nichtsynchronen Zustand das empfangene Zeitmultiplexsignal dem Speicher zugeführt wird, daß nach Erzielung der Synchronisierung einerseits die während der Adressen der Kennbits auftretenden und zu den Übereinstimmungsimpulsen komplementären Impulse erzeugt werden und andererseits an Stelle des Zeitmultiplexsignals die empfangsseitig gewonnenen 5-ten Bits dem Speicher zugeführt werden, solange die Anzahl der komplementären Impulse pro Multiplexrahmen kleiner ist als eine vorgegebene Anzahl und daß die Zufuhr des Zeitmultiplexsignals zum Speicher wieder eingeleitet wird, wenn im synchronen Zustand die Anzahl der komplementären Impulse pro Multiplexrahmen größer ist als die vorgegebene Anzahl.

Das erfindungsgemäße Verfahren zeichnet sich durch stabile Arbeitsweise aus, weil nach erzielter Rahmensynchronisierung die im Speicher gespeicherten Kennbits weniger gestört sind als die empfangenen Kennbits des Zeitmultiplexsignals. Dies gilt insbesondere kurz nach Erzielung der Rahmensynchronisierung, da ja ansonsten die Rahmensynchronisierung Oberhaupt nicht erzielt worden wäre.

Die vorgegebene Anzahl soll einerseits nicht zu gering bemessen sein, um zu verhindern, daß zufällig auftretende gestörte Kennbits den Rahmensynchronismus außer Tritt bringen. Andererseits soll die vorgegebene Anzahl aber nicht allzu hoch bemessen sein, da es ja sonst nach Verlust der Rahmensynchronisierung relativ lange dauern würde, um den synchronisierten Zustand wieder herzustellen. In diesem Zusammenhang hat es sich als zweckmäßig erwiesen, wenn die vorgegebene Anzahl mindestens /n/20 und höchstens m/5 beträgt

Zur Durchführung des Verfahrens hat sich eine Schaltungsanordnung bewährt, mit einem empfangsseitigen ersten Taktgeber, der einen Bittakt erzeugt, mit einem ersten Adressengeber, der Demultiplexadressen erzeugt zur Steuerung eines Demultiplexers, mit einer empfangsseitigen Synchronisiereinrichtung, die auf die variablen Synchronisierworte anspricht und den ersten Adressengeber zu Beginn der Zeitmultiplexrahmen zurücksetzt und mit mehreren Pufferspeichern, die mit Hilfe des Demultiplexers gesteuert werden und über die einzelne Bits des Zeitmultiplexsignals entsprechenden Datensenken zugeleitet werden.

Diese Schaltungsanordnung ist dadurch gekennzeichnet, daß die empfangsseitige Synchronisiereinrichtung einen zweiten Adressengeber enthält, der die p+1 Adressen erzeugt, die etwa gleichzeitig mit den einzelnen Bits des Zeitmultiplexsignals auftreten, daß die Synchronisiereinrichtung einen adressierbaren Speicher mit p+1 Speicherblöcken enthält, deren erste Speicherzellen über einen ersten Eingang bzw. über einen zweiten Ausgang anschließbar sind und deren weitere Speicherzellen über weitere Eingänge bzw. weitere Ausgänge anschließbar sind, daß ein zweiter Taktgeber vorgesehen ist, der während der Dauer der einzelnen Bits des Zeitmultiplexsignals ein binäres Lese/Schreibsignal erzeugt, das pro Bit je eine Einlesephase und je eine Auslesephase des Speichers

ίο festlegt, daß ein Zwischenspeicher vorgesehen ist, dessen Speicherzellen an die weiteren Ausgänge des adressierbaren Speichers angeschlossen sind, daß ein Zuordner vorgesehen ist, der eingangs an die Speicherzellen des Zwischenspeichers angeschlossen ist und der in Abhängigkeit von den s-\ Bits des Zeitmultiplexsignals das 5-te Bit abgibt, daß ein Schalter vorgesehen ist, der in Abhängigkeit von einem Schaltsignal bei einer ersten Schalterstellung das Zeitmultiplexsignal und bei einer zweiten Schalterstellung das s-te Bit des Zuordners dem ersten Eingang des adressierbaren Speichers zuführt, daß die ubereinstimmungsimpulse mit Hilfe eines Vergleichers erzeugt werden, dem eingangs einerseits je ein Bit des empfangenen Zeitmultiplexsignals und andererseits das s-te Bit zugeführt sind, daß eine erste Zähleinrichtung vorgesehen ist, die pro Adresse die Anzahl der Übereinstimmungsimpulse zählt und in Abhängigkeit von einem Zählerstand das Schaltsignal abgibt, welches das Rahmensynchronisiersignal auslöst, und daß eine zweite Zähleinrichtung vorgesehen ist, der im synchronen Zustand die komplementären Impulse zugeführt sind und die bei Überschreitung der vorgegebenen Anzahl ein Sperrsignal abgibt, das die erste Zähleinrichtung sperrt

Diese Schaltungsanordnung zeichnet sich durch vergleichsweise geringen technischen Aufwand und durch verläßliche Arbeitsweise aus.

Um den Zuordner nicht nur zur Gewinnung des 5-ten Bits, sondern auch zur Erzeugung des Rahmensyn chronisiersignals heranzuziehen, ist es zweckmäßig, daß der Zuordner einen zweiten Ausgang besitzt über den ein Kennbitsignal immer dann abgegeben wird, wenn an den Eingängen des Zuordners eine Kennbitkombination anliegt, die den Beginn des Multiplexrahmens signali siert und daß ein UND-Glied vorgesehen ist, dem eingangs das Kennbitsignal und das Schaltsignal zugeführt sind und das das Rahmensynchronisiersignal abgibt

Im folgenden wird ein bevorzugtes Ausführungsso beispiel der Erfindung an Hand der F i g. 1 bis 7 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen bezeichnet sind. Es zeigt F i g. 1 ein Zeitmultiplexsystem,

F i g. 2 einige Varianten von sendeseitig auftretenden Zeitmultiplexsignalen,

Fig.3 ein Ausführungsbeispiel einer sendeseitig angeordneten Synchronisiereinrichtung, F i g. 4 einige Adressen und Signale im Bereich der in

F i g. 3 dargestellten Synchronisiereinrichtung,

Fig.5 ein Ausführungsbeispiel einer empfangsseitig angeordneten Synchronisiereinrichtung,

Fig.6 und 7 einige Signale und Adressen, die im Bereich der in Fig.5 dargestellten Synchronisier einrichtung auf treten.

Fig. 1 zeigt ein Zeitmultiplexsystem, bei dem sendeseitig die Datenquellen DQt bis DQn, die Adressengeber AGX, AG 2, der Taktgeber TG, der

Multiplexer MUX, die Synchronisiereinrichtung SS und die Übertragungseinrichtung US angeordnet sind. Die Signale B1 bis Bn können in einem vorgegebenen Bitraster auftreten, wobei nicht dargestellte Pufferspeicher vorgesehen sein können, um Abweichungen der Daten von diesem vorgegebenen Bitraster auszugleichen. Die einzelnen Bits der Datenquellen DQ1 bis DQn können mit gleicher Bitrate, aber auch mit verschiedener Bitrate abgegeben werden. Mit jeder Adresse des Adressengebers AGi wird eines der Signale BX bis Bn an den Ausgang des Multiplexers MUX durchgeschaltet, wobei die Adressen derart abgegeben werden können, daß die einzelnen Bits der Datenquellen im Signal C bitweise oder envelopeweise verschachtelt sind. Der Taktgeber TG gibt das Taktsignal Π ab und steuert damit die Adressengeber AG 1, AG 2. Mit Hilfe der Synchronisiereinrichtung SS werden in das Signal C Kennbits eingefügt, wie später noch an Hand der Fig.2 erläutert wird. Das dabei entstehende Signal D wird der sendeseitigen Übertragungseinrichtung US zugeleitet und in bekannter Weise zur Empfangsseite übertragen.

Auf der Empfangsseite des Systems sind angeordnet die Übertragungseinrichtung UE, der Taktgeber TG1, die Synchronisiereinrichtung SE, der Adressengeber AG 3, der Demultiplexer DEMUX, die Pufferspeicher PS 1 bis PSn und die Datensenken DS1 bis DSn. Das von der Übertragungseinrichtung UE abgegebene Signal Egleicht weitgehend dem sendeseitigen Signal D. Die beiden Signale D und E sind Zeitmultiplexsignale, die außer den einzelnen verschachtelten Bits der Datenquellen auch Kennbits enthalten, die variable Synchronisierworte bilden. Insbesondere wird mit Hilfe der Synchronisiereinrichtung 5£das Rahmensynchronisiersignal T 3 erzeugt, das den Adressengeber AG3 zu Beginn der Zeitmultiplexrahmen zurücksetzt, so daß dann mit der Ausgabe der Adressen ADR 3 begonnen wird. Die Adressen ADR 3 gleichen den Adressen ADR 1. Das Signal F, das die Datenbits der Datenquellen enthält, liegt an den Eingängen der Pufferspeicher PSi bis PSn. Mit Hilfe des Demultiplexers DEMUX gelangt das Taktsignal TA zu einzelnen Pufferspeichern, die dadurch aktiviert werden und die betreffenden Bits des Signals F übernehmen. Über die Ausgänge dieser Pufferspeicher werden diese Bits an die Datensenken DSi bis DSn weitergegeben. Der Taktgeber TGi erzeugt die Taktsignale TA und T5 zum Betrieb des Adressengebers AG3 und der Synchronisiereinrichtung SE.

F i g. 2 zeigt Ausführungsformen D/i, D/2, D/3, D/A von sendeseitig möglichen Multiplexsignalen. Allen dargestellten Ausführungsformen ist gemeinsam, daß nach jeweils ρ Bits eines der Kennbits K\, K2 ... Km folgt Innerhalb des Impulsrahmens r fallen insgesamt m Gruppen mit je p+\ Bits. Die Signale D/i und D/2 beziehen sich auf bitweise Verschachtelung. Gemäß dem Signal D/i wird angenommen, daß die Bits 12,13, 14, K1 der Reihe nach von insgesamt vier Datenquellen stammen und somit Teile der Signale Bi, B2, B3, BA sind. Die erste Gruppe des Signals D/i besteht somit wie alle weiteren Gruppen aus je vier Bits, wobei die Kennbits K1, K 2... Km von einer vierten Datenquelle geliefert werden. In diesem Fall ist somit p= n— 1 = 3.

Im Fall des Signals D/2 stammen nur je drei Bits, und zwar die Bits 12,13,14 bzw. 16,17,18 usw. von nur drei angenommenen Datenquellen. Die Kennbits K1, K2... Km werden im Bereich der Synchronisiereinrichtung SS eingefügt. Bei diesem Ausführungsbeispiel ist p=n=3.

Im Fall des Signal D/3 wird angenommen, daß die Datenquellen Di bis DQn Envelopes ENi, EN2, ENi ... ENn mit je ρ Bits abgeben. Jede der Gruppen besteht somit aus ρ Bits der einzelnen Envelopes und aus je einem Kennbit Das Signal D/3 ist somit envelopeweise verschachtelt und bei diesem Ausführungsbeispiel ist m=n.

Das Signal B1 zeigt eine spezielle Ausführungsform eines aus den Envelopes EN i/i, EN 1/2, EN 1/3 ...

ι ο bestehenden Signals. Jedes Envelope besitzt am Anfang ein sogenanntes Alignementbit A und am Ende ein sogenanntes Statusbit ST. Dazwischen liegen die eigentlichen Nachrichtenbits. Beispielsweise können je sechs Nachrichtenbits vorgesehen sein, so daß die einzelnen Envelopes aus insgesamt acht Bits gebildet werden. Die Datensignale der übrigen Datenquellen können in ähnlicher Weise aus Envelopes gebildet sein. Unter der Voraussetzung derartiger Datensignale kann das Signal D/4 dadurch gebildet werden, daß an Stelle der Alignementbits A die Kennbits K\, K2 ... Km eingefügt werden. Das Signal D/A ist envelopeweise verschachtelt. Beispielsweise stammen die ρ Bits des Envelopes ENVi von der Datenquelle DQi, wogegen das Kennbit K1 im Bereich der Synchronisiereinrichtung SS eingefügt wurde. In ähnlicher Weise stammen die ρ Bits des letzten Envelopes ENn/i von der letzten Datenquelle DQn und das Kennbit Km wurde im Bereich der Synchronisiereinrichtung SS eingefügt.

Alle in Fig. 2 dargestellten Signale D/i, D/2, D/%

jo D/A enthalten pro Multiplexrahmen r insgesamt m Kennbits K\, K2 ... Km. Es wird vorausgesetzt, daß nicht alle m Kennbits insgesamt ein einziges Synchronisierwort bilden, sondern daß je s Kennbits variable Synchronisierworte bilden. Dabei zeichnen sich s—l aufeinanderfolgende Kennbits dadurch aus, daß durch sie auch das nächste, nämlich das s-te Kennbit festgelegt wird, so daß aus der Kenntnis von s— 1 aufeinanderfolgenden Kennbits die Phasenlage dieser Kennbits im Multiplexrahmen abgelesen werden kann. Dieser Sachverhalt wird an Hand der Fig.3 und 4 näher erläutert

F i g. 3 zeigt ein Ausführungsbeispiel der in F i g. 1 schematisch dargestellten Synchronisiereinrichtung 55. Zugehörige Adressen und Signale sind in Fig.4 dargestellt. Es wird angenommen, daß im Signal D mit p=3 nach je drei Bits 12,13, 14 bzw. 16,17,18 bzw. 20, 21, 22 bzw. 24, 25, 26 je ein Kennbit K1 bzw. K 2 bzw. K 3 bzw. K Λ eingefügt ist. Das Signal D zeigt die envelopeweise Verschachtelung dieser Bits, wobei

so zwecks einfacherer Darstellung die einzelnen Envelopes 12,13,14, K1 bzw. 16, 17, 18, K2 bzw. 20, 21,22, K 3 bzw. 24,25,26, K 4 nur aus je drei Datenbits und je einem Kennbit gebildet werden.
Gemäß Fig.3 wird die Adresse ADR2 dem UND-Glied i/3 zugeführt und an dessen Ausgang ergibt sich das Signal 51, das bereits jene Intervalle signalisiert, in denen die Kennbits eingefügt werden müssen.

Der Zuordner ZUi erhält die Adressen ADR i und gibt in Abhängigkeit davon der Reihe nach die Kennbits /Cl = I, K2=0, K3=0, K4 = i ab. Insbesondere gibt dieser Zuordner ZUi bei Anliegen der Adresse ADRi=OO das Kennbit K\ = l ab. Mit Hilfe des Schalters SW werden die Kennbits in das Signal C eingefügt Dabei dient das Signal 51 als Steuersignal und wird dem Eingang s des Schalters 5VV zugeführt, wogegen das Signal C am Eingang χ und das Ausgangssignal des Zuordners ZU 1 am Eingang y

anliegen.

Gemäß der angegebenen Tabelle wird in Abhängigkeit vom Signal 51=0 das Signal Cund bei Vorliegen des Signals 51 = 1 das Ausgangssignal des Zuordners ZU 1 an den Ausgang ζ durchgeschaltet, so daß sich das Signal D ergibt. In diesem speziellen Fall besteht das Signal D aus insgesamt m=4 Gruppen mit m=4 Kennbits, von denen s=3 aufeinanderfolgende Kennbits variable Synchronisierworte bilden. Je s—1=2 aufeinanderfolgende Kennbits kennzeichnen eindeutig die Lage dieser Kennbits im Zeitmultiplexrahmen r. Wenn zwei aufeinanderfolgende Kennbits die Worte 00 bzw. 01 bzw. 10 bzw. 11 signalisieren, dann kann es sich gemäß der Tabelle des Zuordners ZU 1 nur um die Kennbits K 2, K 3 bzw. K 3, K 4 bzw. K1, K 2 bzw. K 4, Ki handeln. Im Zusammenhang damit ist auch die Gesetzmäßigkeit ablesbar, daß durch je zwei aufeinanderfolgende Kennbits der Binärwert des nächsten Kennbits festgelegt ist. Beispielsweise kann den beiden Kennbits K 1, K 2= 1,0 nur das Kennbit K 3=0 folgen. In ähnlicher Weise kann den beiden Kennbits Kl, A3=0,0 nur das Kennbit £4 = 1 folgen. Eine Folge derartiger Kennbits Ki ...KA wird als quasizufällige Folge oder als zerwürfelte Folge bezeichnet. Die Erzeugung einer derartigen Folge von Kennbits mit Hilfe eines Zerwürflers oder Scramblers ist bekannt. Der in Fig.3 dargestellte Zuordner ZUi kann in diesem Zusammenhang als Zerwürfler angesehen werden.

F i g. 5 zeigt ein Ausführungsbeispiel der in F i g. 1 schematisch dargestellten Synchronisiereinrichtung SE und die F i g. 6 und 7 zeigen zugehörige Adressen und Signale. Das Zeitmultiplexsignal E entspricht dem in Fig.4 dargestellten Zeitmultiplexsignal D. Es enthält also pro Zeitmultiplexrahmen r insgesamt vier Kennbits K\, Kl, KZ, KA, von denen je drei variable Synchronisierworte bilden. Die Taktsignale TA und T5 werden von dem in F i g. 1 dargestellten Taktgeber 7Cl erzeugt und kennzeichnen mit ihren Impulsflanken die Mitten und den Beginn der einzelnen Bits. Der in F i g. 5 dargestellte Taktgeber TG 2 erzeugt das Signal R/W, das zur Ansteuerung des adressierbaren Speichers RAM dient Insbesondere werden mit R/W= 1 Daten des Speichers RAM gelesen und mit R/W-0 werden Daten in Speicherzellen dieses Speichers RAM eingeschrieben. Mit Hilfe des Adressengebers AGA werden die Adressen ADRA erzeugt, die etwa gleichzeitig mit den einzelnen Bits des Signals E auftreten. Insbesondere werden p+1 Adressen erzeugt.

Die Adressen ADA 4-00 bzw. 01 bzw. 10 bzw. 11 kennzeichnen immer das erste bzw. zweite bzw. dritte bzw. vierte Bit jeder Gruppe des Zeitmultiplexsignals E Ober die Eingänge a,b,d,e, /werden die Signale in jene Speicherzellen eingelesen, die mit der Adresse ADR 4 gerade adressiert sind. Beispielsweise wird in Abhängigkeit vom Signal Ä/JV-0 mit der Adresse ADR 4=00 das Bit 12 in die Speicherzelle a 00 eingelesen. Beim nächsten Aufruf der Adresse ADRA=OO wird das Bit 16 eingelesen und in weiterer Folge die Bits 20 und 24. In ähnlicher Weise werden in w» die Speicherzelle a 01 zeitlich nacheinander die Bits 13, 17,21,25 eingelesen, in die Zelle a 10 werden die Bits 14, 18, 22, 26 eingelesen und in die Zelle all werden die Kennbits K\, K2, K 3, KA eingelesen. Bei diesem Ausführungsbeispiel wird somit angenommen, daß die Kennbits K1 bis K A während der Adressen ADR 4=11 auftreten. Diese Adressenzuordnung ist aber völlig willkürlich und es ist zunächst völlig offen, welcher

Adresse ADR 4 die Kennbits zugeordnet werden.

Der Zwischenspeicher ZSPi besitzt die beiden Speicherzellen bb und cc, die an die entsprechenden Ausgänge des Speichers RAM angeschlossen sind. Mit der positiven Flanke des Taktsignals TA werden die Speicherzellen bb und cc aktiviert und es werden jene Daten des Speichers RAM übernommen, die in adressierten Speicherzellen gespeichert sind. Beispielsweise ist zum Zeitpunkt il6 die Adresse ADRA = OO eingestellt und mit der positiven Impulsflanke des Signals TA wird das Bit 12 der Speicherzelle a 00 in die Speicherzelle bb übernommen. In ähnlicher Weise werden zeitlich nacheinander auch alle weiteren Bits in die Zelle bb übernommen und anschließend über den Ausgang der Zelle bb und über die Leitung b in die jeweils adressierte Zelle ft 00 oder 601 oder b 10 oder 611 überschrieben. Beispielsweise wird während der Schreibphase des Signals RZW=O nach dem Zeitpunkt /16 mit der Adresse A DR 4=00 das Bit 12 der zelle bb in die Zelle 600 übernommen. In gleicher Weise folgen danach die Bits 16 und 20. In ähnlicher Weise werden die Bits 13,17,21 in Zelle b 01, die Bits 14,18,22 in Zelle b 10 und die Bits K\, Kl, KZ in die Zelle b\\ eingeschrieben. Aus den Zellen 600 bis b 11 werden die Daten mit der positiven Impulsflanke des Signals TA in die Zelle cc übernommen, so daß sich die dargestellte Bitfolge ergibt, die gegenüber der in Zelle bb gespeicherten Bitfolge um p+l=4 Bits verspätet ist. Über die Ausgänge der Zellen cc, bb werden also die Bits 12 und 16,13 und 17,14 und 18, K1 und K 2,16 und 20 ... abgegeben, wobei aber zunächst noch völlig ungewiß ist, weiche dieser Bitkombinationen sich auf Kennbits beziehen.

Mit Hilfe des Zuordners ZU 2 wird für den Fall, daß eingangs Kennbits anliegen, das darauffolgende Kennbit ermittelt, wobei das Ausgangssignal g des Zuordners ZU2 dem Ausgangssignal des in Fig.3 dargestellten Zuordners ZUi gleicht. Wenn also beispielsweise über die beiden Zellen cc, bb die Kennbits Ki, K2 = 10 abgegeben werden, dann gibt der Zuordner ZU 2 das Signal g—K3=0 ab. Im Fall der eingangs zugeführten Kennbits Kl, K 3=00 gibt der Zuordner ZU 2 das Signal g·* K A = 1 ab. Mit s=3 werden also in den Zellen cc, bb insgesamt 5—1=2 Kennbits berücksichtigt und daraus wird mit Hilfe des Zuordners ZU 2 das s-te Bit ermittelt und als Signal g an den Vergleicher VG1 abgegeben. Mit Hilfe der Kippstufe KSt wird das Zeitmultiplexsignal E um ein halbes Bit verzögert, so daß sich das verzögerte Zeitmultiplexsignal Ei ergibt, das ebenfalls dem Vergleicher VGi zugeführt wird. Insbesondere werden zum Zeitpunkt f23 im Vergleicher VG1 die Signaleg—K3 und Ei —K3 miteinander verglichen und wegen der Obereinstimmung dieser beiden Signale K 3—0 wird ein Obereinstimmungsimpuls V= 1 über den Ausgang des Vergleichers VG1 abgegeben. Mit Hilfe des Zuordners ZU2 und des Vergleichers VG1 wird also zum Zeitpunkt 23 das aus den Kennbits K1, Kl, K 3 gebildete Synchronisierwort erkannt und es wird der entsprechende Obereinstimmungsimpuls V= 1 abgegeben.

F i g. 7 zeigt die gleichen Adressen und Zeichen, die auch in Fig.6 dargestellt sind, zu etwas späteren Zeitpunkten. Insbesondere ist ersichtlich, daß auch zu den Zeitpunkten f27 und *31 Obereinstimmungen einerseits der Kennbits KA und andererseits der Kennbits Ki festgestellt und die entsprechenden Übereinstimmungsimpulse V= 1 abgegeben werden.

Der Zwischenspeicher ZSP2, der Addierer AD, der

809 583/480

Schalter SW2, der Inverter IN3, die UND-Glieder t/5, t/8, U9, die Speicherzellen e 00 bis e 11 und /OO bis /11 sind Teile einer Zähleinrichtung, die nach Adressen ADRA getrennt die Übereinstimmungsimpulse V= 1 zählt. Die Wirkungsweise dieser Zähleinrichtung wird nun an Hand der Tabelle 1 erläutert, wobei jedoch nur die Vorgänge im Zusammenhang mit der Adresse ADR 4=11 beschrieben sind. Es wird angenommen, daß zum Zeitpunkt /19 im Zwischenspeicher ZSP2 das Wort 00 gespeichert ist, daß über den Ausgang des Addierers AD das Wort 01 abgegeben wird, daß der Schalter SW2 seine 0-Stellung einnimmt, daß mit dem

lü

10

Signal Jt= 1 ein nichtsynchroner Zustand besteht und daß in den Speicherzellen eil und /11 das Wort 00 gespeichert ist. Unter dieser Voraussetzung gibt das Glied t/5 das Schaltsignal d=0 ab, so daß der Inverter IN 3 ein 1-Signal abgibt und mit Hilfe des Addierers AD das Wort 00 des Zwischenspeichers ZSP2 und das Wort 01 addiert werden, so daß sich als Resultat das Wort 01 ergibt. Da mit dem Signal V=O der Schalter SW2 seine O-Stellung einnimmt, sind mit dem Schaltsignal d=0 die Glieder t/8 und t/9 gesperrt, so daß über die Leitungen e und /0-Signale in die Speicherzellen eil und /11 eingeschrieben werden.

Tabelle 1

	ZSPl	AD	1	Sw 2	eil	/11	k	d	KSl	ShI
/19	0 0	0	1	0	0	0	1	0	0	0
/23	0 0	0	0	1	0	1	1	0	0	0
/27	0 1	1	1	1	1	0	1	0	0	0
/31	1 0	1	1	1	1	1	1	1	1

Zum Zeitpunkt /23 wird ein Übereinstimmungsimpuls 2 K-I abgegeben, so daß der Schalter SW2 seine 1-Schalterstellung einnimmt Über den Ausgang des Addierers AD wird wieder das Resultat 01 abgegeben und über den Schalter SW2, über die Glieder t/8, t/9 der Leitungen e und /wird in die Speicherzellen eil und jo /11 das Wort 01 eingeschrieben. Zum Zeitpunkt /27 erscheint erneut ein Ubereinstimmungsimpuls V= 1, so daß der Addierer die Worte 01 und 01 addiert und das Resultat 10 abgibt, das wieder in die Speicherzellen eil und /11 eingeschrieben wird. Zum Zeitpunkt /31 y, erscheint erneut ein Übereinstimmungsimpuls V= 1, so daß der Addierer die Worte 10 und 01 addiert und das Resultat 11 abgibt, das in die Speicherzellen eil und /11 eingeschrieben wird. Vor diesem Zeitpunkt wurde vom Glied t/5 immer das Schaltsignal d=0 abgegeben und in die Speicherzelle dii übernommen, so daß der Schalter SWt dauernd seine O-Stellung einnahm, das Zeitmultiplexsignal E während der Dauer dieses nichtsynchronen Zustandes über die Leitung a der Speicherzelle a W zugeführt wurde. Zum Zeitpunkt /31 hat nun aber die beschriebene Zähleinrichtung ihren maximalen Zählerstand 11 erreicht, so daß das Schaltsignal d— 1 abgegeben und in die Speicherzelle dii eingespeichert wird. Mit diesem Schaltsignal d= 1 wird der synchrone Zustand eingeleitet, und es wird einerseits der Schalter SWi in seine 1-Stellung gebracht, während der er das Signal g über die Leitung a in die Speicherzelle all einspeichert. Während der Dauer des synchronen Zustandes werden somit die Kennbits nicht mehr dem empfangenen Zeitmultiplexsignal e entnommen, sondern dem Zuordner ZU2. Da ja eben die Rahmensynchronisierung erreicht wurde ist anzunehmen, daß die mit Hilfe der Speicherzellen a 0 bis a 11, b0 bis b 11, ferner mit Hilfe der Speicherzellen bb, cc und mit Hilfe des Zuordners Zt/2 gewonnenen Kennbits als Teile des Signals # weniger gestört sind als die Kennbits des empfangenen Zeitmultiplexsignals E Auf diese Weise wird also die Rahmensynchronisierung trotz gelegentlicher, gestörter Kennbits des Signals E aufrechterhalten. Andererseits wird mit dem Schaltsignal c/— 1 das Glied t/10 aktiviert, so daß zusammen mit dem Signal h des Zuordners ZU2 das Rahmensynchronisiersignal T3 erzeugt wird. Dabei arbeitet der Zuordner bei der Erzeugung des Signals h gemäß der eingezeichneten Tabelle derart, daß er nur mit den Signalen 00 an den beiden Eingängen das Signal Λ=1 abgibt, so daß also mit den Signalen K 2, K 3=00 etwa zum Zeitpunkt /27 der Beginn des Zeitmultiplexrahmens festgelegt wird.

Während der Dauer des synchronen Zustands wird mit Hilfe des Inverters INA das zum Übereinstimmungssignal V komplementäre Signal V gewonnen, das fehlerhafte Übereinstimmungen signalisiert. Das UND-Glied t/6 gibt nur dann einen Impuls ab, wenn 1-Werte der Signale TA, V und d koinzidieren, so daß sich derartige Signale des Gliedes t/6 nur auf jene Adresse ADRA beziehen, die den Kennbits zugeordnet ist Bei diesem Beispiel beziehen sich also diese Ausgangsimpulse auf die Adresse ADRA=W. Wenn auch das UND-Glied UJ leitet, dann zählt der Zähler Zl laufend die Impulse V und gibt dauernd das Signal k— 1 ab, solange er noch nicht einen vorgegebenen Zählerstand erreicht hat Bei einer relativ geringen Anzahl von Impulsen Vleiten somit die Glieder t/8 und t/9, so daß mit dem Schaltsignal d= 1 über den Schalter SW2 auch dann 1-Signale abgegeben werden, wenn gelegentlich mit einem Impuls V=O der Schalter SW2 in seine O-Stellung gebracht wird. Dagegen bleibt der Schalter SW2 mit dem Ubereinstimmungsimpuls V= 1 in seinen eingezeichneten Schalterstellungen und da mit dem Schaltsignal </= 1 der Addierer AD dauernd die Zahlen 11 und 00 addiert und das Resultat 11 abgibt bleibt in den Speicherzellen eil, /11 das Wort 11 gespeichert, und es wird das Schaltsignal d= 1 abgegeben.

Die Situation ändert sich aber dann, wenn der Zähler Z1 seinen vorgegebenen Zählerstand erreicht und dann das Signal Jt-0 abgibt, das den nichtsynchronen Zustand einleitet Mit dem Signal Jr-O werden die Glieder t/8, t/9 gesperrt, so daß über die Leitungen e und / in die Speicherzellen eil, /11 das Wort 00 eingespeichert wird und mit dem Schaltsignal J=O auch die Speicherzelle dii ein 0-Signal speichert wodurch der Schalter 5Wl wieder seine O-Stellung einnimmt und das Zeitmultiplexsignal E über die Leitung a der Speicherzelle all zugeführt wird. Damit ist wieder der nichtsynchrone Zustand erreicht und falls der Vergleicher VGi wieder mehrere Übereinstimmungs-

impulse V=1 abgibt, dann wird die Zähleinrichtung mit dem Addierer AD X erneut hochgezählt, wie an Hand der Tabelle 1 beschrieben wurde.

Der Zähler ZX wird Ober den Rückstelleingang R vom Rahmensynchronisiersignal T3 zurückgestellt, so daß der Zähler ZX nur jene fehlerhaften Übereinstimmungen registriert, die ab Beginn der einzelnen Zeitmultiplexrahmen mit Hilfe der Impulse V signalisiert werden.

In manchen Fällen ist es zweckmäßig, den synchronen bzw. nichtsynchronen Zustand mit einem Binärsignal zu kennzeichnen, beispielsweise um eine Alarmeinrichtung zu betätigen. Die Kippstufe KS 2 gibt das Signal SYNC ab, das mit SYNC" 1 den synchronen Zustand und mit SYNC=O den nichtsynchronen Zustand kennzeichnet Mit Hilfe der Differenzierstufe DIF wird das Signal k' gewonnen, das mit einem relativ kurzen Impuls die Impulsflanken des Signals k signalisiert Wenn sich also die Binärwerte des Signals k ändern, dann wird immer mit Hilfe des Signals k'ein kurz dauernder Impuls an die Kippstufe KS 2 abgegeben und wenn am anderen Eingang dieser Kippstufe KS 2 das Schaltsignal t/=l bzw. d=0 anliegt dann wird über den Ausgang dieser Kippstufe KS 2 das Signal SYWC=I bzw. 5KiVC=O abgegeben. Das Signal SYNC=X wird auch dazu verwendet, um mit Hilfe des UND-Gliedes i/7 zum Zähler ZX nur während des synchronen Zustandes Zählimpulse zuzuführen. Der Zähler ZX ist also nur während der Dauer des synchronen Zustandes in Betrieb, wogegen er während der Dauer des nichtsynchronen Zustandes mit dem Signal SYNC=O keine Zählimpulse erhält Auf diese Weise wird verhindert daß die Glieder US und i/9 während der Dauer des nichtsynchronen Zustandes gesperrt werden.

Bis jetzt wurden bei der Beschreibung der Zähleinrichtung mit dem Addierer AD im wesentlichen nur jene Vorgänge erläutert die sich während der Adresse ADR 4=11 abspielen. Vor Erreichung des synchronen Zustands ist es selbstverständlich völlig offen, welche der Adressen ADR 2 den Kennbits zugeordnet werden. Wenn dies nicht so wäre, dann würde sich ja jede Zeitmultiplex-Rahmensynchronisierung erübrigen. Die Zähleinrichtung mit dem Addierer ADX wird also gelegentlich auch während der Dauer anderer Adressen hochgezählt und zwar immer dann, wenn der Vergleicher VGl zufällig einen Obereinstimmungsimpuls V=I abgibt Die Speicherzellen eOO, /00 bzw. eOl, /01 bzw. elO, /10 bzw. ell, /Il speichern also dauernd im allgemeinen unterschiedliche Zählerstände, wobei aber der größte Zählerstand 11 nur dann erreicht wird, wenn mehrere Übereinstimmungsimpulse V=I hintereinander dem Schalter SW2 zugeführt werden. Falls während der Dauer des nichtsynchronen Zustandes auch nur ein einziger Impuls V=O auftritt, dann wird der Schalter SW2 in seine O-Stellung gebracht und da im nichtsynchronen Zustand das Schaltsignal </=0 ist wird über die Leitungen e und / in die jeweils adressierten Speicherzellen das Wort 00 eingespeichert und damit wird der Zählerstand der Zähleinrichtung auf

ι ο den Anfangszählerstand zurückgesetzt.

An Hand der F i g. 4, 5 und 6 wurde ein Ausführungsbeispiel beschrieben, bei dem zwecks einfacherer Darstellung mit /7=3 nur drei Datenquellen, mit /n=4 nur vier Kennbits pro Impulsrahmen r und mit s=3 variable Synchronisierworte angenommen wurden, die aus je drei Kennbits bestehen. Bei einem in der Praxis realisierten Ausführungsbeispiel sind 80 Datenquellen vorgesehen, die Datenenvelopes abgeben, so daß sendeseitig ein Zeitmultiplexsignal erzeugt wird, das im Prinzip dem in F i g. 2 dargestellten Zeitmultiplexsignal D/A gleicht Mit m=80 enthält daher das sendeseitige Zeitmultiplexsignal insgesamt 80 Kennbits, von denen jeweils acht Kennbits die variablen Synchronisierworte bilden. Mit s=8 wird somit in Abhängigkeit von s— 1 = 7 hintereinanderfolgenden Kennbits auf der Empfangsseite mit Hilfe des Zuordners ZU 2 das achte Kennbit ermittelt und im Vergleicher VGl wird dieses achte Kennbit mit dem entsprechenden Bit des Zeitmultiplexsignals E X verglichen. Bei diesem Ausführungsbeispiel wird die Zähleinrichtung mit dem Addierer AD jeweils bis zum höchsten Zählerstand 111 hochgezählt.

Wenn auf der Empfangsseite an Stelle der Kennbits K1 bis Km wieder Alignementbits A eingefügt werden, dann besteht das Signal F aus einanderfolgenden Datenenvelopes mit je einem Alignementbit, mit je einigen Datenbits und mit je einem Statusbit. Die Adressen ADR 3 werden dann derart ausgegeben, daß die einzelnen Datenenvelopes der Reihe nach den Datensenken DS X bis DSn zugeführt werden. Wenn das Signal Fdem Signal E(F i g. 6) gleicht dann werden die Adressen ADR 3 derart ausgegeben, daß die Bits 12,13, 14 der Reihe nach den Datensenken DSX, DS2, DS3 zugeführt werden, wogegen die Kennbits K1, K 2, K 3 nicht weitergegeben werden.

Der Adressengeber AG 3 kann entweder mit dem Signal T3 oder mit einem weiteren Adressensignal synchronisiert werden, das in Abhängigkeit vom jeweiligen Synchronisierwort den Adressengeber AG 3 in die richtige Position setzt.

Hierzu 5 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Verfahren zur empfangsseitigen Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler Synchronisierworte, wonach sendeseitig ein Zeitmultiplexsignal erzeugt wird, das aus Gruppen von je ρ Bits und je einem Kennbit besteht und pro Multiplexrahmen insgesamt m Kennbits enthält, von denen je s Kennbits die Synchronisierworte bilden und sendeseitig durch s— 1 Kennbits das darauffolgende s-te Kennbit festgelegt ist, wonach das Zeitmultiplexsignal zur Empfangsseite übertragen und in einem Speicher gespeichert wird, wonach p+1 Adressen erzeugt werden, die periodisch den ρ Bits und Kennbits jeder Gruppe zugeordnet sind, wonach empfangsseitig pro Adresse aus s-1 im Speicher gespeicherten Bits des Zeitmultiplexsignals das s-te Bit gewonnen und mit dem entsprechenden empfangenen Bit des Zeitmultiplexsignals verglichen und bei Obereinstimmung ein Übereinstimmungsimpuls gewonnen wird und wonach aufeinanderfolgende Übereinstimmungsimpulse gleicher Adresse gezählt und in Abhängigkeit vom Zählergebnis ein Rahmensynchronisiersignal abgegeben wird, mit Hilfe dessen der empfangsseitige Zeitmultiplexrahmen eingestellt wird, dadurch gekennzeichnet, daß im nichtsynchronen Zustand das empfangene Zeitmultiplexsignal (E) dem Speicher (RAM) zugeführt wird, daß nach Erzielung der Synchronisierung einerseits die während der Adressen der Kennbits auftretenden und zu den Übereinstimmungsimpulsen (V) komplementären Impulse (V) erzeugt werden und andererseits an Stelle des Zeitmultiplexsignals (E) die empfangsseitig gewonnenen s-ten Bits dem Speicher (RAM) zugeführt werden, solange die Anzahl der komplementären Impulse (V) pro Multiplexrahmen kleiner ist als eine vorgegebene Anzahl und daß die Zufuhr des Zeitmultiplexsignals (E) zum Speicher wieder eingeleitet wird, wenn im synchronen Zustand die Anzahl der komplementären Impulse (V) pro Impulsrahmen (r) größer ist als die vorgegebene Anzahl.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die vorgegebene Anzahl pro Multiplexrahmen (r) mindestens m/20 und vorzugsweise ml 10 beträgt

3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 mit einem empfangsseitig angeordneten ersten Taktgeber, der einen Bittakt erzeugt, mit einem ersten Adressengeber, der Demultiplexadressen erzeugt zur Steuerung eines Demultiplexers, mit einer empfangsseitigen Synchronisiereinrichtung, die auf die variablen Synchronisierworte anspricht und den ersten Adressengeber zu Beginn der Zeitmultiplexrahmen zurücksetzt und mit mehreren Pufferspeichern, die mit Hilfe des Demultiplexers gesteuert werden und über die einzelne Bits des Zeitmultiplexsignals entsprechenden Datensenken zugeleitet werden, dadurch gekennzeichnet, daß die empfangsseitige Synchronisiereinrichtung (SE) einen zweiten Adressengeber (AGA) enthält, der die p+\ Adressen (ADRA) erzeugt, die etwa gleichzeitig mit den einzelnen Bits des Zeitmultiplexsignals (E) auftreten, daß die Synchronisiereinrichtung (SE) einen adressierbaren Speicher (RAM) mit p+l Speicherblöcken enthält,

deren erste Speicherzellen über einen ersten Eingang bzw. über einen zweiten Ausgang anschließbar sind und deren weitere Speicherzellen über weitere Eingänge bzw. weitere Ausgänge anschließbar sind, daß ein zweiter Taktgeber (TG 2) vorgesehen ist, der während der Dauer der einzelnen Bits des Zeitmultiplexsignals (E) ein binäres Lese/Schreibsignal (R/W) erzeugt, das pro Bit je eine Einlesephase und je eine Auslesephase des Speichers (RAM) festlegt, daß ein Zwischenspeicher (ZSPi) vorgesehen ist, dessen Speicherzellen (bb, cc) an die weiteren Ausgänge des adressierbaren Speichers (RAM) angeschlossen sind, daß ein Zuordner (ZU 2) vorgesehen ist, der eingangs an die Speicherzellen (bb, cc) des Zwischenspeichers (ZSPi) angeschlossen ist und der in Abhängigkeit von den s-1 Bits des Zeitmultiplexsignals (E) das s-te Bit abgibt, daß ein Schalter (SWi) vorgesehen ist, der in Abhängigkeit von einem Schaltsignal (d) bei einer ersten Schalterstellung das Zeitmultiplexsignal (E) und bei einer zweiten Schalterstellung das s-te Bit des Zuordners (ZU2) dem ersten Eingang des adressierbaren Speichers (RAM) zuführt, daß die Übereinstimmungsimpulse (V) mit Hilfe eines Vergleichers (VG 1) erzeugt werden, dem eingangs einerseits je ein Bit des empfangenen Zeitmultiplexsignals (Ei) und andererseits das s-te Bit zugeführt sind, daß eine erste Zähleinrichtung (ZSP2, AD, SW2, e00 bis eil, /00 bis /U) vorgesehen ist, die pro Adresse die Anzahl der Übereinstimmungsimpulse (V) zählt und in Abhängigkeit von einem Zählerstand das Schaltsignal f JJ abgibt, welches das Rahmensynchronisiersignal (DT¹S) auslöst, und daß eine zweite Zähleinrichtung (Z 1, t/6, t/7) vorgesehen ist, der im synchronen Zustand die komplementären Impulse (V) zugeführt sind und die bei Überschreitung der vorgegebenen Anzahl ein Sperrsignal (k) abgibt, das die erste Zähleinrichtung sperrt

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Zuordner (ZU2) einen zweiten Ausgang besitzt, über den ein Kennbitsignal (h) immer dann abgegeben wird, wenn an den Eingängen des Zuordners eine Kennbitkombination anliegt, die den Beginn des Multiplexrahmens (r) signalisiert und daß ein UND-Glied (U 10) vorgesehen ist dem eingangs das Kennbitsignal (h)una das Schaltsignal (d) zugeführt sind und das das Rahmensynchronisiersignal (T3) abgibt

Die Erfindung bezieht sich auf ein Verfahren zur empfangsseitigen Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler Synchronisierworte, wonach sendeseitig ein Zeitmultiplexsignal erzeugt wird, das aus Gruppen von je ρ Bits und je einem Kennbit besteht und pro Multiplexrahmen insgesamt m Kennbits enthält von denen je s Kennbits die Synchronisierworte bilden und sendeseitig durch s-1 Kennbits das darauffolgende s-te Kennbit festgelegt ist wonach das Zeitmultiplexsignal zur Empfangsseite übertragen und in einem Speicher gespeichert wird, wonach p+l Adressen erzeugt werden, die periodisch den ρ Bits und Kennbits jeder Gruppe zugeordnet sind, wonach empfangsseitig pro Adresse aus s— 1 im Speicher gespeicherten Bits des Zeitmultiplexsignals das s-te Bit gewonnen und mit dem