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Die der Erfindung zugrundeliegende Aufgabe wird dadurch gelöst, daß
mit Hilfe des Multiplexers ein bitverschachteltes Multiplexsignal erzeugt wird,
das in aufeinanderfolgenden n Zeitschlitzen je ein Bit aller Datenenvelopes enthält,
daß ein Speicher vorgesehen ist, der mindestens 2 m -n Speicherzellen besitzt und
der während der Dauer von m -n aufeinanderfolgenden Zeitschlitzen 2- m - n Bits
des Multiplexsignals speichert, daß der Adressengeber Ausleseadressen erzeugt, die
zeitlich nacheinander jene n Paare von Speicherzellen des Speichers adressieren,
in denen die charakteristischen Bits aufeinanderfolgender Envelopes gespeichert
sind, daß ein Envelopesucher vorgesehen ist, dessen Eingang jene Bits zugeführt
werden, die mit den Ausleseadressen ausgelesen werden und mit Hilfe derer ein Envelopesignal
erzeugt wird, wenn die charakteristischen Bits der aufeinanderfolgenden Envelopes
aufgefunden sind, daß ein Positionsspeicher vorgesehen ist, der jene n Ausleseadressen
speichert. die gleichzeitig mit dem Envelopesignal auftreten, und der über seine
Ausgänge die gespeicherten Ausleseadressen abgibt, daß ein Adreßrechner vorgesehen
ist, dem einerseits eine Basisadresse und andererseits die gespeicherte
Ausleseadresse
zugeführt ist und der eine modifizierte Ausleseadresse erzeugt, und daß die modifizierten
Ausleseadressen dem Speicher zugeführt sind und der Speicher die Bits des envelopeverschachtelten
Zeitmultiplexsignals abgibt.
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Das erfindungsgemäße System zeichnet sich durch einen relativ geringen
technischen Aufwand aus, weil nur ein einziger zentraler Envelopesucher erforderlich
ist und weil die 2-m -n Speicherzellen des Speichers zentral unter Verwendung eines
Großspeichers günstig realisierbar sind.
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Um eine einfache Speicherorganisation und eine einfache Speicheradressierung
zu realisieren, ist es zweckmäßig, daß der Speicher aus einem ersten Teilspeicher
und einem zweiten Teilspeicher gebildet wird, die je n Speicherblöcke zu je m Speicherzellen
besitzen, daß der Adressengeber Einleseadressen erzeugt, mit deren Hilfe die 2-
m -n Bits des Multiplexsignals derart eingelesen werden, daß aufeinanderfolgende
m n Bits einer Datenquelle in gleicher Reihenfolge in Blöcken gleicher Nummer des
ersten Teilspeichers bzw. des zweiten Teilspeichers gespeichert sind und mit gleichen
Speicherzellen-Ausleseadressen auslesbar sind.
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Um trotz gelegentlich auftretender Störsignale ein Envelopesignal
zu gewinnen, das mit großer Wahrscheinlichkeit die charakteristischen Bits der Envelopes
signalisiert, ist es zweckmäßig, daß der Envelopesucher beim auffinden der charakteristischen
Bits zweier aufeinanderfolgender Envelopes ein Suchsignal abgibt, daß ein Zählwerk
vorgesehen ist, dessen Zählerstände mit jedem Suchsignal innerhalb eines vorgegebenen
unteren Grenzzählerstandes bzw. oberen Grenzzählerstandes erhöht, aber bei fehlendem
Suchsignal innerhalb der vorgegebenen Grenzzählerstände erniedrigt wird und bei
Erreichen des unteren Grenzzählerstandes das Envelopesignal abgibt.
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Um zu gewährleisten, daß die im Positionsspeicher gespeicherten Adressen
nur dann geändert werden, wenn das Envelopesignal auftritt, ist es zweckmäßig, daß
der Positionsspeicher an einen Vergleicher angeschlossen ist, der die im Positionsspeicher
gespeicherten Adressen mit den augenblicklichen Ausleseadressen vergleicht und der
bei Gleichheit der Adressen ein Vergleichssignal abgibt, und daß das Zählwerk innerhalb
der vorgegebenen Grenzzählerstände nur dann erhöht bzw. erniedrigt wird, wenn das
Vergleichssignal vorliegt.
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Im folgenden werden Ausführungsbeispiele der Erfindung anhand der
F i g. 1 bis 7 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände
mit gleichen Bezugszeichen bezeichnet sind. Es zeigt F i g. 1 ein sendeseitiges
System zur zentralen Erzeugung eines envelopeverschachtelten Zeitmultiplexsignals.
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Fig. 2 Signale, die beim Betrieb des in Fig. 1 dargestellten Systems
auftreten, F i g. 3 einen Adressengeber, der in Fig. 1 nur schematisch dargestellt
ist, F i g. 4 ein Ausführungsbeispiel eines Adressengebers für den Fall von zwei
Zeitschlitzen, Fig. 5 Adressensignale, die im Fall von zwei Zeitschlitzen auftreten.
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F i g. 6 eine ausführliche Darstellung der in Fig. 1 schematisch
gezeichneten Zentraleinheit, F i g. 7 eine ausführliche Darstellung des in F i g.
6 schematisch eingezeichneten Zählwerkes.
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F i g. 1 zeigt die sendeseitigen Einrichtungen eines Zeitmultiplexübertragungssystems
mit den Datenquellen DQ 1, DQ2... DQ n, mit dem Adressengeber AG.
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mit dem Multiplexer MUX, mit dem Taktgeber TG, der Zentraleinheit
ZE, der Synchronisiereinrichtung SEund der Übertragungseinrichtung UE: Zwecks einfacherer
Darstellung sind nur drei Datenquellen dargestellt.
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wogegen in der Praxis im allgemeinen eine wesentlich größere Anzahl
von Datenquellen vorgesehen ist.
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F i g. 2 zeigt schematisch einige der Signale. die beim System gemäß
F i g. 1 auftreten. Die Datenquellen DQ 1 bis DQn geben ihre Daten envelopeweise
ab. Jedes Envelope enthält mindestens je ein Synchronisierbit, ferner mehrere Informationsbits
und mindestens je ein Statusbit. Die Synchronisierbits sind auch als Alignementbits
bekannt. Beispielsweise gibt die Datenquelle DQ 1 das Datensignal D 1 ab, dessen
erstes Envelope aus dem Synchronisierbit A 11, aus sechs Informationsbits D 11 und
aus dem Statusbit S11 besteht. Das zweite Envelope enthält das Synchronisierbit
A 12, die sechs Informationsbits D 12 und das Statusbit S12. In ähnlicher Weise
enthält das Datensignal D 2 die Synchronsierbits A 21 und A22, die Informationsbits
D 21, D 22 und das Statusbit S21.
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Der Multiplexer MUX. der in F i g. 1 symbolisch durch einen Schalter
dargestellt ist, vereinigt abwechselnd Bits aller Datensignale zum Signal B. Zwecks
einfacherer Darstellung wird angenommen, es wären nur die zwei Datenquellen DQ 1,
DQ 2 vorhanden, so daß das Signal Bnur Anteile der Datensignale D 1 und D2 enthält.
Es wird außerdem angenommen, daß die Datensignale D1 und D2 ihre einzelnen Bits
mit gleicher Bitrate pro Sekunde abgeben. Unter diesen Voraussetzungen enthält das
Signal B bitweise verschachtelt je ein Bit des Datensignals D 1 und des Datensignals
D 2. Es wäre grundsätzlich denkbar, daß die Bitraten der einzelnen Datensignale
verschieden sind. Wenn beispielsweise die Bitrate des Datensignals D t zweimal größer
als die Bitrate des Datensignals D 2 wäre, dann würde das Signal Babwechselnd zwei
Bit des Datensignals D t und ein Bit des Datensignals D 2 enthalten. Zum Betrieb
des Multiplexers MUXgibt der Adressengeber AG Adressen A k ab, denen je eine Stellung
des Multiplexerschalters zugeordnet ist. Im allgemeinen ist der Adressengeber über
k Leitungen mit dem Multiplexer MUX verbunden, was durch den Kreis mit dem Bezugszeichen
k ausgedrückt werden soll.
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Wenn beispielsweise acht Datenquellen vorgesehen sind, dann können
die einzelnen Adressen über k=3 Leitungen abgegeben werden, wobei den einzelnen
Adressen 000, 001, 010, 011... je eine Stellung des Multiplexerschalters zugeordnet
ist. Bei jeder Stellung des Multiplexerschalters ist somit je ein Ausgang der Datenquellen
DQ 1 bis DQn mit dem Ausgang des Multiplexers MUXleitend verbunden.
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Der Zentraleinheit ZE wird das Signal B zugeführt, und mit Hilfe
dieser Zentraleinheit wird das envelopeweise verschachtelte Signal C gewonnen. Ein
erstes Envelope dieses Signals C besteht aus dem Synchronisierbit A 11, aus den
Informationsbits D 11 und aus dem Statusbit 511. Dieses erste Envelope gleicht somit
dem ersten Envelope des Datensignals D 1. Das zweite Envelope des Signals Cgleicht
dem ersten Envelope des Datensignals D 2. Mit Hilfe der Zentraleinheit ZE wird das
Signal C an zentraler Stelle erzeugt. Es wäre grundsätzlich denkbar, die einzelnen
Datensignale D 1, D2, die ja bereits envelopeweise aufgebaut sind, in kanal individuellen,
dezentralen Pufferspeichern zwischenzuspeichern und zu derartigen Zeitpunkten abzurufen,
daß sich schließlich das Signal Cergibt. Dazu
müßte also der kanalindividuelle
Envelopesynchronismus gefunden werden. Gemäß F i g. 1 wird dieser Envelopesynchronismus
ebenfalls kanalindividuell, aber nicht dezentral, sondern zentral im Bereich der
Zentraleinheit ZE gefunden. Der Taktgeber TG liefert dazu das Taktsignal Tn und
synchronisiert den Adressengeber AG.
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In der Synchronisiereinrichtung SE wird aus dem Signal Cdas Signal
Fabgeleitet, das in an sich bekannter Weise außer den einzelnen Envelopes spezielle
Synchronisierworte enthält Das Signal F wird der Übertragungseinrichtung UEzugeführt,
mit deren Hilfe das Signal F in an sich bekannter Weise über die Übertragungsstrecke
USTübertragen wird. Die Übertragungseinrichtung UE wird als an sich bekannt vorausgesetzt,
weshalb darauf nicht im Detail eingegangen wird.
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Fig. 3 zeigt ausführlicher den in F i g. 1 schematisch dargestellten
Adressengeber AG. In F i g. 5 sind einige Signale dargestellt, die beim Betrieb
dieses Adressengebers auftreten. Die Zahl n kennzeichnet die Anzahl der Zeitschlitze
des in F i g. 2 dargestellten Signals ß. Wenn die Bitrate aller Datensignale D 1,D2...
D n gleich ist, dann ist pro Datensignal und pro Kanal und pro Datenquelle je ein
Zeitschlitz vorgesehen, so daß insgesamt n Datenquellen, n Kanäle und n Zeitschlitze
vorgesehen sind. Wenn die Datensignale der Datenquellen mit unterschiedlicher Bitrate
abgegeben werden, dann sind bekanntlich mehr Zeitschlitze als Kanäle und Datenquellen
erforderlich. Die Zahl n kennzeichnet in diesem Fall die Anzahl der Zeitschlitze.
Die Zahl k ist durch die folgende Gleichung definiert: 2k=n.
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Das Signal Tn ist ein rechteckförmiges Signal, dessen Periodendauer
gleich der Dauer eines Zeitschlitzes ist.
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Mit dem Signal Tn werden jedem Zeitschlitz zwei Binärwerte zugeordnet,
die als O-Werte bzw. l-Werte bezeichnet werden und die im Zusammenhang mit dem Betrieb
mehrerer Speicher eine Einlesephase bzw. eine Auslesephase festlegen.
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Der Zähler ZS 1 erhält die Impulse des Signals Tn als Zählimpulse
und zählt von 1 bis n; er hat insgesamt k Ausgangsleitungen, deren Signale insgesamt
den Zählerstand des Zählers Z5 1 signalisieren. Es handelt sich somit um k Binärsignale,
von denen das Signal mit der größten Bitrate die halbe Impulsfolgefrequenz wie das
Signal Tn hat und die der Reihe nach den Eingängen x1... xk der Schaltstufe SW1
zugeführt werden.
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Dasjenige Binärsignal des Zählers Zu 1, das die geringste Bitrate
hat und dem Eingang x k zugeführt wird, wird außerdem dem Zähler ZS 4 zugeführt.
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Der Zähler ZS2 erhält ebenfalls die Impulse des Signals Tn als Zählimpulse
und zählt von 1 bis 8, da im vorliegenden Fall angenommen wurde, daß die einzelnen
Envelopes der Datensignale aus insgesamt 8 Bits bestehen. Wenn die einzelnen Envelopes
aus je m Bits bestehen würden, dann würde der Zähler ZS2 von 1 bis m zählen. Über
die drei Ausgangsleitungen des Zählers ZS2 werden Binärsignale A 3 abgegeben, die
den jeweiligen Zählerstand signalisieren; die Binärsignale A3 sind in F i g. 5 dargestellt
Diejenige Ausgangsleitung des Zählers ZS2, die das Binärsignal mit der niedrigsten
Bitrate abgibt, ist mit dem Eingang des Zählers ZS3 verbunden, der von 1 bis n zählt
Der Zähler ZS3 hat insgesamt k Ausgangsleitungen, und die über diese Ausgangsleitungen
abgegebenen Binärsignale signalisieren den Zählerstand des Zählers ZS3.
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Die in den Fig. 3, 4, 6, 7 dargestellten Schaltstufen SW1, SW2, SW3,
SW4, SW5 sind alle in prinzipiell gleicher Weise aufgebaut, haben im allgemeinen
mehrere x-Eingänge x 1 bis x k, ferner mehrere y-Eingänge yt bis yk, ferner je einen
Steuereingang s und mehrere Ausgänge z1 bis zk Die Arbeitsweise dieser Schaltstufen
ist schematisch in F i g. 3 oben angegeben. Mit dem Signal s=O sind alle Eingänge
x 1 bis x k der- Reihe nach mit den Ausgängen zl bis zk verbunden, und mit dem Signal
s= 1 sind alle Eingänge yl bis y k der Reihe nach mit den Ausgängen zl biszk verbunden.
Die Schaltstufe SW1 gibt also insbesondere über k Ausgangsleitungen die Signale
Ak ab. Aus F i g. 3 ist auch direkt ersichtlich, daß die Schaltstufe SW1 mit dem
Signal Tn gesteuert wird Dabei werden während der Dauer der O-Werte des Signals
Tn-die Binärsignale des Zählers ZS1 an die Ausgänge z1 bis zk der Schaltstufe SW1
durchgeschaltet, und während der Dauer der l-Werte des Signals Tn werden die Ausgänge
des Zählers ZS3 an die Ausgänge zl bis zk durchgeschaltet. Da, wie bereits erwähnt,
mit dem Taktsignal Tn pro Zeitschlitz immer eine Einlesephase und eine Auslesephase
signalisiert wird, werden auch bei der Bildung der Signale A k pro Zeitschlitz immer
je eine Einlesephase und je eine Auslesephase berücksichtigt. Der Decodierer DC
1 erhält die Signale A 3, und mit A 3 =000 gibt er das Signal g= 1 ab. Ansonsten
wird das Signal gO 0 abgegeben.
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Der Addierer AD 1 addiert die Worte, die einerseits durch die Signale
A 3 und andererseits durch die Signale A42 gegeben sind. Die Resultate werden durch
die Signale A 43 dargestellt und den Eingängen yl, y 2, y3, y4 der Schaltstufe SW2
zugeleitet. Der Zähler SZ4 zählt von 1 bis 16, unter der Voraussetzung, daß die
einzelnen Envelopes aus je 8 Bits bestehen. Würden die Envelopes aus je m Bits bestehen,
dann würde der Zähler SZ4 von 1 bis 2- m zählen. Über die Ausgänge des Zählers SZ4
werden die Signale A 41 abgegeben, welche den jeweiligen Zählerstand signalisieren.
Die Schaltstufe SW2 schaltet mit Tn=O die Signale A 41 an die Ausgänge z1 bis 74
und mit dem Signal Tn= 1 die Signale A43 an die Ausgänge Z1 bis Z4. Auf diese Weise
ergeben sich die Signale A 4.
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Fi g.4 zeigt ausführlicher den Adressengeber AG/2 für den Fall n=2.
Es werden somit nur die Datenquellen DQ 1, DQ2, die entsprechenden zwei Kanäle und
die beiden Datensignale D 1, D 2 vorausgesetzt. Unter dieser Voraussetzung ist das
Signal Tn gleich dem Signal T2. Der Zähler ZS 1/2 zählt von 1 bis 2 und gibt über
die einzige Ausgangsleitung das Signal T1 an den Eingang xl der Schaltstufe SW1
ab. Der Zähler ZS2 zählt wie beschrieben von 1 bis 8 und gibt die Signale A 3 einerseits
an den Decodierer DC 1 und andererseits an den Addierer AD 1 ab. Der Zähler ZS3/2
zählt von 1 bis 2 und gibt unter diesen Voraussetzungen das Signal T8 an den Eingang
yl der Schaltstufe SW1 ab. Über den einzigen Ausgang z1 dieser Schaltstufe wird
das Signal 1 abgegeben.
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Das Signal T1 wird dem Zähler ZS4 zugeführt, der daraus die Signale
A 41 erzeugt. In F i g. 5 sind auch die Signale A42 dargestellt, die mit Hilfe der
in Fig.6 dargestellten Zentraleinheit ZE erzeugt werden und auf die später ausführlicher
eingegangen wird. Mit Hilfe des Addierers AD 1 werden die Zahlen addiert, die einerseits
durch die Signale A 3 und andererseits durch die Signale A 42 dargestellt sind.
Auf diese Weise ergeben sich die Signale A 43. Da die Signale A 42 ab dem Zeitpunkt
t0 bis zum Zeitpunkt tl die Binärzahl 0100
darstellen, wird während
dieser Zeit zu den Binärzahlen der Signale A 3 die Binärzahl 0100 hinzuaddiert.
Ab dem Zeitpunkt t bis zum Zeitpunkt t2 wird zu den Binärzahlen der Signale A 3
die Binärzahl 1001 hinzuaddiert.
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Mit dem Signal T2=0 werden die Signale A 41 mit Hilfe der Schaltstufe
SW2 an die Ausgänge zl bis 74 durchgeschaltet. Mit dem Signal T2=1 werdem die Signale
A43 an die Ausgänge zl bis 74 durchgeschaltet, und auf diese Weise werden insgesamt
die Signale A 4 gebildet.
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F i g. 6 zeigt ausführlicher die in F i g. 1 schematisch dargestellte
Zentraleinheit ZE Die Speicher SP1 und SPO speichern jeder 8-n Worte zu je 1 Bit
und werden mit Hilfe der Signale A 4 und A k adressiert Über die Eingänge a werden
die Daten in die jeweils adressierten Speicherzellen übernommen, und über die Ausgänge
der Speicher werden die Daten der jeweils adressierten Speicherzellen abgegeben.
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Das über den Ausgang 74 der in den Fig.3 und 4 dargestellten Schaltstufe
SW2 abgegebene Signal A 4/4 beinhaltet die Information, welcher der beiden Speicher
5P1 bzw. SPO adressiert wird. Bei vorliegendem Ausführungsbeispiel wird mit dem
Signal A 4/4=0 der Speicher SPO adressiert, und mit dem Signal A 4/4=1 wird der
Speicher SP1 adressiert Jeder der Speicher SP1 bzw. SPO enthält n Blöcke mit je
acht Bits. Die Signale A k enthalten die Information, um welchen Block es sich jeweils
handelt Die Signale A 4 kennzeichnen schließlich die einzelnen Zellen der Blöcke.
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Einige Diagramme der F i g. 5 kennzeichnen die Einleseadressierung
und die Ausleseadressierung der Speicher SP1 und SPO für den Fall n=2. Das Diagramm
SP/E kennzeichnet die Einleseadressierung, wobei sich die nicht ausgefüllten Rechtecke
auf den Speicher SPO und die ausgefüllten Rechtecke auf den Speicher SP 1 beziehen.
Es ist direkt ersichtlich, daß das Einlesen der Informationen in einen der Speicher
SPO bzw. SP1 vom Signal A 4/4 abhängig ist. Da dieses Signal A 4/4 während der Dauer
16 aufeinanderfolgender Zeitschlitze und jeweils in der ersten Hälfte dieser Zeitschlitze
O-Werte annimmt, wird zunächst 16mal der Speicher SPO adressiert und anschließend
16mal der Speicher SP 1. Zwecks einfacherer Darstellung sind von den 16 Adressierungen
des Speichers SP1 nur deren drei dargestellt. Das Diagramm BL/E stellt die Adressierung
der Blöcke während der Einlesephasen dar. Diese Blockadressierung ist im allgemeinen
Fall vom Signal A k und im Fall n=2 vom Signal A 1 abhängig. Insbesondere werden
mit dem Signal A 1=0 die Blöcke 0 adressiert, was durch nicht ausgefüllte Rechtecke
dargestellt ist, und mit dem Signal A 1=1 werden die Blöcke 1 adressiert, was durch
ausgefüllte Rechtecke dargestellt ist. Die Diagramme BIT/E kennzeichnen die Adressierung
der einzelnen Zellen während der Einlesephase in Abhängigkeit von den Signalen A
4/1, A 4/2, A 4/3. Beispielsweise signalisieren die Signale A 4/1, A 4/2, A 4/3
während der Einlesephase zunächst das Wort 000, weshalb auch das Diagramm SPZ/Emit
nicht ausgefüllten Rechtecken das Wort 000 darstellt. Es ist ersichtlich, daß während
der Dauer der ersten 16 Zeitschlitze nur in den Speicher SPO eingelesen wird, wie
das Diagramm SP/E zeigt.
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Dabei wird abwechselnd der Block O bzw. der Block 1 adressiert, wie
das Diagramm BL/E zeigt. Der Wechsel erfolgt im Rhythmus der Zeitschlitze. Während
der Dauer des ersten Zeitschlitzes ist somit der Block O adressiert, während der
Dauer des zweiten Zeitschlitzes der Block 1 und so fort. Wie das Diagramm SPZ/Ezeigt,
ist die Zelle 000 des Blockes 0 und anschließend des Blockes 1 adressiert. Im Anschluß
daran ist die Zelle 100 des Blockes 0 und dann die Zelle 100 des Blockes 1 adressiert
Auf diese Weise werden der Reihe nach die Zellen 000, 100, 010, 110, 001, 101, 011
und 111 der Blöcke O bzw. der Blöcke 1 des Speichers SPO adressiert. Im Anschluß
daran beginnt die Adressierung der einzelnen Zellen des Speichers SP1. Während der
Einlesephase werden somit die Speicher SPO, SP1 und anschließend wieder die Speicher
SPO, SP 1 usw. in der Weise adressiert, wie es im Fall des Speichers SPO dargestellt
ist.
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Im Gegensatz zur einzigen Einleseadressierung sind zwei verschiedene
Ausleseadressierungen zu unterscheiden. Eine erste Ausleseadressierung wird gleichzeitig
während der Einleseadressierung vorgenommen, wobei die Informationen aus jenen Zellen
gelesen werden, welche im Zuge der Einlese-Blockadressierung und Einlese-Zellenadressierung
adressiert sind. Bei dieser ersten Art der Ausleseadressierung wird also nicht zwischen
den beiden Speichern SP1 und SPO unterschieden, sondern es werden über die Ausgänge
dieser Speicher gleichzeitig jene Zellen gelesen, welche durch die Blockadressierung
BUE und durch die Zellenadressierung SPZ/E adressiert sind. Beispielsweise werden
gemäß Fig. 5 zunächst jene Bits ausgelesen, die in den Speichern SPO und SP 1 in
den Blöcken 0 und in den Zellen 000 gespeichert sind. Im Anschluß daran werden jene
Bits gelesen, die ebenfalls wieder in beiden Speichern SP1 und SPO in den Blöcken
1 und in den Zellen 000 gespeichert sind. Diese erste Art der Ausleseadressierung
ist in F i g. 5 nicht gesondert dargestellt, weil sie gleichzeitig und gleichartig
wie die Block-Einleseadressierung und die Zellen-Einleseadressierung vorgenommen
wird.
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Außer der ersten Ausleseadressierung gibt es nun eine zweite Ausleseadressierung,
die während der Dauer der Binärwerte T2 =1 vorgenommen wird und die in F i g. 5
unten dargestellt ist. Es handelt sich hier um die Block-Ausleseadressierung BL/A
und um die Zellen-Ausleseadressierung SPZ/A. In Abhängigkeit vom Signal A k und
im Fall n=2 in Abhängigkeit vom Signal A 1 werden im Zuge der zweiten Ausleseadressierung
abwechselnd während acht aufeinanderfolgenden Zeitschlitzen die Blöcke BL/A=O bzw.
die Blöcke BL/A= 1 adressiert Außerdem werden in Abhängigkeit von den Signalen A
4/1, A 4/2, A 4/3 einzelne Zellen der Blöcke adressiert, wie dem Diagramm SPZ/A
zu entnehmen ist. Dabei bilden acht aufeinanderfolgende Zellenadressen die Envelopeadressen
Au 11 entsprechend dem Envelope, das gemäß F i g. 2 durch das Synchronisierbit A
11, durch die Datenbits D 11 und durch das Statusbit S11 gebildet wird. Die darauffolgenden
Bitadressen sind die Envelopeadressen AE21 entsprechend einem Envelope des in Fig.
2 dargestellten Datensignals D 2 mit dem Synchronisierbit A 21, den Datenbits D21
und dem Statusbit S21. Es ist aus F i g. 5 ersichtlich, daß die Zellenadressen gemäß
dem Diagramm SPZ/A im allgemeinen nicht beginnend mit der Adresse 000 ausgegeben
werden, sondern in diesem speziellen Fall beginnend mit der Adresse 010 im Fall
des Envelopes AE11 und beginnend mit der Adresse 100 im Fall der Envelopeadresse
AE21. Auf die Ermittlung dieser Zellenadressen wird weiter unten ausführlicher eingegangen.
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Die Schaltstufe SW3 wird über den Eingang s mit
Hilfe
des Signals A 4/4 gesteuert, so daß mit dem Signal A 4/4=0 die einzelnen Bits des
Signals B über den Eingang x 1 und den Ausgang zl der Schaltstufe ZW3 und über den
Zwischenspeicher ZSP1 in die jeweils adressierten Zellen des Speichers SPO eingelesen
werden. Im Zuge der ersten und zweiten Ausleseadressierung werden immer jene Bits
über die Ausgänge der Speicher abgegeben, die in den jeweils adressierten Zellen
gespeichert sind. Dabei werden über die Eingänge x2 bzw. y2 und den Ausgang 72 der
Schaltstufe SW3 Informationen abgegeben, die sowohl durch die erste als auch durch
die zweite Ausleseadressierung gelesen werden. Das UND-Glied läßt nur die mit der
zweiten Ausleseadressierung gelesenen Daten hindurch, und die Kippstufe K wird mit
den positiven Impulsflanken des Signals Tn gesteuert, so daß die einzelnen Bits
des Signals C die gleiche Periodendauer haben wie das Signal Tn.
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Aufgrund der beschriebenen Adressierung werden acht aufeinanderfolgende
Bits des in F i g. 2 dargestellten Signals D 1 in den Block 0 des Speichers SPO
und die nächsten acht Bits des Datensignals D 1 in den Block 0 des Speichers SP1
eingespeichert. In ähnlicher Weise werden acht Bits des Datensignals D 2 in den
Block 1 des Speichers SPO übernommen, und weitere acht Bits des Datensignals D2
werden in den Block 1 des Speichers SP1 übernommen. Wenn im Speicher SPO, im Block
0 und in Zelle 000 das Synchronisierbit A 11 gespeichert wäre, dann müßte im Speicher
SP1, im Block 0 und in Zelle 000 das Synchronisierbit A 12 gespeichert sein. Im
allgemeinen sind die beiden Synchronisierbits A 11 und A 12 nicht in den Zellen
000 gespeichert, sondern in irgendwelchen anderen Zellen, beispielsweise in den
Zellen 010, wie gemäß Fig.5, betreffend die Envelopeadresse Au11, angenommen wurde.
Zur Herstellung des Envelopesynchronismus muß zunächst jene Adresse gefunden werden,
unter der in beiden Blöcken der Speicher SPO und SP1 die Synchronisierbits gespeichert
sind.
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Bei vorliegendem Ausführungsbeispiel wird angenommen, daß die Binärwerte
aufeinanderfolgender Synchronisierbits abwechselnd verschieden sind. Unter dieser
Voraussetzung genügt im einfachsten Fall zur Erkennung der Synchronisierbits das
Exklusiv-ODER-Glied El, das immer dann ein Signal abgibt, wenn an den Ausgängen
der beiden Speicher SP1 und SPO im Zuge der ersten Ausleseadressierung Bits mit
verschiedenen Binärwerten abgegeben werden. Da im Zuge der ersten Ausleseadressierung
über die Ausgänge der Speicher SPO und SP 1 auch rein zufällig verschiedene Bits
abgegeben werden können, besteht bei vorliegendem Ausführungsbeispiel der Synchronisierbitsucher
aus den Exklusiv-ODER-Gliedern El, E2, E3 und aus dem UND-Glied Ul. Das über den
Ausgang des Gliedes Ul abgegebene Signal ei I signalisiert nun mit größerer Sicherheit
jene Adresse, unter der zwei aufeinanderfolgende Synchronisierbits gespeichert sind.
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Im Gegensatz dazu wird mit dem Signal e=O mit Sicherheit signalisiert,
daß unter der aufgerufenen Adresse keine aufeinanderfolgenden Synchronisierbits
gespeichert sind.
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Zur Erzielung des Envelope-Synchronismus muß für jedes Datensignal
und für jeden Kanal jene Adresse ermittelt und gespeichert werden, unter der die
Synchronisierbits in den Speichern SPO und SP 1 abgespeichert sind. Es wäre denkbar,
in einem speziellen Positionsspeicher genau jene Adressen zu speichern, die mit
dem Signal e= 1 auftreten. Da gelegentlich einzelne Synchronisierbits gestört sein
können, ist es zweckmäßig, mit Hilfe des Zählwerkes ZW das Signal q abzuleiten,
das mit q= 1 in wesentlich sicherer Weise im Vergleich zum Signal e= 1 das Auftreten
zweier Synchronisierbits signalisiert. Die Wirkungsweise des Zählwerkes ZW ist aus
Tabelle 1 ersichtlich, in deren Kopfzeile die Zählerstände h 3, h 2, h 1 zu einem
früheren Zeitpunkt tn und die Zählerstände h 3, h 2, h 1 zu einem späteren Zeitpunkt
tn+l eingetragen sind. Das Zählwerk ZW ermittelt die Zählerstände getrennt für jeden
Kanal. Mit dem Signal A kwird der jeweilige, dem betreffenden Kanal zugeordnete
Zählerstand eingestellt. Im Fall n=2 ist A k=A 1, so daß mit A 1=0 der Zählerstand
h 3, h 2, h 1, betreffend einen ersten Kanal, und mit A 1 = 1 der Zählerstand h
h 3, h 2, h 1, betreffend einen zweiten Kanal, eingestellt ist. Das Signal f wird
vom Vergleicher VGL abgegeben und beinhaltet mit f= 1 die Information, daß die durch
die Signale A 4/1, A 4/2, A 4/3 gegebene Adresse gleich jener Adresse ist, welche
über die Ausgänge z1, 22, 73 der Schaltstufe SW4 abgegeben wird. Mit f=O wird die
Ungleichheit dieser Adressen signalisiert. Unter diesen Voraussetzungen zeigt die
Tabelle, daß das Signal q= 1 nur beim Zählerstand h 3, h 2, h 1 = 000 abgegeben
wird, wogegen bei allen übrigen Zählerständen das Signal q=0 abgegeben wird. Bei
einem Zählerstand 000 und mit e=O und f=l wird der Zählerstand nicht geändert.
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Dagegen wird mit e= 1 und mit f= 1 der Zählerstand immer um eine Einheit
erhöht, bis schließlich der Zählerstand 111 erreicht ist. Wenn zwischendurch die
Kombination e=O und f=l auftritt, dann wird der Zählerstand jeweils um eine 1 erniedrigt.
Mit f=O und beliebigem Binärwert des Signals e wird der Zählerstand nie verändert.
Das Signal q=l signalisiert mit größerer Sicherheit die Adressen eines Synchronisierbitpaares
im Vergleich zum Signal e= 1, weil das Signal q= 1 nur mit dem Zählerstand 000 abgegeben
wird. Die mit dem Signal q= 1 aufgetretene Adresse kennzeichnet somit die Abspeicherung
der Synchronisierbits innerhalb der Speicher SP1 und SPO und wird in einem besonderen
Positionsspeicher gespeichert. Bei normalem Betrieb wird, ausgehend vom Zählerstand
000, mit den Signalen e= 1 und f= 1 relativ bald der Zählerstand 111 erreicht. Während
der Dauer dieses Hochzählens wird die im Positionsspeicher gespeicherte Adresse
nicht geändert. Auch dann, wenn zwischendurch mit e=O und f= 1 signalisiert wird,
daß ein Speicherzellenpaar der Speicher SP1 und SPO nicht mehr Synchronisierbits
speichert, bleibt die im Positionsspeicher abgespeicherte Adresse erhalten. Erst
dann, wenn der Zählerstand 000 erreicht ist, kann die im Positionsspeicher abgespeicherte
Adresse korrigiert werden.
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Tabelle 4 tn e f tn+i h3 h2 hl h3 h2 hl 1 0 0 0 1 0 0 0 1 000 11 001
0 001 01 O O 000 0 001 11 010 0 010 11 011 0 011 11 100 0 100 11 101 0 101 11 110
0 110 0 1 101
Fortsetzung q tn e f tn+l h3 h2 hI h3 h2 hl 0 110
11 111 0 111 O l l l O 110 0 111 11 111 0 h3 h2 hl O 0 h3 h2 hl 0 h3 h2 h1 1 0 h3
h2 hl Bei vorliegendem Ausführungsbeispiel wird gemäß Fig 6 der Positionsspeicher
PSP durch den Speicher SP2, durch den Vergleicher VGL, durch die Schaltstufe SW4,
den Zwischenspeicher ZSP2, das Und-Glied U2 und durch das Exklusiv-ODER-Glied E4
gebildet.
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Der Speicher SP2 speichert n Worte zu je vier Bits und wird mit den
Signalen A k adressiert In Abhängigkeit von den Signalen A k ist somit jeweils genau
ein Wort zu je vier Bits adressiert Im Fall n=2 speichert der Speicher SP2 zwei
Worte zu je vier Bits, von denen mit A 1=0 eines der beiden Worte und mit A 1=1
das andere der beiden Worte adressiert ist. Mit Hilfe des Gliedes U2 wird erreicht,
daß die Schaltstufe SW4 mit e= I und q= 1 jene Schaltstellung einnimmt, bei der
die Eingänge y 1, y2, y3, y4 der Reihe nach mit den Ausgängen z1, 22, 73, 74 verbunden
sind. Beim Auftreten der Kombination e=l, f= 1 und q= 1 wird somit über die Eingänge
y und die Ausgänge z der Schaltstufe SW4, ferner über den Zwischenspeicher ZSP2
jene Adresse im Speicher SP2 gespeichert, die durch die Signale A 4 gegeben ist
Da die Adressierung der Speicher SPO und SPS ebenfalls mit den Signalen A 4 und
A k vorgenommen wird, speichert der Speicher SP2 genau jene Adresse, unter der die
Synchronisierbits zweier Envelopes abgespeichert sind. Gemäß F i g. 5 wurde angenommen,
daß der Speicher SP2 im Fall des ersten Kanals und des Datensignals D1 die Adresse
0100 abspeichert und im Fall des zweiten Kanals und des Datensignals D2 die Adresse
1001.
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Wenn wir im Augenblick das Signal g= 0 voraussetzen, dann wird die
Adresse A 42 dem in F i g. 4 dargestellten Addierer AD 1 zugeführt. Dabei werden
durch die Signale A 3 Ausleseadressen bei noch nicht erreichtem Envelope-Synchronismus
dargestellt. Ausgehend von diesen Adressen A 3 wird mit Hilfe der Signale A 42 und
mit Hilfe des Addierers AD 1 eine Adressenkorrektur vorgenommen, so daß die Signale
A43 modifizierte Ausleseadressen nach Erreichung des Envelope-Synchronismus darstellen.
Der in F i g. 4 dargestellte Decodierer DC 1 gibt immer dann das Signal g= 1 ab,
wenn die Signale A 3 das Wort 000 signalisieren. Auf diese Weise wird erreicht,
daß danach der Binärwert des Signals A 42/4 geändert wird. Wie die F i g. 5 für
den Fall n=2 zeigt, stellen die Signale A42 während des Auftretens der Envelopeadressen
Au 11 die Binärzahl 0100 dar, wogegen danach während des Auftretens der Adressen
AE21 die Binärzahl 1001 dargestellt wird.
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Die Signale, die gemäß F i g. 3 von der Zählstufe ZS 1 abgegeben
werden, repräsentieren die Adressen einzelner aufeinanderfolgender Zeitschlitze.
Die Signale, die gemäß F i g. 3 von der Zählstufe ZS3 abgegeben werden, repräsentieren
Gruppen von Zeitschlitz-Adressen, wie sie in der zweiten Ausleseadressierung zum
Auslesen der einzelnen Envelopes benötigt werden. Die von den Ausgängen zder Schaltstufe
SW1 abgegebenen Signale A k repräsentieren während einer ersten Hälfte der Zeitschlitze
die in den Signalen der Zählstufe
ZS 1 enthaltenen Informationen und repräsentieren
während einer zweiten Hälfte der Zeitschlitze die in den Signalen der Zählstufe
Z53 enthaltenen Informationen.
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Mit Hilfe der Zählstufe ZS4 werden die Signale A 41 erzeugt, die Einleseadressen
für alle Zeitschlitze darstellen. Mit Hilfe der Schaltstufe SW2 werden die Signale
A 4 erzeugt, die während einer ersten Hälfte der Zeitschlitze die Informationen
der Signale A43 und während einer zweiten Hälfte der Zeitschlitze die Informationen
der Signale A 41 darstellen.
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F i g. 7 zeigt Details des in Fig. 6 schematisch dargestellten Zählwerkes
ZW Der Speicher SP3 speichert n Worte zu je drei Bits und wird mit Hilfe der Signale
A k derart adressiert, daß jeweils eines dieser Worte zu je drei Bits über die Leitungen
h3, h2, h 1 abgegeben wird. Diese Worte repräsentieren gleichzeitig die in der Tabelle
angegebenen Zählerstände h 3, h 2, h 1. Zur Erläuterung der Wirkungsweise des Zählwerkes
ZWwird angenommen, daß im Speicher SP3 zunächst das Wort 000 gespeichert ist, so
daß der Decodierer DC2 das Signal q= 1 abgibt Wenn mit f= 1 wegen des Inverters
IN4 ein 0-Signal an das ODER-Gatter OD 1 abgegeben wird und wenn auch die Glieder
U3 und U4 beide 0-Signale abgeben, dann sind innerhalb der Schaltstufe SW5 die Eingänge
xl bis x3 der Reihe nach mit den Ausgängen zl bis 73 verbunden, und damit ist die
Voraussetzung gegeben, daß der im Speicher SP3 gespeicherte Zählerstand mit Hilfe
des Addierers AD2 geändert wird. Wenn außerdem e= 1 angenommen wird, dann werden
mit Hilfe des Addierers AD2 die Worte 001 und h 3, h 2, h 1 = 1000 addiert, so daß
sich das Resultat 001 ergibt. Dieses Resultat wird über die Schaltstufe SW5 und
über den Zwischenspeicher ZSP3 in den Speicher SP3 zurückgespeichert. Es wird nun
im Einklang mit der Tabelle angenommen, daß mit e=0 mit Hilfe des Addierers AD 2
die Worte 111 und 001 addiert werden, so daß sich das Resultat 000 ergibt, weil
der bei der Addition an der vierten Stelle entstehende Übertrag nicht berücksichtigt
wird. Der Decodierer DC2 decodiert somit erneut das Wort 000 und gibt das Signal
q= I ab. Es wird nunmehr angenommen, daß im Speicher SP3 der Zählerstand 001 eingestellt
ist und daß mit e= 1 das Wort 001 zum jeweiligen Zählerstand hinzuaddiert wird.
Auf diese Weise werden die Zählerstände laufend um eine 1 erhöht, so daß sich schließlich
der Zählerstand 111 ergibt. Während der Dauer dieser Hochzählung wird laufend das
Signal q=0 abgegeben, wobei die Schaltstufe SW5 dauernd die Eingänge xl bis x3 mit
den entsprechenden Ausgängen z1 bis 73 verbindet. Wenn zwischendurch das Signal
e=0 auftritt, dann werden mit Hilfe des Addierers AD 2 die Worte 111 und der jeweilige
Zählerstand addiert, so daß in allen diesen Fällen eine 1 vom jeweiligen Zählerstand
subtrahiert wird.
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Mit dem Signal f=0 ergibt sich ein Signal am Eingang s der Schaltstufe
SW5, so daß die Eingänge yl bis y3 mit den entsprechenden Ausgängen z1 bis 73 verbunden
sind. Unter diesen Voraussetzungen wird somit der Zählerstand nicht geändert, ohne
Rücksicht darauf, ob das Signal e=0 oder e= ist. Auch wenn der Decodierer DC2 den
Zählerstand 111 decodiert und wenn das Signal el I vorliegt, dann wird über das
Glied U3 ein l-Signal abgegeben, und auf diese Weise werden ebenfalls die Eingänge
yl bis y3 der Schaltstufe SW5 mit den entsprechenden Ausgängen zl bis 73 verbunden,
so daß der Zählerstand 111 nicht geändert wird. Auch wenn der Decodierer DC2 den
Zählerstand 000 decodiert und das Signal q= 1 abgibt und wenn
außerdem
mit e=0 ein Signal vom Glied U4 abgegeben wird, dann sind die Eingänge yl bis y3
der Schaltstufe SW5 mit den entsprechenden Ausgängen z1 bis 73 verbunden, so daß
auch in diesem Fall der Zählerstand 000 nicht geändert wird.
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Gemäß F i g. 2 wurde angenommen, daß die einzelnen Envelopes mit
einem Synchronisierbit beginnen, dem sich einige Datenbits anschließen und ein Statusbit.
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Außerdem wurde angenommen, daß sich aufeinanderfolgende Synchronisierbits
unterscheiden. Es wäre grundsätzlich denkbar, daß die einzelnen Envelopes völlig
anders aufgebaut sind und sich sowohl hinsichtlich der Datenbits von den Datenbits
D 11 unterscheiden als auch hinsichtlich der Synchronisierbits A 11, A 12 bzw.
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hinsichtlich der Statusbits S11, 512. Durch einen anderen Aufbau der
einzelnen Envelopes wird jedoch die Arbeitsweise der in F i g. 6 dargestellten Zentraleinheit
prinzipiell nicht in Frage gestellt, da im Fall eines anderen Envelopeaufbaus anstelle
der Glieder El, E2, E3, U3 lediglich ein anderer an sich bekannter Envelopesucher
verwendet werden muß. Im allgemeinen kann angenommen werden, daß die einzelnen Envelopes
aus je m Bits bestehen, von denen mindestens ein charakteristisches Bit den Anfang
der Envelopes signalisiert. Der Envelopesucher gibt dann in jedem Fall das Signal
e=l ab, wenn die charakteristischen Bits aufeinanderfolgender Envelopes aufgefunden
sind. In etwas allgemeinerer Betrachtungsweise ist der in F i g. 1 dargestellte
Multiplexer MUX erforderlich, der das bitverschachtelte Multiplexsignal B erzeugt,
das, wie die Fig.2 zeigt, in aufeinanderfolgenden Zeitschlitzen je ein Bit aller
Datenenvelopes enthält. Die in F i g. 6 dargestellten Speicher SPO und SP 1 können
als einziger Speicher angesehen werden, der mindestens 2 m-n Speicherzellen besitzt
und der während der Dauer von m -n aufeinanderfolgenden Zeitschlitzen 2 - m n Bits
des Multiplexsignals B speichert. Aus diesem Speicher müssen über zwei Ausgänge
zeitlich nacheinander jene n Paare von Speicherzellen gelesen werden, in denen die
charakteristischen Bits aufeinanderfolgender Envelopes gespeichert sind. Der Envelopesucher
ist an die beiden Ausgänge des Speichers angeschlossen und erzeugt das Signal e=
1 nur dann, wenn die charakteristischen Bits aufeinanderfolgender Envelopes aufgefunden
sind. Im weiteren Sinn kann auch das Zählwerk ZW als Bestandteil eines Envelopesuchers
angesehen werden, so daß das Signal q=l nur dann erzeugt wird, wenn die charakteristischen
Bits der aufeinanderfolgenden Envelopes gefunden sind. Bei vorliegendem Ausführungsbeispiel
sind gemäß Fig.2 die Synchronisierbits A 11, A 12 bzw. A 21, A 22 als charakteristische
Bits der Envelopes aufzufassen.
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Außerdem ist prinzipiell der Positionsspeicher erforderlich, der jene
n Adressen speichert, die gleichzeitig mit dem Signal el I oder q= 1 auftreten und
der über seine Ausgänge Adressen A 42 abgibt, mit deren Hilfe im Addierer AD 1 gemäß
den F i g. 3 und 4 die modifizierten Adressen A 43 gewonnen werden. Mit Hilfe dieser
modifizierten Adressen A 43 werden die Adressen A 4 gewonnen, mit deren Hilfe die
in den Speichern SP0 und SP1 gespeicherten Envelopes aus den richtigen Speicherzellen
gelesen werden, so daß schließlich das envelopeverschachtelte Zeitmultiplexsignal
C gewonnen wird.