CH624806A5 - Arrangement for central generation of an envelope-interleaved time division multiplex signal - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zur zentra- charakteristischen Bits der Envelopes signalisiert, ist es zweck-len Erzeugung eines envelopeverschachtelten Zeitmultiplex- mässig, dass der Envelopesucher beim Auffinden der charakte-

ristischen Bits zweier aufeinanderfolgender Envelopes ein Suchsignal abgibt, dass ein Zählwerk vorgesehen ist, dessen Zählerstände mit jedem Suchsignal innerhalb eines vorgegebenen unteren Grenzzählerstandes bzw. oberen Grenzzählerstandes erhöht, aber bei fehlendem Suchsignal innerhalb der vorgegebenen Grenzzählerstände erniedrigt wird und bei Erreichen des unteren Grenzzählerstandes das Envelopesignal abgibt.

Um zu gewährleisten, dass die im Positionsspeicher gespeicherten Adressen nur dann geändert werden, wenn das Envelopesignal auftritt, ist es zweckmässig, dass der Positionsspeicher an einen Vergleicher angeschlossen ist, der die im Positionsspeicher gespeicherten Adressen mit den augenblicklichen Ausleseadressen vergleicht und der bei Gleichheit der Adressen ein Vergleichssignal abgibt, und dass das Zählwerk innerhalb der vorgebenen Grenzzählerstände nur dann erhöht bzw. erniedrigt wird, wenn das Vergleichssignal vorliegt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren 1 bis 7 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen bezeichnet sind. Es zeigen:

Fig. 1 ein sendeseitiges System zur zentralen Erzeugung eines envelopeverschachtelten Zeitmulitplexsignals,

Fig. 2 Signale, die beim Betrieb des in Fig. 1 dargestellten Systems auftreten,

Fig. 3 einen Adressengeber, der in Fig. 1 nur schematisch dargestellt ist,

Fig. 4 ein Ausführungsbeispiel eines Adressengebers für den Fall von zwei Zeitschlitzen,

Fig. 5 Adressensignale, die im Fall von zwei Zeitschlitzen auftreten,

Fig. 6 eine ausführlichere Darstellung der in Fig. 1 schematisch gezeichneten Zentraleinheit,

Fig. 7 eine ausführlichere Darstellung des in Fig. 6 schematisch eingezeichneten Zählwerkes.

Fig. 1 zeigt die sendeseitigen Einrichtungen eines Zeitmulti-plexübertragungssystems mit den Datenquellen DQ1, DQ2...DQn, mit dem Adressengeber AG, mit dem Multiplexer MUX, mit dem Taktgeber TG, der Zentraleinheit ZE, der Synchronisiereinrichtung SE und der Übertragungseinrichtung UE. Zwecks einfacherer Darstellung sind nur drei Datenquellen dargestellt, wogegen in der Praxis im allgemeinen eine wesentlich grössere Anzahl von Datenquellen vorgesehen ist.

Fig. 2 zeigt schematisch einige der Signale, die beim System gemäss Fig. 1 auftreten. Die Datenquellen DQ1 bis DQn geben ihre Daten envelopeweise ab. Jedes Envelope enthält mindestens je ein Synchronisierbit, ferner mehrere Informationsbits und mindestens je ein Statusbit. Die Synchronisierbits sind als auch Alignementbits bekannt. Beispielsweise gibt die Datenquelle DQ1 das Datensignal Dl ab, dessen erstes Envelope aus dem Synchronisierbit Al 1, aus sechs Informationsbits Dl 1 und aus dem Statusbit Sil besteht. Das zweite Envelope enthält das Synchronisierbit A12, die sechs Informationsbits D12 und das Statusbit S12. In ähnlicher Weise enthält das Datensignal D2 die Synchronisierbits A21 und A22, die Informationsbits D21, D22 und das Statusbit S21.

Der Multiplexer MUX, der in Fig. 1 symbolisch durch einen Schalter dargestellt ist, vereinigt abwechselnd Bits aller Datensignale zum Signal B. Zwecks einfacherer Darstellung wird angenommen, es wären nur die zwei Datenquellen DQ1, DQ2 vorhanden, so dass das Signal B nur Anteile der Datensignale Dl und D2 enthält.Es wird ausserdem angenommen, dass die Datensignale Dl und D2 ihre einzelnen Bits mit gleicher Bitrate pro Sekunde abgeben. Unter diesen Voraussetzungen enthält das Signal B bitweise verschachtelt je ein Bit des Datensignals Dl und des Datensignals D2. Es wäre grundsätzlich denkbar, dass die Bitraten der einzelnen Datensignale verschieden sind. Wenn beispielsweise die Bitrate des Datensignals Dl

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zweimal grösser als die Bitrate des Datensignals D2 wäre, dann würde das Signal B abwechselnd zwei Bit des Datensignals Dl und ein Bit des Datensignals D2 enthalten. Zum Betrieb des Multiplexers MUX gibt der Adressengeber AG Adressen Ak ab, denen je eine Stellung des Multiplexerschalters zugeorndet ist. Im allgemeinen ist der Adressengeber über k Leitungen mit dem Multiplexer MUX verbunden, was durch den Kreis mit dem Bezugszeichen k ausgedrückt werden soll. Wenn beispielsweise acht Datenquellen vorgesehen sind, dann können die einzelnen Adressen über k=3 Leitungen abgegeben werden,

wobei den einzelnen Adressen 000,001,010,01 l...je eine Stellung des Multiplexerschalters zugeordnet ist. Bei jeder Stellung des Multiplexerschalters ist somit je ein Ausgang der Datenquellen DQ1 bis DQn mit dem Ausgang des Multiplexers MUX leitend verbunden.

Der Zentraleinheit ZE wird das Signal B zugeführt und mit Hilfe dieser Zentraleinheit wird das envelopeweise verschachtelte Signal C gewonnen. Ein erstes Envelope dieses Signals C besteht aus dem Synchronisierbit Al 1, aus den Informationsbits Dil und aus dem Statusbit Sil. Dieses erste Envelope gleicht somit dem ersten Envelope des Datensignals Dl. Das zweite Envelope des Signals C gleicht dem ersten Envelope des Datensignals D2. Mit Hilfe der Zentraleinheit ZE wird das Signal C an zentraler Stelle erzeugt. Es wäre grundsätzlich denkbar die einzelnen Datensignale Dl, D2, die ja bereits envelopeweise aufgebaut sind, in kanalindividuellen, dezentralen Pufferspeichern zwischenzuspeichern und zu derartigen Zeitpunkten abzurufen, dass sich schiesslich das Signal C ergibt. Dazu müsste also der kanalindividuelle Envelopesynchronis-mus gefunden werden. Gemäss Fig. 1 wird dieser Envelope-synchronismus ebenfalls kanalindividuell, aber nicht dezentral, sondern zentral im Bereich der Zentraleinheit ZE gefunden. Der Taktgeber TG liefert dazu das Taktsignal Tn und synchronisiert den Adressengeber AG.

In der Synchronisiereinrichtung SE wird aus dem Signal C das Signal F abgeleitet, das in an sich bekannter Weise ausser den einzelnen Envelopes spezielle Synchronisierworte enthält. Das Signal F wird der Übertragungseinrichtung UE zugeführt, mit deren Hilfe das Signal F in an sich bekannter Weise über die Übertragungsstrecke UST übertragen wird. Die Übertragungseinrichtung UE wird als an sich bekannt vorausgesetzt, weshalb darauf nicht im Detail eingegangen wird.

Fig. 3 zeigt ausführlicher den in Fig. 1 schematisch dargestellten Adressengeber AG. In Fig. 5 sind einige Signale dargestellt, die beim Betrieb dieses Adressengebers auftreten. Die Zahl n kennzeichnet die Anzahl der Zeitschlitze des in Fig. 2 dargestellten Signals B. Wenn die Bitrate aller Datensignale Dl, D2...Dn gleich ist, dann ist pro Datensignal und pro Kanal und pro Datenquelle je ein Zeitschlitz vorgesehen, so dass insgesamt n Datenquellen, n Kanäle und n Zeitschlitze vorgesehen sind. Wenn die Datensignale der Datenquellen mit unterschiedlicher Bitrate abgegeben werden, dann sind bekanntlich mehr Zeitschlitze als Kanäle und Datenquellen erforderlich. Die Zahl n kennzeichnet in diesem Fall die Anzahl der Zeitschlitze. Die Zahl k ist durch die folgende Gleichung definiert:

2k=n.

Das Signal Tn ist ein rechteckförmiges Signal, dessen Periodendauer gleich der Dauer eines Zeitschlitzes ist. Mit dem Signal Tn werden jedem Zeitschlitz zwei Binärwerte zugeordnet, die als 0-Werte bzw. 1-Werte bezeichnet werden und die im Zusammenhang mit dem Betrieb mehrerer Speicher eine Einlesephase bzw. eine Auslesephase festlegen.

Der Zähler ZS1 erhält die Impulse des Signals Tn als Zählimpulse und zählt von 1 bis n; er hat insgesamt k Ausgangsleitungen, der Signale insgesamt den Zählerstand des Zählers ZS1 signalisieren. Es handelt sich somit um k Binärsignale, von

3

5

10

15

20

25

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45

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55

M

65

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denen das Signal mit der grössten Bitrate die halbe Impulsfol- stufe SW1 ab. Über den einzigen Ausgang zl dieser Schaltstufe gefrequenz wie das Signal Tn hat und die der Reihe nach den wird das Signal AI abgegeben.

Eingängen xl ...xk der Schaltstufe SW1 zugeführt werden. Das- Das Signal T1 wird dem Zähler ZS4 zugeführt, der daraus jenige Binärsignal des Zählers ZS1, das die geringste Bitrate die Signale A41 erzeugt. In Fig. 5 sind auch die Signale A42 darhat und dem Eingang xk zugeführt wird, wird ausserdem dem 5 gestellt, die mit Hilfe der in Fig. 6 dargestellten Zentraleinheit Zähler ZS4 zugeführt. ZE erzeugt werden und auf die später ausführlicher eingegan-

Der Zähler ZS2 erhält ebenfalls die Impulse des Signals Tn gen wird. Mit Hilfe des Addierers AD 1 werden die Zahlen als Zählimpulse und zählt von 1 bis 8, da im vorliegenden Fall addiert, die einerseits durch die Signale A3 und andererseits angenommen wurde, dass die einzelnen Envelopes der Daten- durch die Signale A42 dargestellt sind. Auf diese Weise erge-signale aus insgesamt 8 Bits bestehen. Wenn die einzelnen io ben sich die Signale A43. Da die Signale A42 ab dem Zeitpunkt Envelopes aus je m Bits bestehen würden, dann würde der Zäh- t0 bis zum Zeitpunkt tl die Binärzahl 0100 darstellen, wird Wähler ZS2 von 1 bis m zählen. Über die drei Ausgangsleitungen rend dieser Zeit zu den Binärzahlen der Signale A3 die Binär-des Zählers ZS2 werden Binärsignale A3 abgegeben, die den zahl 0100 hinzuaddiert. Ab dem Zeitpunkt tl bis zum Zeitpunkt jeweiligen Zählerstand signalisieren; die Binärsignale A3 sind t2 wird zu den Binärzahlen der Signale A3 die Binärzahl 1001 in Fig. 5 dargestellt. Diejenige Ausgangsleitung des Zählers i5 hinzuaddiert.

ZS2, die das Binärsignal mit der niedrigsten Bitrate abgibt, ist Mit dem Signal T2=0 werden die Signale A41 mit Hilfe der mit dem Eingang des Zählers ZS3 verbunden, der von 1 bis n Schaltstufe SW2 an die Ausgänge zl bis z4 durchgeschaltet,

zählt. Der Zähler ZS3 hat insgesamt k Ausgangsleitungen und Mit dem Signal T2=1 werden die Signale A43 an die Ausgänge die über diese Ausgangsleitungen abgegebenen Binärsignale zl bis z4 durchgeschaltet und auf diese Weise werden insge-

signalisieren den Zählerstand des Zählers ZS3. 20 samt die Signale A4 gebildet.

Die in den Figuren 3,4,6,7 dargestellten Schaltstufen SW1, Fig. 6 zeigt ausführlicher die in Fig. 1 schematisch darge-

SW2, SW3, SW4, SW5 sind alle in prinzipiell gleicher Weise stellte Zentraleinheit ZE. Die Speicher SPI und SPO speichern aufgebaut, haben im allgemeinen mehrere x-Eingänge xl bis xk, jeder 8. n Worte zu je 1 Bit und werden mit Hilfe der Signale A4

ferner mehrere y-Eingänge y 1 bis yk, ferner je einen Steuerein- und Ak adressiert. Über die Eingänge a werden die Daten in die gang s und mehrere Ausgänge zl bis zk. Die Arbeitsweise die- 25 jeweils adressierten Speicherzellen übernommen und über die ser Schaltstufen ist schematisch in Fig. 3 oben angegeben. Mit Ausgänge der Speicher werden die Daten der jeweils adressier-

dem Signal s=0 sind alle Eingänge xl bis xk der Reihe nach mit ten Speicherzellen abgegeben.

den Ausgängen zl bis zk verbunden und mit dem Signal s=1 Das über den Ausgang z4 der in den Figuren 3 und 4 darge-

sind alle Eingänge yl bis yk der Reihe nach mit den Ausgängen stellten Schaltstufe SW2 abgegebene Signal A4/4 beinhaltet die zl bis zk verbunden. Die Schaltstufe SW1 gibt also insbeson- 30 Information, welcher der beiden Speicher SPI bzw. SPO adres-

dere über k Ausgangsleitungen die Signale Ak ab. Aus Fig. 3 ist siert wird. Bei vorliegendem Ausführungsbeispiel wird mit dem auch direkt ersichtlich, dass die Schaltstufe SW1 mit dem Signal A4/4=0 der Speicher SPO adressert und mit dem Signal

Signal Tn gesteuert wird. Dabei werden während der Dauer A4/4= 1 wird der Speicher SPI adressiert, jeder der Speicher der 0-Werte des Signals Tn die Binärsignale des Zählers ZS1 an SPI bzw. SPO enthält n Blöcke mit je acht Bits. Die Signale Ak die Ausgänge zl bis zk der Schaltstufe SW1 durchgeschaltet 35 enthalten die Information, um welchen Block es sich jeweils und während der Dauer der 1-Werte des Signals Tn werden die handelt. Die Signale A4 kennzeichnen schliesslich die einzelnen

Ausgänge des Zählers ZS3 an die Ausgänge zl bis zk durchge- Zellen der Blöcke.

schaltet. Da, wie bereits erwähnt, mit dem Taktsignal Tn pro Einige Diagramme der Fig. 5 kennzeichnen die Einlesea-Zeitschitz immer eine Einlesephase und eine Auslesephase dressierung und die Ausleseadressierung der Speicher SPI und signalisiert wird, werden auch bei der Bildung der Signale Ak 40 SPO für den Fall n=2. Das Diagramm SP/E kennzeichnet die pro Zeitschlitz immer je eine Einlesephase und je eine Auslese- Einleseadressierung, wobei sich die nicht ausgefüllten Rechtphase berücksichtigt. Der Decodierer DCl erhält die Signale ecke auf den Speicher SPO und die ausgefüllten Rechtecke auf A3 und mit A3=000 gibt er das Signal g=1 ab. Ansonsten wird den Speicher SPI beziehen. Es ist direkt ersichtlich, dass das das Signal g=0 abgegeben. Einlesen der Informationen in einen der Speicher SPO bzw. SPI

Der Addierer ADI addiert die Worte, die einerseits durch 45 vom Signal A4/4 abhängig ist. Da dieses Signal A4/4 während die Signale A3 und andererseits durch die Signale A42 gegeben der Dauer 16 aufeinanderfolgender Zeitschlitze und jeweils in sind. Die Resultate werden durch die Signale A43 dargestellt der ersten Hälfte dieser Zeitschlitze 0-Werte annimmt, wird und den Eingängen y 1, y2, y3, y4 der Schaltstufe SW2 zugelei- zunächst 16 mal der Speicher SPO adressiert und anschliessend tet. Der Zähler SZ4 zählt von 1 bis 16, unter der Voraussetzung, 16 mal der Speicher SPI. Zwecks einfacherer Darstellung sind dass die einzelnen Envelopes aus je 8 Bits bestehen. Würden die w von den 16 Adressierungen des Speichers SPI nur deren drei

Envelopes aus je m Bits bestehen, dann würde der Zähler SZ4 dargestellt Das Diagramm BL/E stellt die Adressierung der von 1 bis 2. m. zählen. Über die Ausgänge des Zählers ZS4 wer- Blöcke während der Einlesephasen dar. Diese Blockadressie-

den die Signale A41 abgegeben, welche den jeweiligen Zähler- rung ist im allgemeinen Fall vom Signal Ak und im Fall n=2

stand signalisieren. Die Schaltstufe SW2 schaltet mit Tn=0 die vom Signal AI abhängig. Insbesondere werden mit dem Signal

Signale A41 an die Ausgänge zl bis z4 und mit dem Signal « AI =0 die Blöcke 0 adressiert, was durch nicht ausgefüllte

Tn= 1 die Signale A43 an die Ausgänge zl bis z4. Auf diese Rechtecke dargestellt ist und mit dem Signal Al=1 werden die

Weise ergeben sich die Signale A4. Blöcke 1 adressiert, was durch ausgefüllte Rechtecke darge-

Fig. 4 zeigt ausführlicher den Adressengeber AG/2 für den stellt ist. Die Diagramme BIT/E kennzeichnen die Adressierung Fall n=2. Es werden somit nur die Datenquellen DQ1, DQ2, die der einzelnen Zellen während der Einlesephase in Abhängigentsprechenden zwei Kanäle und die beiden Datensignale Dl, 6o keit von den Signalen A4/1, A4/2, A4/3. Beispielsweise signali-D2 vorausgesetzt. Unter dieser Voraussetzung ist das Signal Tn sieren die Signale A4/1, A4/2, A4/3 während der Einlesephase gleich dem Signal T2. Der Zähler ZS112 zählt von 1 bis 2 und zunächst das Wort 000, weshalb auch das Diagramm SPZ/E mit gibt über die einzige Ausgangsleitung das Signal Tl an den Ein- nicht ausgefüllten Rechtecken das Wort 000 darstellt. Es ist gang xl der Schaltstufe SW1 ab. Der Zähler ZS2 zählt wie ersichtlich, dass während der Dauer der ersten 16 Zeitschlitze beschrieben von 1 bis 8 und gibt die Signale A3 einerseits an b5 nur in den Speicher SPO eingelesen wird, wie das Diagramm den Decodierer DCl und andererseits an den Addierer ADI SP/E zeigt. Dabei wird abwechselnd der Block 0 bzw. der Block ab. Der Zähler ZS3/2 zählt von 1 bis 2 und gibt unter diesen 1 adressiert, wie das Diagramm BL/E zeigt Der Wechsel Voraussetzungen das Signal T8 an den Eingang yl der Schalt- erfolgt im Rhythmus der Zeitschlitze. Während der Dauer des

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ersten Zeitschlitzes ist somit der Block 0 adressiert, während der Dauer des zweiten Zeitschlitzes der Block 1 und so fort. Wie das Diagramm SPZ/E zeigt, ist die Zelle 000 des Blockes 0 und anschiessend des Blockes 1 adressiert. Im Anschluss daran ist die Zelle 100 des Blockes 0 und dann die Zelle 100 des Blok-kes 1 adressiert. Auf diese Weise werden der Reihe nach die Zellen 000,100,010,110,001,101 und 111 der Blöcke 0 bzw. der Blöcke 1 des Speichers SPO adressiert. Im Anschluss daran beginnt die Adressierung der einzelnen Zellen des Speichers SPI. Während der Einlesephase werden somit die Speicher SPO, SPI und anschliessend wieder die Speicher SPO, SPI usw. in der Weise adressiert, wie es im Fall des Speichers SPO dargestellt ist.

Im Gegensatz zur einzigen Einleseadressierung sind zwei verschiedene Ausleseadressierungen zu unterscheiden. Eine erste Ausleseadressierung wird gleichzeitig während der Einleseadressierung vorgenommen, wobei die Informationen aus jenen Zellen gelesen werden, welche im Zuge der Einlese-Blockadressierung und Einlese-Zellenadressierung adressiert sind. Bei dieser ersten Art der Ausleseadressierung wird also nicht zwischen den beiden Speichern SPI und SPO unterschieden, sondern es werden über die Ausgänge dieser Speicher gleichzeitig jene Zellen gelesen, welche durch die Blockadressierung BL/E und durch die Zellenadressierung SPZ/E adressiert sind. Beispielsweise werden gemäss Fig. 5 zunächst jene Bits ausgelesen, die in den Speichern SPO und SPI in den Blöcken 0 und in den Zellen 000 gespeichert sind. Im Anschuss daran werden jene Bits gelesen, die ebenfalls wieder in beiden Speichern SPI und SPO in den Blöcken 1 und in den Zellen 000 gespeichert sind. Diese erste Art der Ausleseadressierung ist in Fig. 5 nicht gesondert dargestellt, weil sie gleichzeitig und gleichartig wie die Block-Einleseadressierung und die Zellen-Einleseadressierung vorgenommen wird.

Ausser der ersten Ausleseadressierung gibt es nun eine zweite Ausleseadressierung, die während der Dauer der Binärwerte T2=1 vorgenommen wird und die in Fig. 5 unten dargestellt ist. Es handelt sich hier um die Block-Ausleseadressierung BL/A und um die Zellen-Ausleseadressierung SPZ/A. In Abhängigkeit vom Signal Ak und im Fall n=2 in Abhängigkeit vom Signal AI werden im Zuge der zweiten Ausleseadressierung abwechselnd während acht aufeinanderfolgenden Zeitschlitzen die Blöcke BL/A=0 bzw. die Blöcke BL/A= 1 adressiert. Ausserdem werden in Abhängigkeit von den Signalen A4/1, A4/2, A4/3 einzelne Zellen der Blöcke adressiert, wie dem Diagramm SPZ/A zu entnehmen ist. Dabei bilden acht aufeinanderfolgende Zellenadressen die Envelopeadressen AE11 entsprechend dem Envelope, das gemäss Fig. 2 durch das Synchronisierbit Al 1, durch die Datenbits Dl 1 und durch das Statusbit SI 1 gebildet wird. Die darauf folgenden Bitadressen sind die Envelopeadressen AE21 entsprechend einem Envelope des in Fig. 2 dargestellten Datensignals D2 mit dem Synchronisierbit A21, den Datenbits D21 und dem Statusbit S21. Es ist aus Fig. 5 ersichtlich, dass die Zellenadressen gemäss dem Diagramm SPZ/A im allgemeinen nicht beginnend mit der Adresse 000 ausgegeben werden, sondern in diesem speziellen Fall beginnend mit der Adresse 010 im Fall des Envelopes AE11 und beginnend mit der Adresse 100 im Fall der Envelopeadresse AE21. Auf die Ermittlung dieser Zellenadressen wird weiter unten ausführlicher eingegangen.

Die Schaltstufe S W3 wird über dqp Eingang s mit Hilfe des Signals A4/4 gesteuert, so dass mit dem Signal A4/4=0 die einzelnen Bits des Signals B über den Eingang xl und den Ausgang zl der Schaltstufe ZW3 und über den Zwischenspeicher ZSP1 in die jeweils adressierten Zellen des Speichers SPO eingelesen werden. Im Zuge des ersten und zweiten Ausleseadressierung werden immer jene Bits über die Ausgänge der Speicher abgegeben, die in den jeweils adressierten Zellen gespeichert sind. Dabei werden über die Eingänge x2 bzw. y2 und den Ausgang z2 der Schaltstufe SW3 Informationen abgegeben, die sowohl durch die erste als auch durch die zweite Ausleseadressierung gelesen werden. Das UND-Glied lässt nur die mit der zweiten Ausleseadressierung gelesenen Daten hindurch und die Kipp-5 stufe K wird mit den positiven Impulsflanken des Signal Tn gesteuert, so dass die einzelnen Bits des Signals C die gleiche Periodendauer haben wie das Signal Tn.

Aufgrund der beschriebenen Adressierung werden acht aufeinanderfolgende Bits des in Fig. 2 dargestellten Signals Dl io in den Block 0 des Speichers SPO und die nächsten acht Bits des Datensignals Dl in den Block 0 des Speichers SPI eingespeichert. In ähnlicher Weise werden acht Bits des Datensignals D2 in den Block 1 des Speichers SPO übernommen und weitere acht Bits des Datensignals D2 werden in den Block 1 des Spei-i5 chers SPI übernommen. Wenn im Speicher SPO, im Block 0 und in Zelle 000 das Synchronisierbit Al 1 gespeichert wäre, dann müsste im Speicher SPI, im Block 0 und in Zelle 000 das Synchronisierbit AI 2 gespeichert sein. Im allgemeinen sind die beiden Synchronisierbits Al 1 und A12 nicht in den Zellen 000 2o gespeichert, sondern in irgendwelchen anderen Zellen, beispielsweise in den Zellen 010, wie gemäss Fig. 5, betreffend die Envelopeadresse AE11 angenommen wurde. Zur Herstelung des Envelopesynchronismus muss zunächst jene Adresse gefunden werden, unter der in beiden Blöcken der Speicher 25 SPO und SPI die Synchronisierbits gespeichert sind.

Bei vorliegendem Ausführungsbeispiel wird angenommen, dass die Binärwerte aufeinanderfolgender Synchronisierbits abwechselnd verschieden sind. Unter dieser Voraussetzung genügt im einfachsten Fall zur Erkennung der Synchronisier-3o bits, das Exklusiv-ODER-Glied El, das immer dann ein 1-Signal abgibt, wenn an den Ausgängen der beiden Speicher SPI und SPO im Zuge der ersten Ausleseadressierung Bits mit verschiedenen Binärwerten abgegeben werden. Da im Zuge der ersten Ausleseadressierung über die Ausgänge der Speicher SPO und 35 SPI auch rein zufällig verschiedene Bits abgegeben werden können, besteht bei vorliegendem Ausführungsbeispiel der Synchronisierbitsucher aus den Exklusiv-ODER-Gliedern El, E2, E3 und aus dem UND-Glied Ul. Das über den Ausgang des Gliedes Ul abgegebene Signal e=1 signalisiert nun mit grösse-40 rer Sicherheit jene Adresse, unter der zwei aufeinanderfolgende Synchronisierbits gespeichert sind. Im Gegensatz dazu wird dem Signal e=0 mit Sicherheit signalisiert, dass unter der aufgerufenen Adresse keine aufeinanderfolgenden Synchronisierbits gespeichert sind.

45 Zur Erzielung des Envelope-Synchronismus muss für jedes Datensignal und für jeden Kanal jene Adresse ermittelt und gespeichert werden, unter der die Synchronisierbits in den Speichern SPO und SPI abgespeichert sind. Es wäre denkbar, in einem speziellen Positionsspeicher genau jene Adressen zu so speichern, die mit dem Signal e=1 auftreten. Da gelgentlich einzelne Synchronisierbits gestört sein können, ist es zweckmässig, mit Hilfe des Zählwerkes ZW das Signal q abzuleiten, das mit q=1 in wesentlich sicherer Weise im Vergleich zum Signal e= 1 das Auftreten zweier Synchronisierbits signalisiert. Die 55 Wirkungsweise des Zählwerkes ZW ist aus Tabelle 1 ersichtlich, in dessen Kopfzeile die Zählerstände h3, h2, hl zu einem früheren Zeitpunkt tn und die Zählerstände h3, h2, hl zu einem späteren Zeitpunkt tn+1 eingetragen sind. Das Zählwerk ZW ermittelt die Zählerstände getrennt für jeden Kanal. Mit dem bo Signal Ak wird der jeweilige, dem betreffenden Kanal zugeordnete Zählerstand eingestellt. Im Fall n=2 ist Ak=Al, so dass mit AI=0 der Zählerstand h3, h2, hl betreffend einen ersten Kanal und mit Al = 1 der Zählerstand h3, h2, hl betreffend einen zweiten Kanal eingestellt ist. Das Signal f wird vom Ver-65 gleicher VGL abgegeben und beinhaltet mit f = 1 die Information, dass die durch die Signale A4/1, A4/2, A4/3 gegebene Adresse gleich jener Adresse ist, welche über die Ausgänge zl, z2, z3 der Schaltstufe SW4 abgegeben wird. Mit f=0 wird die

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6

Ungleichheit dieser Adressen signalisiert. Unter diesen Voraussetzungen zeigt die Tabelle 1, dass das Signal q=1 nur beim Zählerstand h3, h2, hl =000 abgegeben wird, wogegen bei allen übrigen Zählerständen das Signal q=0 abgegeben wird. Bei einem Zählerstand 000 und mit e=0 und f= 1 wird der Zählerstand nicht geändert. Dagegen wird mit e= 1 und mit f = 1 der Zählerstand immer um eine Einheit erhöht, bis schliesslich der Zählerstand 111 erreicht ist. Wenn zwischendurch die Kombination e=0 und f = 1 auftritt, dann wird der Zählerstand jeweils um eine 1 erniedrigt. Mit f=0 und beliebigem Binärwert des Signals e wird der Zählerstand nie verändert. Das Signal q=1 signalisiert mit grösserer Sicherheit die Adressen eines Synchronisierbitpaares im Vergleich zum Signal e=1, weil das Signal q=1 nur mit dem Zählerstand 000 abgegeben wird. Die mit dem Signal q=1 aufgetretene Adresse kennzeichnet somit die Abspeicherung der Synchronisierbits innerhalb der Speicher SPI und SPO und wird in einem besonderen Positionsspeicher gespeichert Bei normalem Betrieb wird ausgehend vom Zählerstand 000 mit den Signalen e= 1 und f= 1 relativ bald der Zählerstand 111 erreicht Während der Dauer dieses Hochzählens wird die im Positionsspeicher gespeicherte Adresse nicht geändert Auch dann, wenn zwischendurch mit e=0 und f=l signalisiert wird, dass ein Speicherzellenpaar der Speicher SPI und SPO nicht mehr Synchronisierbits speichert, bleibt die im Positionsspeicher abgespeicherte Adresse erhalten. Erst dann, wenn der Zählerstand 000 erreicht ist, kann die im Positionsspeicher abgespeicherte Adresse korrigiert werden.

q

tn

e f

tn+1

h3

h2

hl

h3

h2

hl l

0

0

0

0

1

0

0

0

1

0

0

0

1

1

0

0

1

0

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0

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0

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-1

1

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0

0

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0

1

1

1

0

1

1

1

0

0

1

1

1

1

1

1

1

1

0

h3

h2

hl

0

0

h3

h2

hl

0

h3

h2

hl

1

0

h3

h2

hl

Tablelle 1

Bei vorliegendem Ausführungsbeispiel wird gemäss Fig. 6 der Positionsspeicher PSP durch den Speicher SP2, durch den Vergleicher VGL, durch die Schaltstufe SW4, den Zwischenspeicher ZSP2, das UND-Glied U2 und durch das Exklusiv-ODER-Glied E4 gebildet.

Der Speicher SP2 speichert n Worte zu je vier Bits und wird mit den Signalen Ak adressiert In Abhängigkeit von den Signalen Ak ist somit jeweils genau ein Wort zu je vier Bits adressiert Im Fall n=2 speichert der Speicher SP2 zwei Worte zu je vier Bits, von denen mit AI =0 eines der beiden Worte und mit Al=1 das andere der beiden Worte adressiert ist. Mit Hilfe des Gliedes U2 wird erreicht, dass die Schaltstufe SW4 mit e=1 und q= 1 jene Schaltstellung einnimmt, bei der die Eingänge yl, y2, y3, y4 der Reihe nach mit den Ausgängen zl, z2, z3, z4 verbunden sind. Beim Auftreten der Kombination e= 1, f= 1 und q=1 wird somit über die Eingänge y und die Ausgänge z der Schaltstufe SW4, ferner über den Zwischenspeicher ZSP2 jene Adresse im Speicher SP2 gespeichert, die durch die Signale A4 gegeben ist Da die Adressierung der Speicher SPO und SPI

ebenfalls mit den Signalen A4 und Ak vorgenommen wird, speichert der Speicher SP2 genau jene Adresse, unter der die Synchronisierbits zweier Envelopes abgespeichert sind. Gemäss Fig. 5 wurde angenommen, dass der Speicher SP2 im Fall des ersten Kanals und des Datensignals Dl die Adresse 0100 abspeichert und im Fall des zweiten Kanals und des Datensignals D2 die Adresse 1001. Wenn wir im Augenblick das Signal g=0 voraussetzen, dann wird die Adresse A42 dem in Fig. 4 dargestellten Addierer ADI zugeführt. Dabei werden durch die Signale A3 Ausleseadressen bei noch nicht erreichtem Enve-lope-Synchronismus dargestellt. Ausgehend von diesen Adressen A3 wird mit Hilfe der Signale A42 und mit Hilfe des Addierers ADI eine Adressenkorrektur vorgenommen, so dass die Signale A43 modifizierte Ausleseadressen nach Erreichung des Envelope-Synchronismus darstellen. Der in Fig. 4 dargestellte Decodierer DCl gibt immer dann das Signal g= 1 ab, wenn die Signale A3 das Wort 000 signalisieren. Auf diese Weise wird erreicht, dass danach der Binärwert des Signals A42/4 geändert wird. Wie die Fig. 5 für den Dali n=2 zeigt, stellen die Signale A42 während des Auftretens der Envelopeadressen AEl 1 die Binärzahl 0100 dar, wogegen danach während des Auftretens der Adressen AE21 die Binärzahl 1001 dargestellt wird.

Die Signale, die gemäss Fig. 3 von der Zählstufe ZS1 abgegeben werden, repräsentieren die Adressen einzelner aufeinanderfolgender Zeitschlitze. Die Signale, die gemäss Fig. 3 von der Zählstufe ZS3 abgegeben werden, repräsentieren Gruppen von Zeitschlitz-Adressen, wie sie in der zweiten Ausleseadressierung zum Auslesen der einzelnen Envelopes benötigt werden. Die von den Ausgängen z der Schaltstufe SW1 abgegebenen Signale Ak repräsentieren während einer ersten Hälfte der Zeitschlitze die in den Signalen der Zählstufe ZS1 enthaltenen Informationen und repräsentieren während der zweiten Hälfte der Zeitschlitze die in den Signalen der Zählstufe ZS3 enthaltenen Informationen. Mit Hilfe der Zählstufe ZS4 werden die Signale A41 erzeugt, die Einleseadressen für alle Zeitschlitze darstellen. Mit Hilfe der Schaltstufe SW2 werden die Signale A4 erzeugt, die während einer ersten Hälfte der Zeitschlitze die Informationen der Signale A43 und während einer zweiten Hälfte der Zeitschlitze die Informationen der Signale A41 darstellen.

Fig. 7 zeigt Details des in Fig. 6 schematisch dargestellten Zählwerkes ZW. Der Speicher SP3 speichert n Worte zu je drei Bits und wird mit Hilfe der Signale Ak derart adressiert, dass jeweils eines dieser Worte zu je drei Bits über die Leitungen h3, h2, hl abgegeben wird. Diese Worte repräsentieren gleichzeitig die in Tabelle 1 angegebenen Zählerstände h3, h2, hl. Zur Erläuterung der Wirkungsweise des Zählwerkes ZW wird angenommen, dass im Speicher SP3 zunächst das Wort 000 gespeichert ist, so dass der Decodierer DC2 das Signal q= 1 abgibt Wenn mit f = 1 wegen des Inverters IN4 ein 0-Signal an das ODER-Gatter ODI abgegeben wird und wenn auch die Glieder U3 und U4 beide 0-Signale abgeben, dann sind innerhalb der Schalterstufe SW5 die Eingänge xl bis x3 der Reihe nach mit den Ausgängen zl bis z3 verbunden und damit ist die Voraussetzung gegeben, dass der im Speicher SP3 gespeicherte Zählerstand mit Hilfe des Addierers AD2 geändert wird. Wenn ausserdem e=l angenommen wird, dann werden mit Hilfe des Addierers AD2 die worte 001 und h3, h2, hl =000 addiert, so dass sich das Resultat 001 ergibt Dieses Resultat wird über die SchaltstufejSW5 und über den Zwischenspeicher ZSP3 in den Speicher SP3 zurückgespeichert Es wird nun im'' Einklang mit der Tabelle 1 angenommen, dass mit e=0 mit Hilfe des Addierers AD2 die Worte 111 und 001 addiert werden, so das sich das Resultat 000 ergibt, weil der bei der Addition an der vierten Stelle entstehende Übertrag nicht berücksichtigt wird. Der Decodierer DC2 decodiert somit erneut das Wort 000 und gibt das Signal q=1 ab. Es wird nunmehr angenommen, dass im Speicher SP3 der Zählerstand 001 eingestellt

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ist und dass mit e= 1 das Wort 001 zum jeweiligen Zählerstand hinzuaddiert wird. Auf diese Weise werden die Zählerstände laufend um eine 1 erhöht, so dass sich schliesslich der Zählerstand 111 ergibt. Während der Dauer dieser Hochzählung wird laufend das Signal q=0 abgegeben, wobei die Schaltstufe SW5 s dauernd die Eingänge xl bis x3 mit den entsprechenden Ausgängen zl bis z3 verbindet. Wenn zwischendurch das Signal e=0 auftritt, dann werden mit Hilfe des Addierers AD2 die Worte 111 und der jeweilige Zählerstand addiert, so dass in allen diesen Fällen eine 1 vom jeweiligen Zählerstand subtra- io hiert wird.

Mit dem Signal f=0 ergibt sich ein 1-Signal am Eingang s der Schaltstufe SW5, so dass die Eingänge yl bis y3 mit den entsprechenden Ausgängen zl bis z3 verbunden sind. Unter diesen Voraussetzungen wird somit der Zählerstand nicht geändert, i 5 ohne Rücksicht darauf, ob das Signal e=0 oder e= 1 ist. Auch wenn der Decodierer DC2 den Zählerstand 111 decodiert und wenn das Signal e=1 vorliegt, dann wird über das Glied U3 ein 1-Signal abgegeben und auf diese Weise werden ebenfalls die Eingänge yl bis y3 der Schaltstufe SW5 mit den entsprechen- 20 den Ausgängen zl bis z3 verbunden, so dass der Zählerstand 111 nicht geändert wird. Auch wenn der Decodierer DC2 den Zählerstand 000 decodiert und das Signal q= 1 abgibt und wenn ausserdem mit e=0 ein 1-Signal vom Glied U4 abgegeben wird, dann sind die Eingänge yl bis y3 der Schaltstufe SW5 mit den 25 entsprechenden Ausgängen zl bis z3 verbunden, so dass auch in diesem Fall der Zählerstand 000 nicht geändert wird.

Gemäss Fig. 2 wurde angenommen, dass die einzelnen Envelopes mit einem Synchronisierbit beginnen, dem sich einige Datenbits anschliessen und ein Statusbit. Ausserdem 30 wurde angenommen, dass sich aufeinanderfolgende Synchronisierbits unterscheiden. Es wäre grundsätzlich denkbar, dass die einzelnen Envelopes völlig anders aufgebaut sind und sich sowohl hinsichtlich der Datenbits von den Datenbits Dil unterscheiden als auch hinsichtlich der Synchronisierbits Al 1, 35 A12 bzw. hinsichtlich der Statusbits SI 1, S12. Durch einen anderen Aufbau der einzelnen Envelopes wird jedoch die Arbeitsweise der in Fig. 6 dargestellten Zentraleinheit prinzipiell nicht in Frage gestellt, da im Fall eines anderen Envelope-

aufbaus anstelle der Glieder El, E2, E3, U3 lediglich ein anderer an sich bekannter Envelopesucher verwendet werden muss. Im allgemeinen kann angenommen werden, dass die einzelnen Envelopes aus je m Bits bestehen, von denen mindestens ein charakteristischer Bit den Anfang der Envelopes signalisiert. Der Envelopesucher gibt dann in jedem Fall das Signal e=1 ab, wenn die charakteristischen Bits aufeinanderfolgender Envelopes aufgefunden sind. In etwas allgemeinerer Betrachtungsweise ist der in Fig. 1 dargestellte Multiplexer MUX erforderlich, der das bitverschachtelte Multiplexsignal B erzeugt, das wie die Fig. 2 zeigt, in aufeinanderfolgenden Zeitschlitzen je ein Bit aller Datenenvelopes enthält. Die in Fig. 6 dargestellten Speicher SPO und SPI könen als einziger Speicher angesehen werden, der mindestens 2. m. n Speicherzellen besitzt und der während der Dauer von m. n aufeinanderfolgenden Zeitschlitzen 2. m. n Bits des Multiplexsignals B speichert. Aus diesem Speicher müssen über zwei Ausgänge zeitlich nacheinander jene n Paare von Speicherzellen gelesen werden, in denen die charakteristischen Bits aufeinanderfolgender Envelopes gespeichert sind. Der Envelopesucher ist an die beiden Ausgänge des Speichers angeschlossen und erzeugt das Signal e=l nur dann, wenn die charakteristischen Bits aufeinanderfolgender Envelopes aufgefunden sind. Im weiteren Sinn kann auch das Zählwerk ZW als Bestandteil eines Envelopesuchers angesehen werden, so dass das Signal q=1 nur dann erzeugt wird, wenn die charakteristischen Bits der aufeinanderfolgenden Envelopes gefunden sind. Bei vorliegendem Ausführungsbeispiel sind gemäss Fig. 2 die Synchronisierbits All, AI 2 bzw. A21, A22 als charakteristische Bits der Envelopes aufzufassen. Ausserdem ist prinzipiell der Positionsspeicher erforderlich, der jene n Adressen speichert, die gleichzeitig mit dem Signal e=l oderq=l auftreten und der über seine Ausgänge Adressen A42 abgibt, mit deren Hilfe im Addierer ADI gemäss den Figuren 3 und 4 die modifizierten Adressen A43 gewonnen werden. Mit Hilfe dieser modifizierten Adressen A43 werden die Adressen A4 gewonnen, mit deren Hilfe die in den Speichern SPO und SPI gespeicherten Envelopes aus den richtigen Speicherzellen gelesen werden, so dass schliesslich das envelopeverschach-telte Zeitmulitpiexsignal C gewonnen wird.

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4 Blatt Zeichnungen

Claims (4)

1. 624806 2

   PATENTANSPRÜCHE signais mit mehreren Datenquellen, welche Datenenvelopes

   1. Anordnung zur zentralen Erzeugung eines envelopever- mit je m Bits abgeben, die mindestens ein charakteristisches Bit schachtelten Zeitmultiplexsignals mit mehreren Datenquellen, enthalten ; mit einem sendeseitigen Adressengeber zur Erzeu-welche Datenenvelopes mit je m Bits abgeben, die mindestens gung von Multiplexadressen für n Zeitschlitze; mit einem Multi-ein charakteristisches Bit enthalten; mit einem sendeseitigen 5 plexer, der mit den Multiplexadressen gesteuert ist. Adressengeber zur Erzeugung von Multiplexadressen für n Wenn mehrere Datenquellen Datenenvelopes abgeben, ist Zeitschlitze; mit einem Multiplexer, der mit den Multiplexa- es bekannt, jeder Datenquelle und jedem Datenkanal je einen dressen gesteuert ist, dadurch gekennzeichnet, dass mit Hilfe Envelopesucher zuzuordnen, die Envelopes in Zwischenspei-des Multiplexers (MUX) ein bitverschachteltes Multiplexsignal ehern zu speichern und über einen Multiplexer ein envelope-(B) erzeugt wird, das in aufeinanderfolgenden n Zeitschlitzen je 10 verschachteltes Zeitmultiplexsignal abzugeben. Diese Erzeu-ein Bit aller Datenenvelopes (Al 1, Dl 1, SI 1 bzw. A21, D21, gung eines envelopeverschachtelten Zeitmultiplexsignals ist S21) enthält, dass ein Speicher (SPO, SPI) vorgesehen ist, der umso nachteiliger, je mehr Datenquellen vorgesehen sind und mindestens 2. m. n Speicherzellen besitzt und der während der je mehr Envelopes in das envelopeverschachtelte Zeitmulti-Dauer (tO bis t2) von m. n. aufeinanderfolgenden Zeitschlitzen plexsignal eingefügt werden müssen, weil die jedem Kanal

   2 m. n. Bits des Multiplexsignals (B) speichert, dass der Adres- 15 zugeordneten Envelopesucher und Zwischenspeicher einen sengeber (AG) Ausleseadressen erzeugt, die zeitlich nacheinan- realtiv grossen technischen Aufwand bedeuten.

   der jene n Paare von Speicherzellen des Speichers (SPO, SPI) Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung adressieren, in denen die charakteristischen Bits aufeinander- Zur zentralen Erzeugung eines envelopeverschachtelten Zeitfolgender Envelopes gespeichert sind, dass ein Envelopesucher mulitplexsignals anzugeben, das sich durch vergleichsweise (El, E2, E3, Ul) vorgesehen ist, dessen Eingang jene Bits zuge- 20 geringen technischen Aufwand insbesondere dann auszeichnet, führt werden, die mit den Ausleseadressen ausgelesen werden wenn eine grosse Zahl von Datenquellen vorgesehen sind und und mit Hilfe derer ein Envelopesignal erzeugt wird, wenn die wenn eine Vielzahl derartiger Envelopes in das Zeitmulitplex-charakteristischen Bits (Al 1, A12 bzw. A21, A22) der aufeinan- signal eingefügt werden müssen.

   derfolgenden Envelopes aufgefunden sind, dass ein Positions- Die der Erfindung zugrundeliegende Aufgabe wird dadurch

   Speicher (PSP) vorgesehen ist, der jene n Ausleseadressen spei- 2? gelöst, dass mit Hilfe des Multiplexers ein bitverschachteltes chert, die gleichzeitig mit dem Envelopesignal auftreten und Multiplexsignal erzeugt wird, das in aufeinanderfolgenden n der über seine Ausgänge die gespeicherten Ausleseadressen Zeitschlitzen je ein Bit aller Datenenvelopes enthält, dass ein (A42) abgibt, dass ein Adressrechner (ADI) vorgesehen ist, Speicher vorgesehen ist, der mindestens 2. m. n. Speicherzellen dem einerseits eine Basisadresse (A3) und andererseits die besitzt und der während der Dauer von m. n. aufeinanderfol gespeicherte Ausleseadresse (A42) zugeführt ist und der eine 30 genden Zeitschlitzen 2. m. n. Bits des Multiplexsignals speimodifizierte Ausleseadresse (A43) erzeugt, und dass die modifi- chert, dass der Adressengeber Ausleseadressen erzeugt, die zierten Ausleseadressen (A43) dem Speicher (SPO, SPI) zuge- zeitlich nacheinander jene n Paare von Speicherzellen des führt sind und der Speicher die Bits des envelopeverschachtel- Speichers adressieren, in denen die charakteristischen Bits auf-ten Zeitmultiplexsignals (C) abgibt (Fig. 1,3,6). einanderfolgender Envelopes gespeichert sind, dass ein Envelo-
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, 35 pesucher vorgesehen ist, dessen Eingang jene Bits zugeführt dass der Speicher aus einem ersten Teilspeicher (SPO) und werden, die mit den Ausleseadressen ausgelesen werden und einem zweiten Teilspeicher (SPI) gebildet ist, die je n Speicher- mit Hilfe derer ein Envelopesignal erzeugt wird, wenn die blocke zu je m Speicherzellen besitzen, dass der Adressenge- charakteristischen Bits der aufeinanderfolgenden Envelopes ber (AG) Einleseadressen (A4) erzeugt, mit deren Hilfe die aufgefunden sind, dass ein Positionsspeicher vorgesehen ist, 2. m. n. Bits des Multiplexsignals (B) derart eingelesen werden, 40 der jene n Ausleseadressen speichert, die gleichzeitig mit dem dass aufeinanderfolgende m. n. Bits einer Datenquelle in glei- Envelopesignal auftreten und der über seine Ausgänge die eher Reihenfolge in Blöcken gleicher Nummer des ersten Teil- gespeicherten Ausleseadressen abgibt, dass ein Adressrechner Speichers bzw. des zweiten Teilspeichers gespeichert sind und vorgesehen ist, dem einerseits eine Basisadresse und anderseits mit gleichen Speicherzellen-Ausleseadressen auslesbar sind die gespeicherte Ausleseadresse zugeführt ist und der eine (Fig. 6). 45 modifizierte Ausleseadresse erzeugt, und dass die modifizierten
3. 3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, Ausleseadressen dem Speicher zugeführt sind und der Speicher dass der Envelopesucher beim Auffinden der charakteristi- die Bits des envelopeverschachtelten Zeitmultiplexsignals sehen Bits zweier aufeinanderfolgender Envelopes ein Suchsig- abgibt.

   nal abgibt, dass ein Zählwerk (ZW) vorgesehen ist, dessen Zäh- Die erfindungsgemässe Anordnung zeichnet sich durch lerstand mit jedem Suchsignal innerhalb eines vorgegebenen 50 einen relativ geringen technischen Aufwand aus, weil nur ein Zählerstandbereiches (000 bis 111 ) erhöht, aber bei fehlendem einziger zentraler Envelopesucher erforderlich ist und weil die Suchsignal innerhalb des vorgegebenen Zählerstandbereiches 2. m. n. Speicherzellen des Speichers zentral unter Verwendung erniedrigt wird und der bei Erreichen eines Grenzzählerstan- eines Grossspeichers günstig realisierbar sind.

   des (000) das Envelopesignal abgibt. Um eine einfache Speicherorganisation und eine einfache
4. 4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, „ Speicheradressierung zu realisieren, ist es zweckmässig, dass dass der Positionsspeicher (PSP bzw. SP2) an einen Verglei- der Speicher aus einem ersten Teilspeicher und einem zweiten eher (VGL) angeschlossen ist, der die im Positionsspeicher Teilspeicher gebildet wird, die je n Speicherblöcke zu je m gespeicherten Adressen mit den augenblicklichen Auslesea- Speicherzellen besitzen, dass der Adressengeber Einleseadres-dressen vergleicht und der bei Gleichheit der Adressen ein Ver- sen erzeugt, mit deren Hilfe die 2. m. n. Bits des Multiplexsignals gleichssignal abgibt, und dass das Zählwerk (ZW) innderhalb o0 derart eingelesen werden, dass aufeinanderfolgende m. n. Bits des vorgegebenen Zählerstandbereiches nur dann erhöht bzw. einer Datenquelle in gleicher Reihenfolge in Blöcken gleicher erniedrigt wird, wenn das Vergleichssignal vorliegt (Fig. 6). Nummer des ersten Teilspeichers bzw. des zweiten Teilspei-

   chers gespeichert sind und mit gleichen Speicherzellen-Ausleseadressen auslesbar sind.

   fc5 Um trotz gelgentlich auftretender Störsignale ein Envelopesignal zu gewinnen, das mit grosser Wahrscheinlichkeit die