DE2644181A1 - Asynchrone signal-verarbeitungsschaltung - Google Patents

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BLUMBACH · WESER · BERoEN · KRAMER ZWIRNER · HIRSCH

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Fujitsu Limited

1015 Kamikodanaka, Nakaharc-ku

Kawasaki-shi, Japan 76/8742 ASYNCHRONE SIGNAL-VERARBEITUNGSSCHALTUNG

Oi* Erfindung betrifft eine Asynchron— Signal-Verarbeitungsschaltung, und zwar eine solche, bei der ein Kodierer, der eine Analog-Digital-Umsetzung synchron mit einem zusammen mit einem Analog-Eingangs-Signal gelieferten Taktsignal ausführt, mit einem Dekodierer integriert ist, der eine Digital-Analog-Umsetzung synchron zusammen mit einem digitalen Eingangs-Signal gelieferten anderen Taktsignal ausführt. Eine Treppenspannungsgeneratorschaltung wird gemeinsam durch den Kodierer und den Dekodierer benutzt, während eine vorbestimmte Sperrperiode

München: Kramer · Dr. Weser · Hirsch — Wiesbaden: Blumbach · Dr.Bergen · Zwirner i U CJ 0 I^ ■ <J -■ I^

eingerichtet ist, um die Operation zwischen dem Kodierer und dem Dekodierer zur Zeit des Überwechseins der Treppenspannungsgeneratorschaltung zum Kodierer oder Dekodierer zu koordinieren.

Bei der erfindungsgemäßen asynchronen Signal-Verarbeitungsschaltung sind der Treppenspannungsgenerator im Kodierer zur kodierenden Analog-Digital-Umsetzung und der Generator im Dekodierer zur Digital-Analog-Umsetzung in einen einzigen Generator vereint, um die gemeinsame Verwendung dieses Treppenspannungsgenerators zu ermöglichen.

Generell hat die Dekodiererseite eine höhere Priorität als der Kodierer. Wenn während der Durchführung der Kodierfunktion ein Bedarf für das Dekodieren besteht, wird der Treppenspannungsgenerator demgemäß zur Durchführung der Dekodierfunktion umgestellt. Es besteht jedoch eine technische Schwierigkeit. Wenn nämlich der Treppenspannungsgenerator während der Ausführung der Kodiererfunktion in einer unerwünschten Weise umgestellt wird, spezieller ausgedrückt, während der Zeit vom Beginn der Operation des Vergleichens des. Pegels eines analogen Eingangssignals mit demjenigen des Ausgangssignals der Treppenspannungsgeneratorschaltung und dem Beginn der Operation des Zählens der Anzahl der Male der Schleifenverarbeitung bis zur Aufstellung der Verarbeitungsresultate, kann diese Analog-Digital-Umsetzungs-Operation später nicht wieder aufgenommen werden.

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2 G 4 4 1

Deshalb ist es Aufgabe der vorliegenden Erfindung, die genannten Probleme zu lösen. Außerdem soll die Dekodiereroperation durch Einrichten einer Unterbrechungssperrperiode koordiniert werden.

Die Aufgabe wird gelöst mit einer asynchronen Signal-Verarbeitungsschaltung, die eine erste Signal-Verarbeitungsschaltung umfaßt, sowie eine zweite und dritte Signal-Verarbeitungsschaltung, die gemeinsam auf Zeitteilungsbasis die erste Signal-Verarbeitungsschaltung benutzen und unabhängig voneinander sind. Der Belegung der ersten Schaltung durch die dritte Schaltung wird Priorität gegeben gegenüber der Belegung der ersten Schaltung durch die zweite Schaltung. Dabei ist eine Unterbrechungssperrperiode eingerichtet, die um mehr als eine Zeit t 1, die erforderlich ist, um einen Taktimpuls mit der Unterbrechung seitens der dritten Signal-Verarbeitungsschaltung zu sperren, früher als der Anstiegspunkt dieses Taktimpulses in der zweiten Signal-Verarbeitungsschaltung beginnt und um mehr als eine Zeit t 2, die erforderlich ist zur Aufstellung der Resultate einer entsprechend diesem Taktimpuls ausgeführten Verarbeitungsoperation, später endet als die Anstiegszeit dieses Taktimpulses in der zweiten Signal-Verarbeitungsschaltung. Dadurch wird die dritte Signal—Verarbeitungsschaltung gesperrt und eine Unterbrechung für eine Benutzung der ersten Signal-Verarbeitungsschaltung bewirkt.

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Eine Weiterbildung der Erfindung besteht darin, daß in der Abtastperiode der A-D/D-A-Umsetzzeiten wenigstens eine Spielraumzeitlage vorgesehen ist, um eine Phasendifferenz zwischen den A-D-und den D-A- Umsetzoperationen einzustellen.

Im Folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert. In der zugehörigen Zeichnung zeigen:

Fig. 1

Einen bekannten Kodierer mit einem rückgekoppelten A-D-Wandler;

Fig. 2

Ein Blockschaltbild eines bekannten Dekodierers;

Fig. 3

Das Grundschaltungsprinzip eines A-D/D-A-Wandlers;

Fig. 4

Einen Zeitplan eines bekannten synchronen A-D/D-A-Wandlers}

Fig. 5

Eine Ausführungsform einer erfindungjjgemäßen asynchronen Signal-Verarbeitungsschaltung;

Fig. 6

Ein Betriebszeitplan der in Fig. 5 gezeigten Schaltung;

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Fig. 7 Ein Funktionsdiagramm einer erfindungsgemäßen Treppenspannungsgeneratorschaltung;

Fig. 8 Einen Betriebszeitplan, der eine Sperrperiode gemäß Erfindung zeigt;

Fig. 9 Ein Blockschaltbild einer Unterbrecher-Signal-Generatorschaltung;

Fig. 10 Ein Beispiel einer detaillerten Schaltung der Abtast- und Halteschaltung der Fig. 5j

Fig. 11 Eine ausführliche Darstellung der Komparatorschaltung in Fig. 5;

Fig. 12 Eine detaillerte Darstellung der Logik- und Speicherschaltung der Fig. 5;

Fig. 13 Eine ausführliche Darstellung der Multiplexerschaltung der Fig. 5;

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©8ÜSNL INSPECTED

Fig. 14

Eine ausführliche Darstellung der Treppenschalterschaltung

der Fig. 5;

Fig. 15

Eine ausführliche Darstellung der Treppenschaltung der Fig. 5;

Fig. 16

Eine ausführliche Darstellung der Pufferschaltung der Fig. 11;

Fig. 17

Eine ausführliche Darstellung der Rücktastschaltung der Fig. 5;

Fig. 18

Einen Zeitplan zur Erläuterung des zeitlichen Verhältnisses

zwischen den Schaltungen.

Die herkömmliche Schaltung zum Umwandeln eines Analog-Signals in ein Digital-Signal mittels eines rückgekoppelten A-D-Wandlers kann wie in Fig. 1 dargestellt werden. In dieser Schaltung ist

1 eine Abtast- und Halteschaltung;

2 eine Komparatorschaltung;

3 ein Verteile^

4 eine Logik- und Speicherschaltung;

5 ein Treppenspannungsumschalter (im Folgenden Treppenschalter genannt);

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-X-

6 eine Treppenspannungsgeneratorschaltung (im Folgenden Treppenschaltung genannt);

7 eine Pufferschaltung.

Bei diesem Schaltungsaufbau speichert die Abtast- und Halteschaltung vorübergehend ein analoges Eingangs-Signal und hält dieses imselben Zustand, bis das entsprechende digitale Signal nach Beendigung eines ersten Verarbeitungsvorgangs erzeugt ist. Die Logik- und Speicherschaltung 4 erzeugt ein Digital-Signal entsprechend einer Bezugsspannung, die mit dem analogen Eingangs-Signal verglichen wird. Die Treppen schaltung liefert das analoge Ausgangs-Signal an die Komparatorschaltung entsprechend einem Digital-Signal, das durch die Logik- und Speicherschaltung 4 erzeugt worden ist.

Der aus Treppenschalter 5 und Treppenschaltung 6 bestehende Schaltungsteil wird lokaler Dekodierer genannt. Dieser Teil erzeugt ein Ausgangs-Signal entsprechend dem Signal von der Logik- und Speicherschaltung 4 und gibt eine mit dem analogen Eingangs-Signal zu vergleichende Bezugsspannung auf den Eingangs-Anschluß der Komparatorschaltung 2 . Die Komparatorschaltung 2 vergleicht das Ausgangs-Signal der Abtast- und Halteschaltung 1 mit dem Ausgangs-SLgnal der Treppenschaltung 6 , und wenn zum Beispiel das Ausgangs-Signal der Schaltung 1 größer als das der Schaltung 6 ist, wird ein binäres Ausgangs-Signal "1" erzeugt, und wenn das Ausgangs-Signal kleiner als das der Schaltung 6 ist, wird eine binäre "O" erzeugt.

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AO

Die Logik- und Speicherschaltung 4 hält die binären Ausgangs-Signale der Komparatorschaltung 2 fest und erzeugt den nächsten Bezugswert 3/4 oder 1/4 in Abhängigkeit davon, ob das Ergebnis größer oder kleiner als 1/2 ist. Gleichermaßen wird entweder ein Wertepaar 7/8, 5/8 oder 3/8, 1/8 in Abhängigkeit vom Resultat des vorausgehenden Vergleichs gewählt, und einer dieser Werte wird des weiteren mit dem Eingangs-Signal verglichen. Im Fall eines drei-Bit-A-D-Wandlers wird ein Analog-Signal in ein drei-Bit-Digital-Signal umgewandelt und das Ausgangs-Signal wird durch den Puffer 7 erzeugt. Fig. 2 zeigt ein herkömmliches D-A-Wandler-Blockschaltbild. In dieser Schaltung ist 8 eine Pufferschaltung j 9 ein Treppenschalter; 1O eine Treppenschaltung; 11 eine Rücktastschaltung. Der Treppenschalter und die Treppenschaltung 1O erzeugen in Zusammenwirkung ein PAM-(Puls-Amplituden-Modulation) Ausgangs-Signal entsprechend dem ankommenden Digital-Signal. Beim Schalter 9 und bei der Treppenschaltung 1O handelt es sich um die gleichen Komponenten wie bei den Schaltungen S und 6 in Fig. 1.

Fig. 3 zeigt ein kombiniertes Blockschaltbild eines A-D/ D-A-Wandlers. Bei dieser Schaltung wird ein dem Eingangs-Anschluß 1 zugeführtes Analog-Signal durch den A-D-Wandler-Schaltungsteil in ein Digital-Signal umgewandelt und an einem Ausgangs-AnschluS 2 wird das umgesetzte Digital-Signal

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erzeugt. Umgekehrt wird ein einem Eingangs-Anschluß 3 zugeführtes Digital-Signal durch den D-A-Wandler-Schaltungsteil des Blockschaltbilds in ein Analog-Signal umgesetzt. Somit gibt eine Vereinigung der Treppenschaltung 6 , 10 und der Treppenschalter 5,9 im A-D-Wandler und im D-A-Wandler die Möglichkeit, den kombinierten Schaltungsaufbau der A-O/ D-A-Wandler zu vereinfachen, was zu einem wirtschaftlichen Wandler führt. Für den Fall, daß die Abtastperiode für das analoge Eingangs-Signal und diejenige des digitalen Eingangs-Signals vollständig in Phase sind (was nachfolgend als synchronisierendes System bezeichnet wird^ sind bisher verschiedene Umsetzsysteme zum Anpassen der A-D-/und D-A-Wandler vorgeschlagen.

Fig. 4 zeigt den Arbeitszeitplan des kombinierten A-D-/D-A-Wandlers im synchronisierenden System.

Bei diesem synchronisierenden System wird eine Abtastperiode in zwei gleiche Verarbeitungsperioden aufgeteilt. Dabei wird der Kodiererteil einer Wandlerschaltung im ersteren Halbteil des Zyklus als A-D-Wandler und ein Dekodierer-Schaltungsteil im letzteren Teil des Zyklus als D-A-Wandler betrieben. Demzufolge muß in diesem Fall der D-A-Wandler-Vorgang in der halben Zeit einer Abtastperiode beendet sein, so da3 die Arbeitszeit einer jeden Rückkopplungsschleife zweimal so lang

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wie die Arbeitszeit der lediglich als normaler A-D-Wandler arbeitenden Schaltung wird. In diesem Sinn werden die Anforderungen an den Kodierer und den Dekodierer streng. Der Gewinn für den Fall, daß man den lokalen Dekodierer durch Vereinigung des Treppenschaltungsteils und des Treppenschalterteils klein macht, ist jedoch höher, als beim Ersteren.

Insbesondere, wenn der Wandler als Einkanal-Kode-Wandler eines Kanalteils in einer Übertragungsleitung verwendet wird, um einen Analog-Sprachkanal und einen Digital-Kanal zusammenzufassen, ist das Problem, daß die benötigte Arbeitszeit aufgrund der verdoppelten Umsetzzeit zweimal so lang ist, nicht so wichtig. Vielmehr sind die Vorzüge, daß man den Kodierer mit geringeren Abmessungen herstellen kann, viel wichtiger. Auf diese Weise kann beim Kodierer und beim Dekodierer gemäß synchronisierendem System der lokale Dekodierer der A-D/D-A-Wandler auf Zeitaufteilungsbasis verwendet werden, indem im voraus dem A-D- und dem D-A-Wandler innerhalb einer Abtastperiode je eine Operationszeit zugeteilt wird. Im Fall asynchroner Analog- und Digital-Signale ist das vorstehend beschriebene System nicht langer anwendbar.

Deshalb ist es erforderlich, den A-D/D-A-Wandler asynchron zu betreiben. Zweck der vorliegenden Erfindung ist es, eine

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asynchrone Signal-Verarbeitungsschaltung mit einer gemeinsamen Treppenspannungsgeneratorschaltung verfügbar zu machen, bei der selbst dann, wenn die Phase und/oder Periode zwischen dem analogen Eingangs-Signal und dem digitalen Eingangs-Signal voneinander verschieden sind, der A-D-Wandler und der D-A-Wandler innerhalb der A-D/D-A-Wandler unabhängig arbeiten. Erfindungsgemäß werden einige Spielraum-Zeitlagen auf die Abtastperiode der A-O- bzw. D-A-Umwandlungszeiten verteilt, und eine Phasendifferenz zwischen der A-D-Umwandlungsoperation und der D-A-Umwandlungsoperation wird dadurch eingestellt. Überdies wird die Operation des Kodierers unterbrochen, wenn die Dekodiererschaltung arbeiten soll.

Bei der Ausführungsform der erfindungsgemäSen asynchronen Signal-Verarbeitungsschaltung ist zum Zweck einer einfachen Erläuterung die Arbeitsperiode für einen Zyklus der Rückkopplungsschleife des A-D-Wandlers als minimale Zeiteinheit, d.h. eine Zeitlage,gegeben.

Bei der Ausführungsform kann eine Abtastperiode in A+B+C+D Zeitlagen aufgeteilt werden, wobei A diejenige Zeitlage ist, welche für das Halten des abgetasteten Signals des Kodierers zugeteilt ist.

Bei einer nachfolgenden Erläuterung wird die Gleichung A=1 verwendet. Jedoch kann auch die Gleichung A=O verwendet

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werden, wobei keine Zeitlage benötigt wird. B ist die Rückkopplungsoperationszeit des A-D-Wandlers. Wenn beispielsweise ein Analog-Signal in ein acht-Bit-Digital-Signal umgewandelt werden soll, sind acht Zeitlagen erforderlich. C ist diejenige Zeit, welche für den Vorgang des Dekodierens im D-A-Wandler nötig ist. Da der A-D-V/andler und der D-A-Wandler in der Signal-Verarbeitungsschaltung asynchron arbeiten, wird die Zeitdauer für den D-A-Wandler entsprechend der Länge derjenigen Zeit bestimmt, die sich im Hinblick auf die Anzahl der Zeitlagen im A-D-Wandler berechnet.

D ist eine einzige Zeitlage, die zum Einstellen der Phasendifferenz zwischen dem A-D- und dem D-A-Wandler zugeteilt wird. In diesem Zeitraum arbeitet der D-A-Wandler im wesentlichen nicht. D ist wenigstens und in den meisten Fällen gleich 1 .

Fig. 5 zeigt einen Kodierer/Dekodierer 21, 22 ist eine Treppenspannungsgeneratorschaltung und 23 ein Kodierer. 24 zeigt einen Dekodierer. Die Bezugsziffer 25 bezeichnet einen Multiplexer. Dieser dient zur Auswahl eines der beiden gegebenen Signale. Die Bezugsziffer 26 kennzeichnet einen Treppenschalter entsprechend den Typen 5 und 9 in den Fig. 1 bzw. 2 . Dieser dient zum selektiven Einschalten eines von vielen Schaltern entsprechend eines über den Multiplexer 25 zugeführten digitalen Signals. 27 ist eine Treppenschaltung entsprechend den Blöcken 6 und 10 in den Fig. 1 bzw. 2 und 28 ist eine Abtast- und Halteschaltung zum Abtasten eines analogen

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Eingangs-Signals und zum Festhalten des Abtastergebnisses. 29 kennzeichnet eine Komparatorschaltung zum Vergleichen des Pegels des in der Abtast- und Halteschaltung 28 festgehaltenen Analog-Signals mit dem Pegel eines Ausgangs-Signals der Treppenschaltung 27 und zum Zuführen des Vergleichsergebnisses zur nächsten Stufe. 30 ist eine Logik-Speicher-Schaltung, die das Ergebnis des von der Komparatorschaltung 29 durchgeführten Vergleichs erhält und denjenigen Verarbeitungsvorgang ausführt, der unter Bezugnahme auf Fig. 7 erläutert wird. 31 ist ein Pufferregister zum vorübergehenden Festhalten eines zugeführten digitalen Eingangs-Signals und 32 ist ein Rücktaster, der ein analoges Ausgangs-Signal entsprechend dem Ausgangs-Signal der Treppenschaltung 27 liefert. Die Bezugsziffer 33 kennzeichnet eine Steuertaktquelle, Diese empfängt externe Taktimpulse C 1 oder C 2 und gibt Steuersignale aus, wie es in Fig. 5 durch die gestrichelten Linien gezeigt ist.

Auch die durchgehenden Linien zeigen Flüsse von zu verarbeitenden Signalen. In der Schaltung gemäß Fig. 5 werden der Treppenschaltungsteil und der Treppenschalterteil des Kodierers und des lokalen Dekodierers, d.h., des A-D-Wandlers und des D-A-Wandlers, gemeinsam verwendet.

Das Eingangs-Signal für den Treppenschalter wird dem Multiplexer 25 entnommen und das Ausgangs-Signal der Pufferschaltung

.7 O 9 8 1 A / O 8 Π k

wird auf den Multiplexer 25 gegeben, während das Ausgangs-Signal des Treppenschalters 26 sowohl auf die Komparatorschaltung 29 als auch die Rücktastschaltung 32 führt.

Fig. 6 zeigt den Zeitplan der Schaltung nach Fig. 5, wobei

(a) einen Taktimpuls der A-D-Seite darstellt. Zum Zweck der Vereinfachung sind Buchstaben verwendet worden, um Impulsformen von der Abtast- und Haltezeit zu kennzeichnen.

(b) ist der Abtast- und Halte-lmpuls, (c) bis (g) zeigen je einen A-D-Umwandlungsvorgang im A-D-Wandler, (h) ist ein Unterbrechungsimpuls des D-A-Wandlers, der eine D-A-Umwandlung durchzuführen hat, und (i) ist ein Gatter-Ein-Impuls der in Fig. 5 gezeigten Rücktastschaltung 33. Die Impulse (h) und (i) sind asynchron zum Taktimpuls von (a) bis (g) und ein Unterbrechungssignal kommt zu einer beliebigen Zeit, so daß die A-D-Umsetzungsfunktion unmittelbar gestoppt wird. In Fig. 6 beginnt die Unterbrechung durch die Dekodiererseite, d.h., den D-A-Konverter, innerhalb der vierten Zeitlage des Taktes des Kodierers, d.h., der A-D-Wandlerseite, und hört innerhalb der Periode der achten Zeitlage auf. Demgemäß wird die Funktion des A-D-Wandlers während der fUnf Zeitlagen von der vierten bis zur achten Zeitlage gestoppt. Diese Funktion wird nun in Verbindung mit dem Blockschaltbild der Fig. 5 erläutert. Der Multipexer 25 gibt, ein Signal von der Logik- und Speicherschaltung 3O frei und führt dieses auf den Treppenschalter 26, und zwar während der Zeitlagen

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eins bis drei, während welcher die Arbeitsweise des A-D-Wandlers die gleiche wie die des normalen herkömmlichen Wandlers ist. Wenn in der vierten Zeitlage das Unterbrechungssignal auf die Schaltung gegeben wird, wird der Multiplexer 25 so gesteuert, daß er das digitale Signal auf den Treppenschalter 26 gibt, und die Schaltung arbeitet als ein normaler D-A-Wandler. In diesem Fall muß der Umwandlungsvorgang des A-D-Wandlers eingefroren oder im selben Zustand gehalten werden. In der Praxis wird jedoch der Taktimpuls der Logik- und Speicherschaltung 30 angehalten. Um den Takt der vierten Zeitlage vollständig zu stoppen, ist es in diesem Fall jedoch auch möglich, die Schaltung so auszulegen, daß ankommende Signale durch die Taktsteuerquelle 33 um eine Zeitdauer gleich einem Zeitlagenimpuls verzögert werden, was entscheidet, ob das D-A-Wandler-Unterbrechungssignal eingegeben werden soll oder nicht.

Wenn eine Unterbrechung durch den D-A-Wandler in die Zeitlage der Abtast- und Haltefunktion des A-D-Wandlers hinein reicht, wird die Abtast- und Haltefunktion aufrechterhalten, um mit der eine höhere Priorität aufweisenden D-A-Umsetzung Schritt zu halten. In den anderen Zeitlagen hat die Funktion der D-A-Umsetzung die Priorität. Wenn das Unterbrechungssignal jedoch in der Mitte der Zeitlage eingegeben wird, werden alle Zeitlagen im D-A-Umsetzer benutzt. In diesem

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Fall existiert eine Zeitlage, während welcher sowohl der A-D-, als auch der D-A-Wandler nicht funktionieren. Um eine Phasendifferenz aufgrund der Asynchronisation einzustellen, ist eine extra Zeitlage B vorgesehen. Unter den Zeitlagen A, B, C und D hängt die Wahl der C-u.D-Zeitlagen ab von Faktoren wie der A-D-Wandler-Geschwindigkeit und der Natur des D-A-Wandler-Ausgangs-Signals. Wenn eine n-Bit-Kode-Umwandlung durchgeführt werden soll, können die Zeitlagen A»D»1, B«On als die Zeitlagen bestimmt werden, die dem synchronisierenden System gleich sind. In einem bestimmten Fall, wie einem Synchronfall, werden A«1 , ß-n , On+1, D-O gewählt.

Bei der vorausgehenden Erläuterung ist der gemeinsame Schaltungsteil lediglich der Teil des lokalen Dekodierers. Wenn jedoch ein nicht-linearer Kodierer mit einer D-D-Wandler-Schaltung verwendet wird, die zwischen der Logik- und Speicherschaltung und der Treppenschaltung vorgesehen ist, kann ein Teil der D-D-Wandler-Schaltung gemeinsam verwendet werden. Überdies ist der Wert der Unterbrechungszeit nicht notwendigerweise das ganzzahlige Ein- oder Mehrfache einer Zeitlage des A-D-Wandlers.

Die asynchrone Signal-Verarbeitungsschaltung wird nun kurz beschrieben unter Bezugnahme auf den Fall, in dem diese Schaltung als Kodierer dient bzw. unter Bezugnahme auf den Fall, in dem diese Schaltung als Dekodierer dient.

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Als erstes wird der Fall erläutert, in dem eine asynchrone Signal-Verarbeitungsschaltung als Kodierer arbeitet. Wenn dem Kodierer ein Analog-Signal zugeführt wird, wird dieses Signal in der Abtast- und Halteschaltung 28 gehalten.

Es wird angenommen, daß sich der Wert der Signal-Amplitude zu dieser bestimmten Zeit auf dem Pegel 14 befindet, wie es Fig. 7 zeigt. Die Logik-ZSpeicherschaltung 30 versorgt den Multiplexer 25 anfangs mit einem Signal zur Erzeugung eines Pegels LO (Fig. 7). Dann arbeitet der Treppenschalter 26 so, daß er für die Treppenschaltung 27 einen Pegel LO erzeugt, der dem Signal entspricht. Als Folge davon vergleicht die Komparatorschaltung 29 das Ausgangs-Signal der Abtast- und Halteschaltung 28 mit diesem Pegel LO und gibt ein Signal des logischen Wertes "1" ab, wenn der Pegel des ersteren höher ist. Das solcher-maßen erhaltene Logik-Signal wird in die Logik/Speicherschaltung 30 gegeben, die ihrerseits mit dem Multiplexer 25 verbunden ist, so daß in der Treppenschaltung ein Pegel 1 erzeugt werden kann. Somit liefert die Komparatorschaltung 29 wiederum ein Signal des logischen Wertes "1". Das Ergebnis wird zur Logik/Speicherschaltung 30 übertragen, die ihrerseits einen Pegel L 2 bestimmt«, Zu diesem Zeitpunkt liefert die Komparatorschaltung 29 eine logische 'O", die auch der Logik/Speicherschaltung gegeben wird. Somit bestimmt die Schaltung 3O als Nächstes einen Pegel L 3«, Anschließend werden der Reihe nach gleiche Versrbeitungssebritte durchgeführt,

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bis das durch die Abtast- und Halteschaltung 28 festgehaltene Analog-Signal kodiert und schließlich von der Logik/Speicherschaltung 30 an den Ausgang geliefert ist.

Wenn die asynchrone Signal-Verarbeitungsschaltung jedoch als Dekodierer dient, wird ein zugeführtes digitales Eingangs-Signal über das Pufferregister 31 und den Multipexer 25 auf den Treppenschalter 26 gegeben»

Dann schaltet der Umschalter 26 einen vorbestimmten Schalter ein, so daß der dem zugeführten digitalen Eingangs-Signal entsprechende Amplitudenwert in der Treppenschaltung 27 erzeugt werden kann. Der Rücktaster 32 tastet das Ausgangs-Signal der Treppenschaltung 27 aus und gibt dieses als analoges Ausgangs-Signal ab.

In dem erfindungsgemäß aufgebauten Kodierer/Dekodierer 21 ist der Dekodiererseite Priorität eingeräumt. Es wird nun wieder Fig. 6 betrachten. Von der asynchronen Signal-Verarbeitungsschaltung wird verlangt, daß sie zu derjenigen Zeit, zu welcher ein Signal von der asynchronen Signal-Verarbeitungsschaltung als Kodierer bis zum zweiten Bit ko/idiert worden ist, als Dekodierer arbeitet. Der Kodierer arbeitet synchron mit einem Kodierertaktimpuls, um die Verarbeitung des ersten Bits, des zweiten Bits usw. auszuführen.

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V-UI

Wenn von der Schaltung verlangt wird, während dieser bestimmten Zeit als Koj*dierer zu wirken, entsteht eine Unterbrechungsperiode. Während dieser Periode wird auch die Dekodieroperation durchgeführt. Nach Beendigung der Dekodieroperation nimmt die asynchrone Signal-Verarbeitungsschaltung wieder die Funktion eines Kodierers an und verarbeitet die restlichen Bits.

Als Kodierer speichert die asynchrone Verarbeitungsschaltung in einem Flip-Flop oder dergl. das Ergebnis des Vergleichs, der von der Komparatorschaltung 29 während einer Rückkopplungsverarbeitungsoperation durchgeführt worden ist (was nachfolgend als COMP-Verarbeitung bezeichnet wird), stellt den Zähler, der die Anzahl MaLe der Verarbeitung in der Vergleichsverarbeitungsschleife erhält (was nachfolgend als ZÄHL-Verarbeitung bezeichnet wird) um einen Schritt weiter und setzt die Logik/Speicherschaltung 30 (was nachfolgend als LOGIK-Verarbeitung bezeichnet wird) in Betrieb. Die Phasen, mit denen diese drei Verarbeitungsoperationen durchgeführt werden, können gesondert eingestellt werden.

Wenn der Betrieb des Kodierers in dem Fall, in welchem ein Treppenschaltungsgenerator gemeinsam für die genannten Verarbeitungsschritte verwendet wird, durch eine Unterbrechung generell beeinträchtigt wird, ist es notwendig herauszufinden, welche der drei Verarbeitungsoperationen beeinträchtigt worden ist, und eine Phase für die Wiederaufnahme der Verarbeitungsoperation nach Beendigung der Unterbrechung einzurichten. Zu diesem Zweck ist bei der nachfolgend beschriebenen

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ORIGINAL INSPECTED

Ausführungsform die asynchrone Signal-Verarbeitungsschaltung innerhalb einer Phasenperiode mit zwei Phasenpositionen C a und C b versehen. Wie im Zeitplan der Fig. 8 gezeigt ist, werden die COMB- und ZÄHLoperationen bei der Phasenposition C α durchgeführt, während die LCGIK-Operation bei der Phasenposition C b durchgeführt wird. Obwohl in diesem Fall aufgrund der heiklen Phasendifferenz, die nachfolgend beschrieben werden wird, ein Fehler auftreten kann, kann, ganz gleich, bei welcher Phase eine Unterbrechung auftritt, d.h., ungeachtet des Zustandes der Schaltung beim Auftreten der Beeinträchtigung, die Verarbeitungsoperation nach der erneuten Aktivierung der Schaltung korrigiert werden durch Eleminieren des Unterbrechungszustandes bei der Phasenposition C e, die als erste erscheint, nachdem das Unterbrechungsendsignal t e geliefert worden ist. Nachfolgend wird eine Ausführungsform eines Kodierers mit einer solchen Phasenbeziehung beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern.

Es sei hier erwähnt, daß die Taktimpulse für die Funktion des Kodiererabschnitts 23 des Kodierers/Dekodierers 1 vollständig asynchron sind zu denjenigen für die Funktion des Dekodiererabschnitts 24. Aus diesem 3runde besteht eine Möglichkeit dafür, daß der Anstieg des Signals t 1, das den Start einer Unterbrechung durch den Dekodiererabschnitt fördert, mit einer ähnlichen Phase wie der Anstieg

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des Zeitsteuerungsimpulses Cq auftritt. In einem solchen Fall ist der größte Teil der Periode, während welcher der Zeitsteuerungsimpuls andauert, durch das Unterbrechungssignal Sw maskiert. Dies führt zu einem Impuls extrem schmaler Breite. Wenn dieser Impuls als Taktimpuls verwendet wird, kann lediglich eine der COMP- und ZAHL- Verarbeitungsoperationen durchgeführt werden, und die andere Operation kann nicht ausgeführt werden, und somit wird ein Nachteil erzeugt. Wenn dieser Zustand auftritt, wird die weitere Verarbeitung, die wirklich durchgeführt werden soll, wenn die Schaltung wieder die Funktion des Ko/fdierers annimmt, fehlerhaft wieder aufgenommen, und die nachfolgende Kodieroperation kann nicht korrekt durchgeführt werden. Um dies zu vermeiden, ist erfindungsgemäß eine vorbestimmte Sperrperiode vorgesehen, wie sie in Fig. 9 gezeigt ist. Die Vorrichtung zur Erzeugung eines eine Unterbrechungsperiode repräsentierenden Signals Sw wird anhand der Fig. 9 erläutert. In Fig, 9 zeigt das Bezugszeichen ti ein Unterbrechungsstartsignal, das am Anschluß α eines Gatters (a) eingegeben wird; ta bezeichnet ein Unterbrechungsstartsperrsignal, das am anderen Anschluß b des Gatters (a) eingegeben wird; Ca und Cc sind Zeitsteuerungstaktimpulse; te ist das Unterbrechungsendsignal; Sw ist das Unterbrechungsperiodensignal; und Ca zeigt ein Verarbeiturgssignal für den Kodierer. Dieses Verarbeitungssignal wird gleichzeitig für das Speichern des Vergleichsergebnisses und das Zählen der Anzahl der Schleifenverarbeitungsmale verwendet. In Fig. 9 zeigen

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ORIGINAL INSPECTED

- a<r-

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die Bezugszeichen ti und Te Signale, die mit dem Dekodiererabschnitt synchron sind, und Ca₁ Ce, th sind Signale, die mit dem Kodiererabschnitt synchron sind. Der Impuls th überdeckt die Periode t 1 unmittelbar vor dem Anstieg von Ca und die Periode t 2 unmittelbar nach dem Anstieg von Ca. Wenn, während th "1" ist, ein Unterbrechungsstartimpuls ti am Punkt a zugeführt wird, wird er durch das Gatter (2) blockiert und daran gehindert, die Setzanschlüsse von Festhalteschaltungen (1) und (4) zu erreichen. Wenn in einem solchen Fall die AnstiegsphQsenbeziehung zwischen den Impulsen ti und th heikel wird und ein Signal extrem schmaler Breite den Punkt c erreicht, was die Operation der Festhalteschaltung (4) ungewiß macht, wird kein Fehler verursacht dadurch, daß die Dauer des Impulses ti genügend lang ist, um die Festhalteschaltung (4) in den Setzzustand zu bringen, und daß die Dauer t 2 genügend lang für den Impuls Ca ist, um ausreichend als Impulssignal zu wirken. Es sei angenommen, daß die Zeit, die für die erwähnten Impulse nötig ist, um die Operation der Festhalteschaltungen (1) und (4) sicherzustellen, ΐ 3 ist und daß die Dauer eines Impulses ti länger als t 1+t 2+t 3 gemacht ist. Gleichgültig, wie die Phasenbeziehung zwischen ti und th ist: Wenn einmal ein Impuls ti aufgetreten ist, beginnt die Unterbrechung unbedingt entweder bevor die Verarbeitungsoperation mit Ca- durchgeführt ist oder nachdem die Operation korrekt ausgeführt worden ist. Sieht man eine ausreichende Periode vom Auftreten von ti auf der Dekodiererseite bis zu dem Zeitpunkt,

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zu welchem der Impuls das Gatter des Rücktasters öffnet, vor, muß die Operation des Dekodiererabschnitts nicht verschlechtert werden, obwohl die Unterbrechungsperiode im Größenbereich von th verzögert worden ist. Wenn das die Festhalteschaltung setzende Signal, das am Punkt c entsteht, eine schmalere Breite hat, besteht die Möglichkeit, daß die Festhalteschaltungen (1) und (4) vor und nach dem Punkt Ca gesetzt werden. Da die Festhalteschaltung (1) nur zum Rücksetzen der Festhalteschaltung (4) verwendet wird, ist eine solche Möglichkeit jedoch vernachlässigbar, wenn sie auftritt. Durch Einrichtung von th tritt die Nichtbetriebsfähigkeit während der Unterbrechungsperioden unbedingt auf, wenn die COMP-und ZÄHL-Verarbeitungsoperationen vorbei sind oder nach Vervollständigung der LOGIK-Verarbeitungsoperation. Durch Rücksetzen der Festhalteschaltung (4) mit dem ersten Signal Cc nach dem Auftreten te kann die Verarbeitungsoperation nach ihrer Wiederaufnahme korrekt ausgeführt werden.

Bei der vorausgehenden Ausführungsform wird eine Erläuterung des Falls gegeben, in dem die COMP- und ZÄHL-Verarbeitungen mit dem Signal Ca durchgeführt werden und die LOGIK-Verarbeitung mit dem Signal Cb ausgeführt wird. Auch wenn bei der Erfindung eine Phasenbeziehung vorgesehen wird, die sich von der Vorausgehenden unterscheidet, kann die Verarbeitungsoperation nach dem Ende der Unterbrechungsperiode korrekt und

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leicht wieder aufgenommen werden dadurch, daß eine Sperrperiode eingerichtet wird, die der Dauer von th äquivalent ist.

Wie aus Vorstehendem hervorgeht, erlaubt die vorliegende Erfindung die gemeinsame Verwendung der Treppenspannungsgeneratorschaltung 2, ohne daß irgendeine unerwünschte Störung zwischen der Funktion als Kodierer und der Funktion als Dekodierer auftritt.

Fig. 10 zeigt ein ausführliches Schaltbild der Abtast- und Halteschaltung 28 der Fig. 5, in der O.P einen Operationsverstärker kennzeichnet und C ein Kondensator ist zum Speichern einer abgetasteten Welle jedesmal, wenn ein Schalter S geschlossen ist.

Fig. 11 zeigt eine ausführliche Schaltung des Komparators 29 der Fig. 5, die dem Fachmann wohl-bekannt ist. Eine ausführliche Erläuterung der Schaltung ist hier nicht erforderlich. Cp ist eine Vergleichsschaltung und K ist eine Festhalteschaltung.

Fig. 12 zeigt ein ausführliches Schaltbild der Logik- und Speicherschaltung 30 mit einem Verteilerabschnitt (DIST) der Figur 1, der eine Anzahl von NAND -Schaltungen aufweist.

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Fig. 13 zeigt eine ausführlrhe Schaltung zur Verwirklichung des Multiplexers25 der Fig» 5.

Die Fig. 14 und 15 bilden einen Treppenspannungsgenerator mit einem Treppenschalter 26 bzw. einer Treppenschaltung 27 der Fig. 5. Der Treppenschalter in Figur 14 umfaßt drei Transistoren T^, T₃₁T₃ für jede Stufe. Es handelt sich dabei nicht um eine neue Schaltung, so daß eine detailliertere Erläuterung hier nicht erforderlich ist. Bei der Treppenschaltung in Fig. 15 handelt es sich ebenfalls um eine her~ kömmliche Treppenschaltung.

Fig. 16 zeigt ein Beispiel der Pufferschaltung 31 der Fig. 5, die ein Flip-Flop für jede Stufe aufweist. Fig.17 zeigt ein ausführliches Schaltbild der Rücktastschaltung 32 der Fig. 5, in welcher OP einen Operationsverstärker bezeichnet zur Erzeugung eines Analog-Signals jedesmal, wenn der Schalter S durch Taktimpulse geschlossen ist.

Fig. 18 zeigt Steuertaktimpulse von der Steuertaktquelle 13, die jeden der Schaltungsabschnitte 25 bis 32 steuert. Im vorliegenden Fall zeigt der Zeitplan einen fünf-Bit-Kodierer des Rückkopplungstyps mit PR₁-PR_{5 und} D₁-D₅

Gemäß vorausgehender Erläuterung ist bei der erfindungsgemäßen

7 O 9 Q 1 M ■! Π 9 π α

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asynchronen Signal-Verarbeitungsschaltung eine Sperre vorgesehen, um eine Unterbrechung des D-A-V/andlers während einer bestimmten Zeitperiode zu unterbrechen, während welcher der A-D-Wandler arbeiten soll. Somit ist ein unerwünschtes Umschalten von der A-D-Umsetzung in die D-A-Umsetzung verhindert.

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Claims (4)

BLUMBACH · WESER · BERGEN · KRAMER ZWIRNER . HIRSCH PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Postadresse München: Patentconsult 8 München 60 Radedcestraße 43 Telefon (089)883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex 04-186237 76/8742 Patentansprüche

1. Asynchrone Signal-Verarbeitungsschaltung, dadurch gekennzeichnet, daß eine Steuertaktquelle vorgesehen ist sowie eine erste Signal-Verarbeitungsschaltung zur Durchführung einer Umsetzung einer ersten Art, die eine zweite Schaltung zur Erzeugung einer Treppenspannung aufweist, und eine zweite Signal-Verarbeitungsschaltung zur Durchführung einer Umsetzung einer zweiten Art, da8 die zweite Schaltung durch eine Umschaltungsvorrichtung während der Umsetzung der ersten Art und der Umsetzung der zweiten Art gemeinsam benutzt wird und daß ein Unterbrechungssignal zum Betreiben der zweiten Signal-Verarbeitungsschaltung auftritt, während die erste Signal-Verarbeitungsschaltung in Betrieb ist, wodurch die Umsetzung der ersten Art angehalten und die Umsetzung der zweiten Art begonnen wird.

München: Kramer · Dr.Weser · Hirsch — Wiesbaden: Blumbach ■ Dr. Bergen · Zwirner

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2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß innerhalb einer Abtastzeitperiode eine Spielraumzeitlage vorgesehen ist, um Umsetzungen asynchron von der Umsetzung der ersten Art in die Umsetzung der zweiten Art glatt durchzuführen.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Unterbrechungssignalgeneratorschaltung vorgesehen ist zur Erzeugung des Sperrsignals, um eine vorbestimmte Sperrperiode vorzusehen, während welcher die Unterbrechung der ersten Signal-Verarbeitungsschaltung durch die zweite Signal-Verarbeitungsschaltung gesperrt ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Signal-Verarbeitungsschaltung ein A-D-Wandler und die zweite Signal-Verarbeitungsschaltung ein D-AWandler ist

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