DE2644181C2 - Signalverarbeitungsschaltung mit Dekodiererteil und Kodiererteil - Google Patents

Description

Die Erfindung betrifft eine Signalverarbeitungsschaltung nach dem Oberbegriff des Anspruchs I.

Eine solche Signalverarbeitungsschaltung ist aus der Druckschrift »International Zürich Seminar on Digital Communications« abgehalten am 12. bis 15. März 1974, Tagungipapiere, veröffentlicht durch das Institute of Electrical and Electronics Engineers New York, USA, Seiten B 2 (1) bis B 2 (4) bekannt. Bei solchen Verarbeitungsschaltungen, bei denen ein und derselbe Digital/Analog-Wandler sowohl für den Dekodiererteil als auch für den Kodiererteil ausgenutzt wird, arbeiten bislang der Dekodiererteil und der Kodiererteil in der später noch näher beschriebenen Weise synchron. Dies setzt einen entsprechenden Synchronismus zwischen den vom Dekodiererteil einerseits und vom Kodiererteil andererseits zu verarbeitenden Signalen voraus.

Aufgabe der Erfindung ist es, eine Signalverarbeitungsschaltung der eingangs angegebenen Art zu schaffen, bei der eine asynchrone Verarbeitung zwischen dem Dekodiererteil und dem Kodiererteil andererseits möglich ist, derart, daß die Signalverarbeitungsschaltung im wesentlichen jederzeit im Bedarfsfall von der Kodiererverarbeitung auf die Dekodiererverarbeitung umschalten kann.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst

Generell hat der Dekodiererteil eine höhere Priorität ίο als der Kodiererteil. Wenn während der Durchführung der Kodiererfunktion ein Bedarf für das Dekodieren besteht, wird der Digital/Analog-Wandler auf die Durchführung der Dekodierungsfunktion umgestellt Die in den Ansprüchen 2 und 3 enthaltene Weiterbildung der Erfindung sorgt dafür, daß diese Umstellung zu einem definierten Zeitpunkt erfolgt so daß der Kodiererteil nach der Rückumstellung die Verarbeitung zur Vollendung der begonnenen Kodierung wieder aufnehmen kann. Zu diesem Zweck wird ein Unterbrechungsstartsignal, das mit der Verarbeitung des Dekodiererteils synchron ist gesperrt, wenn es während der Dauer eines Unterbrechungsstartsperrsignals auftritt das mit der Verarbeitung des Kodiererteils synchron ist Die Vorderflanke des Unterbrechungs-Startsperrsignals liegt um eine Zeit 11 vor der Vorderflanke eines Taktsignals des Kodiererteils, während die Rückflanke des Unterbrechungsstartsperrsignals um eine Zeit /2, die erforderlich ist zur Aufstellung der Resultate einer entsprechend dem Taktsignal ausgeführten Verarbeitung, später als die Vorderflanke dieses Taktsignals liegt

Im Folgenden wird die Erfindung an Hand von Ausführungsformen näher erläutert In der zugehörigen Zeichnung zeigt

Fig. 1 einen bekannten Kodierer mit einem rückgekoppelten A-D-Wandler,

Fi g. 2 ein Blockschaltbild eines bekannten Dekodierers,

Fig.3 das Grundsschaltungsprinzip eines A-D/ λο D-A-Wandlers,

F i g. 4 einen Zeitplan eines bekannten synchronen A-D/D-A-Wandlers,

F i g. 5 eine Ausführungsform einer erfindungsgemäßen asynchronen Signalverarbeitungsschaltung, F i g. 6 einen Betriebszeitplan der in F i g. 5 gezeigten Schaltung,

F i g. 7 ein Funktionsdiagramm einer erfindungsgemäßen Treppenspannungsgeneratorschaltung,

F i g. 8 einen Betriebszeitplan, der eine Sperrperiode gemäß Erfindung zeigt,

Fi g. 9 ein Blockschaltbild einer Unterbrecher-Signal-Generatorschaltung,

Fig. 10 ein Beispiel einer detaillierten Schaltung der Abtast- und Halteschaltung der F i g. 5, F i g. 11 eine ausführliche Darstellung der Komparatorschaltung in Fig.5,

Fig. 12 eine detaillierte Darstellung der Logik- und Speicherschaltung der F i g. 5,

Fig. 13 eine ausführliche Darstellung der Multiple-M xerschaltung der F i g. 5,

Fig. 14 eine ausführliche Darstellung der Treppenschalterschaltung der Fi g. 5,

Fig. 15 eine ausführliche Darstellung der Treppenschaltung der F i g. 5,

F i g. 16 eine ausführliche Darstellung der Puferschaltung der Fig. II,

Fig. 17 eine ausführliche Darstellung der Tastschaltung der F i g. 5,

Fig, 18 einen Zeitplan zur Erläuterung des zeitlichen Verhältnisses zwischen den Schaltungen,

Die herkömmliche Schaltung zum Umwandeln eines Analog-Signals in ein Digital-Signal mittels eines rückgekoppelten A-D-Wandlers kann wie in F i g. 1 dargestellt werden. In dieser Schaltung ist

1 eine Abtast- und Haltseinrichtung;

eine Komparatorschaltung;
ein Verteiler;

4 eine Logik- und Speicherschaltung;

5 ein Treppenspannungsumschalter (im folgenden Treppenschalter genannt);

6 eine Treppenspannungsgeneratorschaltung (im Folgenden Treppenschaltung genannt);

7 eine Pufferschaltung.

Bei diesem Schaltungsaufbau speichert die Abtast- und Halteschaltung vorübergehend ein analoges Eingangssignal, bis das entsprechende digitale Signal nach Beendigung eines ersten Verarbeitungsvorgangs erzeugt ist. Die Logik- und Speicherschaltung 4 erzeugt ein Digital-Signal entsprechend einer Bezugsspannung, die mit dem analogen Eingangs-Signal verglichen wird. Die Treppenschaltung Hefen das analoge Ausgangs-Signal an die Komparatorschaltung entsprechend einem Digital-Signal, das durch die Logik- und Speicherschaltung 4 erzeugt worden ist

Der aus Treppenschalter 5 und Treppenschaltung 6 bestehende Schaltungsteil wird lokaler Dekodierer genannt. Dieser Teil erzeugt ein Ausgangs-Signr:I entsprechend dem Signal von der Logik- und Speicherschaltung 4 und gibt eine mit dem analogen Eingangs-Signal zu vergleichende Bezugsspannung auf den Eingangs-Anschluß der Komparatorschaltung 2. Die Komparatorschaltung 2 vergleicht das Ausgangs-Signal der Abtast- und Halteschaltung 1 mit dem Ausgangs-Signal der Treppenschaltung 6, und wenn z. B. das Ausgangs-Signai der Schaltung 1 größer als das der Schaltung 6 ist, wird ein binäres Ausgangs-Signal »1« erzeugt, und wenn das Ausgangs-Signal kleiner als das der Schaltung 6 ist, wird eine binäre »0« erzeugt.

Die Logik- und Speicherschaltung 4 hält die binäre Ausgangs-Signale der Komparatorschaltung 2 fest und erzeugt den nächsten Bezugswsrt V« oder 'Λ in Abhängigkeit davon, ob das Ergebnis größer oder kleiner als '/2 ist. Gleichermaßen wird entweder ein Wertepaar ¹It, Ve oder Ve, Ve in Abhängigkeit vom Resultat des vorausgehenden Vergleichs gewählt, und einer dieser Werte wird des weiteren mit dem Eingang.s-Signal verglichen. Im Fall eines drei-Bit-A-D-Wandlers wird ein Analog-Signal in ein diei-Bit-Digilal-Signal umgewandelt und das Ausgangs-Signal wird durch den Puffer 7 ausgegeben. In F i g. 2 zeigt ein herkömmliches D-A-Wandler-Blockschaltbild. In dieser Schaltung ist 8 eine Pufferschaltung; 9 ein Treppenschalter; 10 eine Treppenschaltung; 11 eine Tastschaltung. Der Treppenschalter 9 und die Treppenschaltung 10 erzeugen in Zusammenwirkung ein PAM-(PuIs-Amplituden-Modulation) Ausgangs-Signai entsprechend dem ankommenden Digital-Signal. Beim Schalter 9 und bei der Treppenschaltung 10 handelt es sich um die gleichen Komponenten wie bei den Schaltungen S und 6 in Fig. 1.

Fig.3 zeigt eir. kombiniertes Blockschaltbild eines A-D/D-A-Wandlers. BpJ dieser Schaltung wird ein dem Eingangs-Anschluß 1 zugeführtes Analog-Signal durch den A-D-Wandler-Schaltungsteil in ein Digital-Signal umgewandelt und an einem Ausgangs-Anschluß 2 wird das umgesetzte Digital-Signal erzeugt. Umgekehrt ',yird

ein einem Eingangs-Anschluß 3 zugeführtes Digital-Signal durch den D-A-Wandler-Schaltungsteil des Blockschaltbilds in ein Analog-Signal umgesetzt. Somit gibt eine Verunreinigung der Treppenschaltung 6, 10 und der Treppenschalter 5, 9 im A-D-Wandler und im D-A-Wandler die Möglichkeit, den kombinierten Schaltungsaufbau der A-D/D-A-Wand|er zu vereinfachen, was zu einem wirtschaftlichen Wandler führt Für den Fall, daß die Abtastperiode für das analoge Eingangs-Signal und diejenige des digitalen Eingangs-Signals vollständig in Phase sind (was nachfolgend als synchronisiertes System bezeichnet wird), sind bisher verschiedene Umsetzsysteme zum Anpassen der A-D-/und D-A-Wandler vorgeschlagen.

Fig.4 zeigt den Arbeitszeitplan des kombinierten A-D-/D-A-Wandlers im synchronisierten System.

Bei diesem synchronisierten System wird eine Abtastperiode in zwei gleiche \-irarbeitungsperioden aufgeteilt Dabei wird der Kodierertul einer Wandierschaltung im erstcren Halbteil des Zyklus als A-D-Wandler und ein Dekodierer-Schaltungsteil im letzteren Teil des Zyklus als D-A-Wandler betrieben. In diesem Fall muß daher die D-A-Wandlung in der Hälfte einer Abtastperiode beendet sein, d. h. die halbe Abtastperiode wird für die D-A-Wandlung verwendet. Die A-D-Wandlung gemäß Fig.4 erfordert daher eine doppelt solange Verarbeitungszeit wie bei einer herkömmlichen Schaltung, die als normaler A-D-Wandler in dem Sinne arbeitet, daß bei ihr kein Zeitabschnitt für eine D-A-Wandlung genutzt werden muß.

Die aus der Arbeitsweise nach Fig.4 folgenden Vorteile, daß nämlich der örtliche Dekodierer durch Vereinigung des Treppenschaltungsteiis und des Treppenschalterteils klein wird, sind sehr groß, wenngleich sich aus den erwähnten Gründen strenge Anforderungen an den Kodierer und den Dekodierer ergeben.

Insbesondere, wenn der Wandler als Einkanal-Kode-Wandler eines Kanalteils in einer Übertragungsleitung verwendet wird, um einen Analog-Sprachkanal und einen Digital-Kanal zusammenzufassen, ist das Problem, daß die benötigte Arbeitszeit auf Grund der verdoppelten Umsetzzeit zweimal so lang ist, nicht so wichtig. Vielmehr sind die Vorzüge, daß man den Kodierer mit geringeren Abmessungen herstellen kann, viel wichtiger. Auf diese Weise kann beim Kodierer und beim Dekodierer gemäß synchronisiertem System der lokale Dekodierer der A-D/D-A-Wandler auf Zeitaufteilungsbasis verwendet werden, indem im voraus dem A-D- und dem D-A-Wandler innerhalb einer Abtastperiode je eh.e Operationszelt zugeteilt wird.

Im Fall asynchroner Analog- und Digital-Signale ist das vorstehend beschriebene System nicht anwendbar. Es ist dann vielmehr erforderlich, den A-D/D-A-Wandler asynchron zu betreiben.

Bei der nachfolgend erläuterten Ausführungsform der erfindungsgemäßen asynchronen Signal-Verarbeitungsschaltung ist zum Zweck einer einfachen Erläuterung Hie Arbeitsperiode für einen Zykius der RUckkopplungsschleife des D-A-D-Wandlers als minimale Zeiteinheit,

d. h. eine Zeitlage 7J₁ gegeben.

Bei der Ausfüh-ungsform kann eine Abtastperiode in A+B + C+D Zeitlagen aufgeteilt werden, wobei A diejenige Zeitlage ist, welche für das Halten des

abgetasteten Signals des Kodierers zugeteilt ist.

Bei der nachfolgenden Erläuterung wird von A = T_n ausgegangen. B ist die Rückkopplungsoperationszeit des A-D-Wandlers. Wenn beispielsweise ein Acht-Bit-Digital-Signal umgewandelt werden soll, sind acht Zeitlagen erforderlich. C ist diejenige Zeit, welche für den Vorgang des Dekodierens im D-A-Wandler nöiig ist. Da der A-D-Wandler und der D-A-Wandler in der Signal-Verarbeitungsschaltung asynchron arbeiten, wird die Zeitdauer für den D-A-Wandler entsprechend der Länge derjenigen Zeit bestimmt, die sich im Hinblick auf die Anzahl der Zeitlagen im A-D-Wandler berechnet.

D ist eine einzige Zeitlage, die zum Einstellen der Phasendifferenz zwischen dem A-D- und dem D-A-Wandler zugeteilt wird. In diesem Zeitraum arbeitet der D-A-Wandler im wesentlichen nicht. D ist wenigstens und in den meisten Fällen gleich Tn.

F i g. 5 zeigt einen Kodierer/Dekodierer 21; 22 ist eine Treppenspannungsgeneratorschaltung und Li ein Kodicrer. 24 zeigt einen Dekodierer. Die Bezugsziffer 25 bezeichnet einen Multiplexer. Dieser dient zur Auswahl eines der beiden gegebenen Signale. Die Bezugsziffer 26 kennzeichnet einen Treppenschalter entsprechend den Typen 5 und 9 in den Fig. I bzw. 2 . Dieser dient zum selektiven F.inschalten eines von vielen Schaltern entsprechend eines über den Multiplexer 25 zugeführten digitalen Signals. 27 ist eine Treppenschaltung entsprechend den Blöcken 6 und 10 in den F i g. I bzw. 2 und 28 ist eine Abtast- und Halteschaltung zum Abtasten eines analogen Eingangs-Signals und zum Festhalten des Abtastergebnisses. 29 kennzeichnet eine Komparalorschaltung zum Vergleichen des Pegels des in der Abtast- und Halteschaltung 28 festgehaltenen Analog-Signals mit dem Pegel eines Ausgangs Signals der Treppenschaltung 27 und zum Zuführen des Vergleichsergebnisses zur nächsten Stufe. 30 ist eine Logik-Speicher-Schaltung, die das Ergebnis des von der Komparatorschaltung 29 durchgeführten Vergleichs erhält und denjenigen Verarbeitungsvorgang ausführt, der unter Bezugnahme auf F i g. 7 erläutert wird. 31 ist ein Pufferregister zum vorübergehenden Festhalten eines zugeführten digi:alen Eingangs-Signals, und 32 ist eine Tastschaltung, die ein analoges Ausgangs-Signal entsprechend dem Ausgangs-Signal der Treppenschaltung 27 liefert. Die Bezugsziffer 33 kennzeichnet eine Steuertaktquelle. Diese empfängt externe Taktimpulse Cl oder Cl und gibt Steuersignale aus. wie es in F i g. 5 durch die gestrichelten Linien gezeigt ist.

Auch die durchgehenden Linien zeigen Flüsse von zu verarbeitenden Signalen. In der Schaltung gemäß F i g. 5 werden der Tre^penschaltungsteil und der Treppenschaheneil des Kodierers und des lokalen Dekodierers, d. h. des A-D-Wandlers und des D-A-Wandlers, gemeinsam verwendet.

Das Eingangs-Signal für den Treppenschalter wird dem Multiplexer 25 entnommen und das Ausgangs-Signai der Pufferschaltung 31 wird auf den Multiplexer 25 gegeben, während das Ausgangs-Signal des Treppenschalters 26 sowohl auf die Komparatorschaltung 29 als auch die Tastschaltung 32 führt.

F ; g. 6 zeigt den Zeitplan der Schaltung nach F i g. 5. wobei (a) einen Taktimpuls der A-D-Seite darstellt. Zum Zweck der Vereinfachung sind Buchstaben verwendet worden, um Impuisformen von der Abtast- und Haitezeu zu kennzeichnen, (b) ist der Abtast- und Haite-Impuls. (c) bis (g) zeigen je einen A-D-Umwandiungsvorgane im A-D-Wandler, in) ist ein Unterbrechungsimpuls des D-A-Wandlers. der eine D-AUmwandlung durchzuführen hat. und (i) ist ein Gatter-Ein-Impuls der in Fig. 5 gezeigten Tastschaltung 32. Die Impulse (h) und (i) sind asynchron zum Taktimpuls von (a) bis (g). Ein Unterbrechiingssignal kann zu einer beliebigen Zeit kommen und führt dazu, daß die A-D-Umsetzungsfunktion gestoppt wird. In Fig.6 beginnt die Unterbrechung durch die Dekodiererseite, d. h., den D-A-Wandler, innerhalb der vierten Zeitlage des Taktes des Kodierers, d. h.. der A-D-Wandlerseite, und hört innerhalb der achten Zeitlage auf Demgemäß wird die Funktion des A-D-Wandlcrs während der fünf Zeitlagen von der vierten bis /ur achten Zeitlage gestoppt. Diese Funktion wird nun in Verbindung mit dem Blockschaltbild der F i g. 5 erläutert. Der Multiplexer 25 gibt ein Signal von der Logik- und Speicherschaltung 30 frei und führt dieses auf den Treppenschalter 26, und zwar während der Zeillagen eins bis drei, während welcher die Arbeitswci-

2n se des A-D-Wandlers die gleiche wie die des normalen herkömmlichen Wandlers ist. Wenn in der vierten Zeitlage das Unterbrechungssignal auf die Schaltung gegeben wird, wird der Multiplexer 25 so gesteuert, daß er das digitale Signal auf den Treppenschalter 26 gibt und die Schaltung als ein normaler D-A-Wandler arbeitet. Dabei muß der Umwandlungsvorgang des A-D-Wandlers eingefroren oder im selben Zustand gehalten werden. In der Praxis wird jedoch der Taktimpuls der Logik- und Speicherschaltung 30 angehalten. Damit der Takt in der vierten Zeitlage vollständig gestoppt wird, kann die Schaltung auch so ausgelegt werden, daß ankommende Signale durch die Taktsteuerquelle 33 um die Dauer eines Zeitlagenimpulses verzögert werden und innerhalb dieser Verzögerungszeit entschieden wird, ob das D-A-Wandler-Unterbrechungssignal eingegeben werden soll oder nicht.

Wenn eine Unterbrechung durch den D-A-Wandler in die Zeitlage der Abtast- und Haltefunktion des A-D-Wandlers hineinreicht, wird die Abtast- und Haltcfunktion aufrechterhalten, um mit der eine höhere Priorität aufweisenden D-A-Umsetzung Schritt zu halten. In den anderen Zeitlagen hat die Funktion der D-A-Umsetzung die Priorität. Wenn das Unterbrechungssignal in der Mitte einer Zeitlage eingegeben wird, wird die Zeitlage für die D-A-Umwandlung benutzt, während die Funktion der A-D-Umwandlung. die bis zur Eingabe des Unterbrechungssignals ausgeführt wurde, aufgehoben wird. In diesem Fall gibt es wenigstens eine Zeitlage, während welcher weder der A-D-Wandler noch der D-A-Wandler arbeitet.

Um eine Phasendifferenz auf Grund der Asynciironisation einzustellen, ist eine extra Zeitlage D vorgesehen. Unter den Zeitlagen A. B. Cund D hängt die Wahl der B- und C-Zeitlagen ab von Faktoren wie der A-D-Wandler-Geschwindigkeit und der Natur des D-A-Wandler-Ausgangs-Stgnals. Wenn eine n-Bit-Kode-Umwandlung durchgeführt werden soll, können die Zeitlagen A = D- To B=C=n ■ To als die Zeitlagen bestimmt werden, die dem synchronisierenden System gleich sind. In einem bestimmten Fall, wie einem Synchronfall, werden A = T₀. B=η - To. C=(n + 1) - To.

D=O gewählt

Bei der vorausgehenden Erläuterung ist der gemeinsame Schaitungsteil lediglich der Teil des lokalen Dekodierers. Wenn jedoch ein nicht-linearer Kodierer mit einer D-D-Wandler-Schaltung verwendet wird, die zwischen der Logik- und Speicherschaltung und der

Treppenschaltung vorgesehen ist. kann ein Teil der D-D-Wandler-Schaluing gemeinsam verwendet werden. Überdies ist der Wert der Untcrbrechungs/cit nicht notwendigerweise das gan/zahlige Ein· oder Mehrfache einer Zeitlage des A-D-Wandlers.

Die asynchrone Signal-Verarbeitungsschaltung wird nun kurz beschrieben unter Bezugnahme auf den f-'iill. in dem diese Schaltung als Kodierer dient b/w. unter Bezugnahme auf den Fall, in dem diese Schaltung als Dekodiere r dient. in

Als erstes wird erläutert, wie eine asynchrone Sipnal-Vcrarl-ritunpssehnltung ;th KriHiercr arbeitet Wenn dem Kodiercr ein Analog Signal /uiieiiihrl wild wird dieses Signal von der \bt;t-,t i_:;u| I lalicschali'i'ig 28 abgetastet und (Irr Abtastw er! gehalten. ;ϊ

I λ sei .¹Ii L'.'mini men. ι la I) der AH.istw ert di'ii Pegel 1-1 •uilw ei^e. '■'. it· es I ι ί' 7 zeigt. f)ie I opk- 'Speii nets, 1 ..! Hing (O vi-t_s,,r₍;i Jen Multiplexer 2ϊ .iir'an.irs im: einen '^ir'ial /Ui l.rzeugiiiig eines Pegel·· /(I (l^;ig. 7). Dann iiM'ene' <.:ct η eppensi. tMi'ei 2ii >< i. ιίιΐί.ί ui in· u^· je Treppenschaliung 27 einen Pegel I 0 erzeug·, der dem Sitjn ι! enlspn. In. Als l-'olge d.i'.en wrirl·'¹» hl die Kc IiHj),H .';'' ί ■" '",illiini! 29 dv- .-Vi >,:ii:iit's -Signal der ■\h:,i-,! ii'ic.! 1 lallc'i haitun!: 28 im: diesem l'ei:el / 0 und iiiht e.n Vaihil >'es '. I₁-Im. hjti Weiic-s >, I <. aK wenn der y> Pegel des e'-.ler.·· hoher '-.: Das ν .V hermallen erhaltene I ■»..■■.k-Sigri.il w in! _:ii di'¹ l."i:ii·, Speichench.'l tiinp 50 gegeben, die ihrerseits mi* i'.-m Multiplexer 2ί '.erblinden ist. so dall in de' T' eppei;- ; haltung 27 ein Pegel /.I er/engt werden kann. Ni'-nit liefert die χι KomparatorschalMing 29 wiederum em Signa! des logischen Wertes »I«. Das Ergebnis uul /ur I igik/ Speicherschaltung 30 übertragen, die ihrerseits einen IVije! /. 2 bestimmt Zu diesem Zeitpunkt liefert die· Konijiaratorsehaltcnu 29 eine log'-.che "'·< <. die auch in π die Logik Speicherschaltung gegeben wird. Somi' bestimmt die Schaltung 30 als Nächstes einen Pegel /. 3. Anschlieliend werden der Reihe nach gleiche Verarbci tungsschritte durchgeführt, bis das durch die Ablast- und Halteschaltung 28 festgehaltene Analog-Signal kodiert »n und schließlich von der Logik'Speicherschaltung 30 an den Ausgang geliefert ist.

Wenn die asynchrone Signal-Verarbeiiiingsschaltung jedoch als Dekodierer dient, wird ein /'!geführtes digitales F.ingangs-Signal über das Pufferreeister 31 und λ· den Multiplexer 25 auf den Treppenschalter 26 gegeben.

Dann schaltet der Treppenschalter 26 einen vorbestimmten Schalter ein. so daß der dem /ugeführten digitalen Eingangs-Signal entsprechende Amplitudenwert in der Treppenschaltung 27 erzeugt werden kann. y> Die Tastschaltung 32 tastet das Ausgangs-Signal der Treppenscbpltune 27 ab und e'bt als analoges Ausgangs-S'gnal ab.

in dem erfindungsgemaß aufgebauten Kodierer/ Dekodierer 21 ist der Dekodiererseite Priorität eingeräumt. Es wird nun wieder F i g. 6 betrachtet. Von der asynchronen Signal-Verarbei'ungsschaUung wird verlangt, daß sie zu einem Zeitpunkt, zu welchem ein Signal von der asynchronen Signal-Verarbeitungsschaltung als Kodierer bis zum zweiten Bit kodiert worden ist. auf Dekodierung umschaltet. Der Kodierer arbeitet synchron mit einem Kodierenaktimpuls. um die Verarbeitung des ersten Bits, des zweiten Bits usw. auszuführen.

Wenn von der Schaltung verlangt wird, zu diesem bestimmten Zeitpunkt als Dekodierer zu wirken, entsteht eine Unterbrechungsperiode. Während dieser Periode wird die Dekodieroperation durchgeführt-Nach Beendigung der Dekodieroperalion nimmt die asynchrone Signal-Verarbeitungsschaltung wieder die Funktion eines Kodierers an und verarbeitet die restlichen Bits.

Als Kodierer speichert die asynchrone Verarbei tungsschaltung in einen· Flip-Flop od. dgl. das Ergebnis des Vergleichs, der von ier Komparatorschaltung 29 wahrend einer Rückkopplungsverarbeitungsoperation durchgeführt worden ist (was nachfolgend als COMP-Verarbeitung bezeichnet wird), stellt den Zähler, der die Λη/ahl Male der Verarbeitung in der Vergleichsverar- !■""fnp^schleifo /iihlt (wa«, nachfolgend als Zähl-Verar Il '.in:: !■».•/eu'h'iet wird) um einen Schritt weiter und '■'\/< '! e Logik'Speicherschaltung 30 (was nachfolgend al·. !( >'<\K Verarbeitung '^zeichnet wird) in Betrieb I¹Ic- !"!,(•■en. mil denen diese drei Verarbeiiiingsoperai·-'·' · durchgrfiihrl u edm. können gesunden einge ■■· ' werden.

'■■ en" der Betrieb des Kodicrers m dem lall, in

\'- ' Mill tin I M j Cf rt-ll.-iLlclli Ull£;-*^c ns I :'' " μκ Mc», iii-mii'i tu' Ίιι genannten Verarbei("nL"-s: h'iite verwende' λ:'Ί c'iirch eine I 'ntcrbrechvrii: generell beeinlriichtigt >·. μ.I. is' .C notwendig her.'iis/ufinder. welche der drei ■■; 'lei'.ingsc ipc.'rationen bc e'ntiachtigl worden ist. :;i ' -,!ce !'Ii,isc für die Wiederaufnahme der Verarbeiin..··· ι ·;)·.τ;·ιion nach Beendigung siei I Inierbrechung/u ''■'siiinnien Zi: diesem Zweck ist bei der nachfolgend ivschHc-^enen Ausfiihrungsform die asynchrone Signal-Vcrarbeitungsschait'.ing innerhalb einer Phasenperinde mit zwei Phasenpnsitionen Ci; und Cb versehen Wie im Zeitplan tier F i g. 8 gezeigt ist. werden die COMP- und /Al Il.-Opcrationcn bei der Phasenposition Cn durchgeführt, während die LOGIK-Opera'ion bei der Phasenposiiion Cb durchgeführt wird. Obwohl in diesem l^;a!i auf Cirund il.-r heiklen Phasendifferenz, die 'üiv-hfulgend beschrieben werden wird, ein Fehler auhretei) kann, ki'iin. ganz gleich, bei welcher Phase eine Unterbrechung auftritt, d. h.. ungeachtet ties Zustandes der Schaltung beim Auftreten der Beeinträchtigung, die Verarbeitungsoperation nach der erneuten Aktivierung der Schaltung korrigiert w»"^rclen durch Eliminieren des Unterbrechungszustandes bei der Phavenposition Cc. die als erste erscheint, nachdem das Unterbrechungsendsigpal te geliefert worden ist. Nachfolgend wird eine Ausführungsform eines Kodierers mit einer solchen Phasenbeziehung beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern.

Fs sei hier erwähnt, daß die Taktimpulse für die Funktion des Kodiererabschnitts 23 des Kodierers Dekodierers I vollständig asynchron sind zu denjenigen fur die Funktion des Dekodiererabschnitts 24. Aus diesem Grunde besteht die Möglichkeit.daß der Anstieg des Signals 11. das den Start einer Unterbrechung durch den Dekodiererabschnitt fordert, mit einer ähnlichen Phase wie der Anstieg des Zeitsteuerimpulses Ca auftritt. In einem solchen FaI! ist der größte Teil der Periode, während welcher der Zeitsteuemngsimpuls andauert, durch das Unterbrechungssignai Sw maskiert. Dies führt zu einem Impuls extrem schmaler Breite. W'enn dieser Impuls als Taktimpuls verwendet wird, wird unter Umständen lediglich eine der COMP- und ZÄHL-Verarbeitungsoperation durchgeführt, die andere jedoch nicht, so daß sich ein Nachteil ergibt. Wenn dieser Zustand auftritt, wird die weitere Verarbeitung, nachdem die Schaltung wieder die Funktion des Kodierers angenommen hau fehlerhaft wieder aufgenommen, und die nachfolgende Kodieroperation nicht

korrekt durchgeführt. Um dies zu vermeiden, ist eine vorbestimmte Sperrperiode vorgesehen. Die Vorrichtung zur Erzeugung eines eine Unterbrechtingsperiode repräsentierenden Signals Sw wird an Hand der F i g. 9 erläutert. In Fig.9 zeigt das Bezugszeichen ti ein Unterbrechungsstartsignal, das am Anschluß a eines Gatters 20 eingegeben wird; th bezeichnet ein Unterbrechungsstartsperrsignal, das am anderen Anschluß b des Gatten. 20 eingegeben wird; Ca und Ccsind Zeitsteuerungstaktimpulse; te ist das Unterbrechungsendsignal; Sw ist das Unterbrechungsperiodensignal; und Ca zeigt ein Verarbeitungssignai für den Kodierer. [Dieses Verarbeitungssignal wird gleichzeitig für das Speichern des Vergleichsergebnisses und das Zählen der Anzahl der Schleifenverarbeitungsmale verwendet. In F i g. 9 zeigen die Bezugszeichen l/und te Signale, die mit dem Dekodiererabschnitt synchron sind, und Ca, Cc. lh sind Signale, die mit dem Kodiererabschnitt synchron sind. Der Impuls th überdeckt die Periode fl '.!nniittelbsr vor dem Anslipp vnn C*n und clip Periode / 2 unmittelbar nach dem Anstieg von Ca. Wenn, während /Λ»1« ist, ein Unterbrechungsstartimpuls ti am Punkt a zugeführt wird, wird er durch das Gatter 20 blockiert und daran gehindert, die Setzanschlüsse von Festhalteschaltungen 19 und 14 zu ereichen. Wenn in einem solchen Fall die Anstiegsphasenbeziehung zwischen den Impulsen ti und th heikel wird und ein Signal extrem schmaler Breite den Punkt cerreicht. was die Operation der Festhalteschaltung 14 ungewiß macht, wird kein Fehler verursacht, wenn nur die Dauer des Impulses ti genügend lang ist, um die Festhalteschaliung 14 in den Setzzustand zu bringen, nachdem th abgeklungen ist. und die Dauer f 2 genügend lang für den Impuls Ca ist, um ausreichend als Impulssignal zu wirken. Es sei angenommen, daß die Zeit, die für die erwähnten Impulse nötig ist, um die Operation der Festhalteschaltungen 19 und 14 sicherzustellen, t3 ist und daß die Dauer eines Impulses ti länger als t 1 4- f2 + r3 gemacht ist. Gleichgültig, wie die Phasenbeziehung zwischen ti und th ist: Wenn einmal ein Impuls ti aufgetreten ist, beginnt die Unterbrechung unbedingt entweder bevor die Verarbeitungsoperation mit Ca durchgeführt ist oder nachden die Operation korrekt ausgeführt worden ist. Sieht man eine ausreichende Periode vom Auftreten von ti auf der Dekodiererseite bis zu dem Zeitpunkt, zu welchem der Impuls das Gatter der Tastschaltung öffnet, vor, muß die Operation des Dekodiererabschnitts nicht verschlechtert werden, obwohl die Unterbrechungsperiode im Größenbereich von th verzögert worden ist. Wenn das die Festhalteschaltung setzende Signal, das am Punkt c entsteht, eine geringe Breite hat. besteht die Möglichkeit, daß die Festhalteschaltungen 19 und 14 zu unterschiedlichen Zeitpunkten gesetzt werden. Da die Festhalteschaltung 19 nur zum Rücksetzen der Festhalteschaltung 14 verwendet wird, ist eine solche Möglichkeit jedoch vernachlässigbar, wenn sie auftritt Durch Einrichtung von th tritt die Nichtbetriebsfähigkeit während der Unterbrechungsperioden unbedingt auf, wenn die COMP- und ZÄHL-Verarbeitungsoperationen vorbei sind oder nach Vervollständigung der LOGIK-Verarbeitungsoperation. Durch Rücksetzen der Festhalteschaltung 14 mit dem ersten Signal Cc nach dem Auftreten von te kann die Verarbeitungsoperation nach ihrer Wiederaufnahme korrekt ausgeführt werden.

Bei der vorausgehenden Ausführiingsform wird eine Erläuterung des FaIK gegeben, in dem die COMP- und ZÄHL-Verarbeitungen mit dem Signal Ca durchgeführt werden und die LOG IK-Verarbeitung mit dem Signal Cb ausgeführt wird. Auch wenn bei der Erfindung eine Phasenbeziehung vorgesehen wird, die sich von der Vorausgehenden unterscheidet, kann die Verarbeitungsoperation nach dem Ende der Unterbrechungsperiode korrekt und leicht wieder aufgenommen werden dadurch, daß eine Sperrperiode eingerichtet wird, die der Dauer von th äquivalent ist.

Wie aus Vorstehendem hervorgehl, erlaubt vorliegende Erfindung die gemeinsame Verwendung der Treppenspannungsgeneratorsehaltung 2. ohne daß irgendeine unerwünschte Störung zwischen der Funktion als Kodierer und der Funktion als Dekodierer auftritt.

F i g. 10 zeigt ein ausführliches Schaltbild der Abtasten und Halteschaltung 28 der F i g. 5. in der OP einen Operationsverstärker kennzeichnet und C ein Kondensator ist zum Speichern eines abgetasteten Signals jedesmal, wenn ein Schalter S geschlosen ist.

F i g. 11 zeigt eine ausführliche Schaltung des Komparators 29 der F i g. 5, die dem Fachmann wohlbekannt ist. Eine ausführliche Erläuterung der Schaltung ist hier nicht erforderlich. Cp ist eine Vergleichsschaltung und K ist eine Festhalteschaltung.

Fig. 12 zeigt ein ausführliches Schaltbild der Logik·

ω und Speicherschaltung 30 mit einem Verteilerabschnitt (DIST) der Fig. I. der eine Anzahl von NAND-Schaltungen aufweist.

Fig. 13 zeigt eine ausführliche Schaltung zur Verwirklichung des Multiplexers 25 der F i g. 5.

Die Fig. 14 und 15 bilden einen Treppenspannungsgenerator mit einem Treppenschalter 26 bzw. einer Treppenschaltung 27 der F i g. 5. Der Treppenschalter in Fig. 14 umfaßt drei Transistoren Ti, Tj. Ti für jede Stule. Es handelt sich dabei nicht um eine neue Schaltung, so daß eine detailliertere Erläuterung hier nicht erforderlich ist. Bei der Treppenschaltung in Fig. 15 handelt es sich ebenfalls um eine herkömmliche Treppenschaltung.

Fig. 16 zeigt ein Beispiel der Puferschaltung 31 der Fig. 5. die ein Flip-Flop für jede Stufe aufweist. Fig. 17 zeigt ein ausführliches Schaltbild der Tastschaltung 32 der Fig. 5. in welcher OP einen Operationsverstärker bezeichnet zur Erzeugung eines Analog-Signals jedesmal, wenn der Schalter S durch Taktimpuise geschlossen

so ist.

Fig. 18 zeigt Steuertaktimpulse von der Steuertaktquelle 33. die jeden der Schaltungsabschnitte 25 bis 32 steuert. Im vorliegenden Fall zeigt der Zeitplan einen Fünf-Bit-Kodierer des Rückkopplungstyps mit PRt-PRiUTXdD₁-Ds.

Gemäß vorausgehender Erläuterung ist bei der asynchronen Signal-Verarbeitungsschaltung eine Sperre vorgesehen, um eine Unterbrechung durch den D-A-Wandler während einer bestimmten Zeitperiode zu verhindern, während welcher der A-D-Wandler noch arbeiten soll. Somit ist ein unerwünschtes Umschalten von der A-D-Umsetzung in die D-A-Umsetzung verhindert.

Hierzu 9 Blatt Zeichnungen

Claims (3)

Patentansprüche;

1. Signalverarbeitungsschaltung mit einem Dekodiererteil, der einen Digital/Analog-Wandler zum Umwandeln eines Digitalsignals in ein Analogsignal aufweist, und mit einem Kodiererteil des Rückkopplungstyps zum Umwandein eines Analogsignals in ein Digitalsignal, wobei der Digital/Analog-Wandler des Dekodiererteils als örtlicher Dekodierer dient und die Verarbeitungszeiten von Dekodiererteil und Kodiererteil innerhalb einer Abtastzeitperiode untergebracht sind, dadurch gekennzeichnet, daß zum asynchronen Betrieb von Kodiererteil einerseits und Dekodiererteil andererseits zusätzlich eine Spielraumzeitlage innerhalb der Abtastzeitperiode untergebracht ist, die gestattet, daß beim Eingeben des Digitalsignals in den Dekodiererteil (24) die Verarbeitung durch den Kodiererteil (23) angehalten und die Verarbeitung durch den Dekodiererteil (24) ausgeführt wird.

2. Scha'sung nach Anspruch 1, dadurch gekennzeichnet, daß eine Unterbrechungssignalgeneratorschaltung (F i g. 9) zur Erzeugung eines Sperrsignals vorgesehen ist, um eine vorbestimmte Sperrperiode zu erzeugen, während welcher die Unterbrechung des Kodiererteils (24) gesperrt ist

3. Signalverarbeitungsscbükung nach Anspruch 2, dadurch gekennzeichnet, daß die Unterbrechungssignalgeneratorschaltung umfaßt:

ein Sperrgatter (20), das an seinem Signaleingang mit einem dekodierersynchronen Unterbrechungsstartsignal (ti) und an seinem Sperreingang mit einem kodierersynchroner· Unterbrechungsstartsperrsignal (th) beaufschlagt ist, eine erste Festhalteschaltung (14), deren Setzeingang mit dem Ausgang des Sperrgatters verbunden ist und deren Ausgang ein Unterbrechungssignal (SW) Hefen, und eine zweite Festhalteschaltung (19), deren Setzeingang ebenfalls mit dem Ausgang des Sperrgatters (20) verbunden ist, deren Ausgang mit ι dem Rücksetzeingang der ersten Festhalteschaltung (14) verbunden ist und deren Rücksetzeingang mit einem dekodierersynchronen Unterbrechungssendesignal (te) beaufschlagt ist.