DE2603154A1

DE2603154A1 - Lsi-baustein

Info

Publication number: DE2603154A1
Application number: DE19762603154
Authority: DE
Inventors: Wolfgang Dipl Ing Fakler; Bernward Dipl Ing Roessler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-01-28
Filing date: 1976-01-28
Publication date: 1977-08-04
Also published as: DE2603154B2; DE2603154C3

Description

TSI-Baustein
Die Erfindung betrifft einen elektronischen Baustein, der aufgrund von Großintegration z.B. 1000 oder 10 000 ocr noch mehr IG-FETs (insulated gate FETs), also z.B. MOS-FETs, enthält. Unter IG"PETs werden hier nicht nur solche Transistorstrukturen verstanden, die auf der Oberfläche eines Halbleiterträgers angebracht sind, sondern auch solche, die auf Isolatorkörpern angebracht sind und z.B. ESFI-FET genannt werden. Bei der Erfindung handelt es sich also um einen LSI-Baustein mit IG-FETs.
In der Druckschrift 1ESE International Solid State Circuits Conference (ISSCC) l971, S. 80 bis 82, insbesondere Figur 4 und 3 ist ein MOS-LSI-Speicherbaustein beschrieben, welcher eine großintegrierte Matrix mit z.B. 2048 jeweils über ein Steuergate gesteuerte p-Kanal-Enhanoement-Steuer-FETs und mit weiteren 2048 ungesteuerten p-Kanal-Enhancement-Speicher-FETs enthält. Ein solcher Baustein wird von der Fa. Intel unter der Bezeichnung 1702 vertrieben. Gemaß Figur 3 bildet die Reihenschaltung der Hauptstrecken eines solchen Steuer-FET :und eines individuell diesem Steuer-FET zugeordneten ungesteuerten Speicher-FET jeweils eine einzelne Speicherzelle.
Der Steuer-FET weist ein von außen galvanisch mittels Steuerpotential steuerbares, vom Kanal durch einen Isolator isoliertes Steuergate auf; es handelt sich also um einen IG-FET mit steuerbarem Steuergate. Der Speicher-FET weist seinerseits jeweils ein rundum von einem Isolator isoliertes, in elektrischer Hinsicht floatendes, im programmierten Zustand negativ aufgeladenes Speichergate auf, wodurch dieser Speicher-FET im unprogrammierten Zustand nichtleitend und im programmierten Zustand leitend ist; es handelt sich hier also um einen IG-FET mit floatendem Speichergate. 2048 solche Reihenschltungen der Hauptstrecken jeweils eines Steuer-FET und eines Speicher-FET sind also zu einer Matrix angeordnet. Die Reihenschaltungen sind dabei jeweils zwischen einer Spannung quelle und einer Matrix-lieseleitung eingefügt, wobei diese Matrix-Leseleitung hier auch als Spaltenleitung aufgefal3t werden kann. Die Zeilenleitungen sind mit den Steuergates der Steuer-FETs verbunden. Sobald ein 1-aus-n-Zeilendekodierer, der die ihm zugeführte Zeilenadresse dekodiert, der ausgewählten Zeilenleitung und damit dem Steuergate des ausgewählten Steuer ET Wein erstes Binärzeichen liefert, das diesen ausgewählten Steuer-FET in seinen leitenden Zustand steuert, zeigt der Strom oder das Potential der mit der betreffenden Speicherzelle verbundenen Spaltenleitung bzw.
Matrix-Leseleitung an, ob der Kanal des Speicher-FET der betreffenden Speicherzelle nichtleitend oder leitend ist ob also das floatende Speichergate des Speicher-Enhancement-FET ungeladen, d.h. unprogrammiert oder negativ geladen, d.h. programmiert, ist.
Der bekannte 151-Speicherbaustein enthält ferner die zur Steuerung der Matrix dienende Randelektronik, welche ebenfalls aus einer Vielzahl von p-Kanal-MOS-FETs aufgebaut ist.
Die Randelektronik dieses LSI-Speicherbausteines enthält nämlich zwischen Speicherbausteineingängen und der Matrix den Dekodierer, der hier aus dem bereits genannten 1-aus-n-Zeilendekodierer und einem 1-aus-n-Spaltendekodierer besteht.
Ferner enthält die Randelektronik zwischen einem SpeIcherbausteinausganz und der Matrix einen gleichzeitig als Puffer dienenden Leseverstärker. Sie enhält auch noch eine Steuereinheit zur Steuerung der Programmierung, also zur Steuerung der Schreibvorgänge - es handelt sich hier nämlich um einen 151-ROM-Spelderbauste n, welcher mit elektrischen Mitteln programmiert werden und welcher zwar nicht bitweise oder wortweise, jedoch bausteinweise mit Hilfe von ultraviolettem Licht gelöscht und, nach dieser viele Minuten dauernden völligen Löschung sämtlicher Speicherzellen, mit elektrischen Mitteln neu programmiert werden kann. Da eine solche mit optischen Mitteln bewirkte Löschung umstandlich ist.und da hierbei nur eine Totallöschung möglich ist, dient der Speicherbaustein im wesentlichen nur als ROM. Weitere Einzelheiten über das Prinzip dieses Speicherbausteins sind in Sol.St.Electronics 17 (1974), S. 517-529, IEEE Sol.St.
Circ. J. SC(1971) Nr. 5, S. 301-506 und teilweise in DT-OS 2 129 181 = US-PS 3,775, 721 angegeben, vgl. auch Carr und Mice, MOS-LSI Design and Application Mc-Graw Hill i972, S. 195-228, besonders Figur 7.3.
In diesem bekannten Speicherbaustein hat der eine Dekodiererteil, nämlich der 1-aus-n-Zeilendekodierer, beim Programmieren und beim lesen einer Speicherzelle nicht nur das erste Binärzeichen an die ausgewählte Zeilenleitung der Matrix über den entsprechenden Dekodiererausgang zu liefern. Dieser Zeilendekodierer hat gleichzeitig auch über seine übrigen, mit den übrigen Zeilenleitungen verbundenen Ausgänge jeweils zweite, gegenüber dem ersten Binärzeichen positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix zu liefern.
Das erste im Vergleich zum zweiten Inärzeichen negative Binärzeichen steuert die mit der betreffenden Zeilenleitung verbundenen Steuergates der dieser Zeilenleitung zugeordne--ten Steuer-FETs so, daß die Hauptstrecken aller dieser p-Kanal-Steuer-FETs leitend werden. Falls der zum Steuer-FET jeweils in Reihe geschaltete Speicher-FET aufgrund seiner Programmierung, also aufgrund einer in seinem floatenden Speichergate gespeicherten negativen Ladung, ständig leitend ist und falls zusätzlich der Spaltendekodierer die betreffende Reihenschaltung bzw. Speicherzelle, z.B. über die zugeordnete Spaltenleitung, ausgewählt hat, etwa indem er ein Betriebspotential an die betreffende Spaltenleitung anschließt, fließt ein Strom durch die betreffende Speicherzelle. Dieser Strom selbst oder ein dadurch erzeugtes Potential kann als Ausgangssignal dienen. Fall jedoch auf dem floatenden Speichergate des betreffenden Speicher-FET keine ladung gespeichert ist, ist dieser Speicher-FET nichtleitend. In diesem Falle fließt über die Speicherzelle bei leitendem Steuer-FET kein Strom, also auch nicht über die Spaltenleitung bzw. Matrix-Leseleitung - dementsprechend verschieden sind dann auch die zugehörigen Potentiale.
Der Strom durch die Speicherzelle oder ein zugehöriges Potential zeigt also an, ob der Speicher-FET der betreffenden Speicherzelle programmiert ist, d.h. hier bei einem solchen Speicher-FET-Typ ein negativ aufgeladenes floatendes Speichergate besitzt, oder nicht programmiert ist, also ein entladenes floatendes Speichergate besitzt.
Alle MOS-FETs der Matrix und der Randelektronik dieses bekannten LSI-Speicherbausteins besitzen, wie beschrieben, p-Kanäle. Solche p-Kanalßausteine haben aber den Nachteil1 daß sie langsamer arbeiten als n-Kanal-Bausteine, da die freen Elektronen in n-Kanälen beweglicher sind als die freien Löcher in p-Kanälen. Darüber hinaus sind solche p-Kanal-Bausteine an ihren Eingängen und Ausgängen nicht TTL-kompatibel und auch nicht ohne weiteres kompatibel zu n-Kanal-Schaltungen, weil dazu die Betriebsspannungen und die Signalbits ungünstige Polaritäten und/oder Größen aufweisen.
Würde man den bekannten LSI-Baustein jedoch mit n-Kanal-FETs statt mit p-Kanal-FETs herstellen, dann würde jedoch die Programmierung de? n-Kanal-Speicher-FETs, nämlich die Aufladung ihrer floatenden Speichergates, mit Lhern statt mit Elektronen durchgeführt werden müssen, was ganz erhebliche Schwierigkeiten bereiten würde. Es ist also unzweckmäßig, zur Verbesserung der Arbeitsgeschwindigkeit und der Kompabilität dIe p-Kanäle durch n-Kanäle zu ersetzen; p-Kanal-Speicher-FETs mit floatendem Speicchergate sind nämlich nicht ohne weiteres durch n-Kanal-Speicher-FED mit floatendem Speichergate ersetzbar, ohne grundlegend die elektrischen Punktionen der Matrix zu beeinflussen.
Wenn man also ähnliche, aber schnelle TTL- und n-Kanalkompatible Bausteine herstellen will, so hatte es zunächst den Anschein, als hätte man in solchen Fällen einen anderen Matrixaufbau anzuwenden; ein Teil der Aufgabe der Erfindung besteht jedoch darin, die Schnelligkeit und Kompatibilität zu verbessern und trotzdem die scheinbar zu langsamen p-Kanal-Matrizen, vor allem die p-Kanal-Steuer-FETs1 verwenden zu können, zB, um bisher schon anderweitig benutzte Herstellungsmaßnahmen und Programmierverfahren auch beim neuen Baustein benützen zu können, Es kann auch weitere Gründe geben, weswegen man p-Kanal-Steuer-FETs innerhalb der Matrizen anbringen will, z.B. weil man C-M05-Speicherzellen mit p-Kanal-Steuer-FETs und n-Kanal-Speicher-FETs anbringen will, die also Speicherzellen z.B. gemäß der An meldung/Patent P 24 45 077.9 = VPA 74/6186 enthalten; die n-Kanal-Speicher-FETs können dabei zusätzlich gemäß dem luxemburgischen Patent 72.605 (=deutsche Anmeldung/?atent P 24 45 137.4 = VPA 74/6185) mit negativ aufladbaren, an sich floatenden Speichergates ausgestattet sein, wodurch der Kanal dieser Speicher-FETs im aufgeladenen Zustand des Speichergate in den nichtleitenden oder in den iibermäßig sperrenden Zustand im Vergleich zum nicht aufgeladenen Zu- .nd des Speichergate gesteuert wird - hierbei sind allerdings die auf der Matrix-Leseleitung bzw. Spaltenleitung ernaltenen Ausgangssignale der gelesenen Speicherzelle im Vergleichzum Ausgangssignal der bekannten p-Kanal-Speicherzelle jeweils invertiert.
Es ist bekannt, 1-aus-n-Dekodierer als sog. Tannenbaumdekodierer (Transfer-tree") aufzubauen, vgl. z.B. Keister et al., Design of Switching Circuits, 7. Auflage, 1959, 113 und US-PS 2,682,043, Fig. 3 und 3a. Ein solcher Tannenbaumdekodierer stellt eine Vielzahl miteinander vermaschter UND-Glieder dar. Wegen der starken Vermaschung wirken die meisten Schaltstrecken des Tannenbaumdekodierers nicht nur auf eInen einzigen Dekodiererausgang, sondern gleichzeitig auf viele Dekodiererausgänge. Durch diese Vermaschung ist eine Einsparung von Schaltstrecken möglich.
Man benötigt nämlich eigentlich nur noch 2n-1 Schaltstrecken, wobei n die Anzahl der Dekodiererausgänge darstellt. Die Schaltstrecken können dabei auch durch die Hauptstrecken von IG-FETs, also z.B. von MOS-FETs, gebildet sein.
Diese Tannenbaumdekodierer, z.B. als Zeilendekodierer verwendet, können so konstruiert werden, daß ihr Energieverbrauch gering ist. Man kann dazu nämlich vorsehen, daß verlustwärmeerzeugende Ströme niederohmig nur über den auf die ausgewählte Zeilenleitung wirkenden Zeilendekodiererausgänge fließen, wobei gleichzeitig über alle anderen Dekodiererausgänge keine Ströme niederohmig fließen.
Solche Tannenbaumdekodierer weisen bei der Herstellung in integrierter Technik mit MOS-PETs jedoch trotz der gering gen Zahl von Schaltstrecken einen erheblichen Flächenbedarf auf. Der hohe Flächenbedarf ist hauptsächlich durch die Schwierigkeit bedingt, dIe Substratoberfläche optimal auszunutzen. Entweder muß man hier viele, verschieden lange Leitungen zwischen den einzelnen iG-FET-Hauptstrecken anbringen5 wodurch im Betrieb die kapazitiven Komponenten des Hauptstreckenstromes verschieden groß und oft nicht mehr unbeachtlich groß werden, oder eine Vielzahl der I-FETs ist mit außerordentlich breiten Kanälen, also mit außerordentlich ausgedehnten Drain- und Source-Bereichen auszustatten, wodurch sowohl der ohmsche als auch der Irapazitive Leitwert zwischen diesen ausgedehnten Drain- und Source-Bereichen einerseits und dem Substrat andererseits stark zunimmt, so daß auch hier die entsprechenden Komponenten des Hauptstreckenstromes unangenehm groß sind. Überdies ist der Abstand der einzelnen Schaltstrecken auf der Substratoberfiäche nicht beliebig verringerbar, um unerwünschte Kurzschlüsse über das Substrat zu vermeiden. Solche Tannenbaumdekcdlerer aus IG-FETs rit außerordentlich.
breiten Kanälen verbrauchen daher im Betrieb wegen des niedrigen Sperrwiderstanaes auch relativ hohe ohmsche Verlustenergienfund bei hoher Arbeitsgeschwindigkeit vor allem auch hohe kapazitive Leistungen - letztere können aber Störspannungen auf den Gleichstromversorgungsleitungen erzeugen, wodurch der Betrieb aller an die gleichen Versorgungsleitungen angeschlossenen digitalen Schaltungen gefährdet ist, vgl. elektronische Rechenanlagen 10 (1968) Heft 4, 177-179; AEÜ 24 (1970) 263-268; sowie DU-OS 2 246 611 = VPA 72/6149 = US Ser.No. 399,259 Wie mikroskopische Betrachtungen des oben genannten Bausteins 1702a zeigen, enthält auch er einen Tannenbaumdekodierer.
Die Erfindung löst die neue Aufgabe, den Betrieb eines raschen, TTL- und n-Kanal-kompatiblen IG-FET-LSI-Bausteins mit einer steuerbare p-Kanal-Steuer-FETs enthaltenden Matrix bei geringem Bedarf von ohmschen und kapazitiven Verlustetrömen zu ermöglichen. Es zeigte sich, da13 der auf dem erfindungsgemäßen Baustein angebrachte, wegen der Großintegration mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer oft nicht nur besondere geringe Verlustströme, sondern überdies im Vergleich zu Tannenbaumdekodierer sogar einen relativ geringen Platzbedarf bei guter Platzausnutzung und geringen leitungslängen zwischen .den einzelnen Schaltstrecken, a.h. iGFE'PHauptstrecken, aufweist. Vor allem wegen der geringen, im allgemeinen weitgehend konstanten kapazitiven Verlust ströme im Bereiche des Zeilendekodierers sind die auf den Gleichstromversorgungsleitungen auftretenden Störspannungen relativ klein und weitgehend konstant.
Die von den Zeilendekodierern gesteuerten, mit p-Kanal ausgestatteten Steuer-FETs der Matrix können jeweils Bestandteile von Speicherzellen oder auch z.B. Bestandteile von Koppelpunkten einer Koppelmatrix, z.B. in einem gegen Störspannungen empfindlichen elektronischen Fernsprech-Vermittlungssystem sein. Die Erfindung ist also nicht nur begrenzt auf einen LSI-austein mit einer Speicherzellen-Matrix. Die Erfindung ist also nicht auf einen einzigen bestimmten Zweck beschränkt, den die betreffenden p-Kenal-Steuer-FETs erfüllen. Sie betrifft auch einen lSI-Baustein mit einer sonstigen matrixförmigen Baugruppe, die vom Zeilendekodierer gesteuerte, in den Matrix-Kreuzungspunkten angebrachte p-Kanal-Steuer-FETs enthält . Die Erfindung betrifft also Matrizen mit einer Vielzahl von p-Kanal-Steuer-FETs, an deren Steuergates ein negatives erstes B4-närzeichen gelegt wird, falls der betreffende Steuer-FET ausgewählt ist, d.h. in seinen leitenden Zustand gesteuert werden soll, und an dessen Steuergate ein zweites, gegenüber dem ersten Binärzeichen positives Binärzeichen gelegt wird, falls der betreffende Steuer-FET nicht ausgewählt ist, d.h. in seinen nichtleitenden Zustand gesteuert werden soll..
Die Erfindung geht aus von einem LSI-Baustein, enthaltend eine Matrix mit gesteuerten, jeweils einen p-Kanal und ein steuerbares Steuergate aufweisenden, an den Steuergates mit Zeilenleitungen der Matrix verbundnen IG-Steuer-FETs, ferner eine zur Steuerung dieser Steuergates dienende IG-FET-Randelektronik, die, im Betrieb zur Steuerung eines ausgewählten Steuer-PET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FETs verbunden ist, liefert.
und die gleichzeitig zweite, gegenüber dem ersten Binärzeichen positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix liefert. Der erfindungsgemäße Baustein ist dadurch gekennzeichnet, daß der in der Randelcktronik enthaltene, mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer als Schaltstrecken mindestens n. also mindestens dreimal soviel n-Kanal-IG-FETs enthält als r, nämlich die Anzahl der Zeilendekodiererausgänge, beträgt und daß die TG-FETs dieses Zeilendekodierers n UND-Glieder.
die jeweils aus einer Serienschaltung der Hauptstrecken von n-Kanal-IG-FETs gebildet sind und deren Ausgang jeweils mit einer der Zeilenleitungen verbunden ist, also so viele UND-Glieder bilden, als n, also die Anzahl der Zeilenleitungen, beträgt.
Beim erfindungsgemäßen Baustein ist also die Randelektronik mit n-kanal-IG-FETs aufgebaut, welche schneller als p-Kanal-MOS-FETs sind. Darüber hinaus sind diese IG-FETs nicht zu einem nur 2n-1 FETs enthaltenden Tannenbaumdekodierer angeordnet, sondern zu einem die UND-Glieder enthaltenden Zeilendekodierer, der ausdrücklich mehr IG-FETs als ein Tannenbaumdekodierer enthält. Die UND-Glieder des Zeilen kodierers sind daher unvermascht oder zumindest viel weniger vermascht als bei einem Tannenbaurndekodierer. Bei der Erfindung sind die beim Betrieb des Dekcdierers auftretenden, wechselnd großen Störspannungen auf den Gleichstromversorgungsleitungen und evtl. auch auf den Leitungen der Adresseneingänge vermindert, und zwar insbesondere wegen der mangels starker Vermaschung gegebenen Möglichkeit, kurze, unter sich ähnlich lange Leitungen zu verwenden.
Hohe, kapazitive Sperrleitwerte zwischen den Drain-Source-Bereichen einerseits und dem Substrat andererseits sind vermieden im Vergleich zu Tannenbaumdekodierern mit breitkanaligen IG-FETs. Dieser Vorteil ist trotz der höheren Arbeitsgeschwindigkeit und der erreichten TTL- und n-Kanal-Kompatibilität erreicht. Der Zeilendkodierer hat zusätzlich trotz der Erhöhung der Anzahl seiner IG-FETs einen auffallend geringen Platzbedarf, vor allem weil große Leitungslängen zwischen den Hauptstrecken und große Kanal breiten vermeidbar sind. Es zeigte sich außerdem, daß die p-Kanäle der in der Matrix enthaltenen Steuer-FETs die Arbeitsgeschwindigkeit des Bausteins auffallend wenig beeinflussen, da dessen Arbeitsgeschwindigkeit im wesentlichen nur von der Arbeitsgeschwindigkeit des n-Kana'l-iekodierers abhängt.
Die Erfindung wird anhand der in den Figuren 1 bis 8 gezeigten Ausfühnrngsbeispiele näher erläuert, wobei Fig. 1 das Prinzip sowie Fig. 2 und 3 je einen Teil eines erfindungsgemäßen Ausführungsbeispiels des erfindungsgemäßen LSI-Bausteins mit dreidimensionalem, elektrisch programmierbarem, optisch löschbaren Speicher für 8x64 Byte, Fig. 4 einen Ausschnitt aus dem in Fig. 2 und 3 gezeigten LSI-Baustein, Fig. 5 und 7 Diagramme zur Erläuterung der Lese- bzw.
Programmiervorgänge, Fig. 6 einen weiteren Ausschnitt des in Fig. 2 und 3 gezeigten LSI-Bausteins und Fig. 8 ein Beispiel für die Anbringung von Wannen euf diesem LSI-Baustein zeigen.
Die nebeneinander gelegten Figuren 2 und 3 zeigen gemeinsam ein erfindungsgemäß aufgebautes LSI-Bausteinbeispiel BS mit einem in elektrischer Hinsicht dreidiemensionalen, nämlich 8 zweidimensionale Matrixebenen enthaltenen Speicher, wobei die 8 verschIedenen, zweidimensionalen Matrixebenen in räumlicher Hinsicht nebeneinander auf der Oberfläche des BausteIns angeordnet sind: Jede Matrixebene enthält 8 Spalten und 64 Zeilen, wobei die erste Matrixebene die Spaltenleitungen Y1...8 und entsprechend die achte Matrixebene der Spaltenleitungen Y57...Y64 enthält. Die zweite Matrixebene enthält demnach die in Fig. 2 und 3 der Übersichtlichkeit wegen nicht gezeigteriSpaltenleitungen Y9...Y16. In ;ieder der acht Matrixebenen wird jeweils 1 Bit eines 8 Bit umfassenden Wortes, also jeweils 1 der 8 Bit eines Byte, jeweils niit der gleichen Spalten- und Zeilenadresse zespeichert. Da die Spalten- und Zeilenadressen jedes Bit des Byte gleich sind, sind die betreffenden Zeilen und Spalten der 8 Matrixebenen über einen einzigen, gemeinspmen Zeilendekodierer Zd und einen einzigen, gemeinsamen Spalterdekodierer Sd ansteuerbar, vgl. auch das in Fig. 1 gezeigte Prinzip dieses Bausteins BS. Der XSI-Baustein BS enthalt also eine großintegrierte, dreidimensionale Matrix mit eigentlich 64, allen Matrixebenen gemeinsamen Zeilenleitungen ZL1...ZL64 und insgesamt 8x8 Spaltenleitungen Y1 .Y64.
An den insgesamt 64x64, also 4096 Kreuzungspunkten der Spaltenleitungen Y und Zeilenleitungen X/ZL sind erfindungsgemäß jeweils die gesteuerten, mit p-Kanal ausgestatteten Steuer-FETs T2 angebracht, vgl. z.B. in Fig.
und 2 den Steuer-FET T2, der am Kreuzungspunkt der Zeilenleitung X1/ZL1 mit der Spalten leitung Y1 in der Speicherzelle Z1 angebracht ist. Fig. 1 zeigt nur den einzigen Steuer-FET T2 der einzigen Speicherzelle Z1. Die übrigen 4095 Steuer-FETs der übrigen, gleichartig aufgebauten 4095 Speicherzellen sind in Fig. 1 zur Förderung der Übersichtlichkeit der Figur nur symbolisch durch die den Zeilenleitungen ZL, Spaltenleitungen Y und dem Stromversorgungsanschluß YZ entsprechenden Vielfachzeichen und in Fig. 2 und 3 entsprechend detaillierter angedeutet, Da es sich im hier gezeigten Ausführungsbeispiel um Speicherzellen handelt, die Jeweils die Reihenschaltung eines vom l-aus-64-Zellendekodierer Zd gesteuerten p-Kanal-Steuer-FET T2 und eines ein floatendes Speichergate aufweisenden p-Kanal-Speicher-FET T1 enthalten, vgl. Fig. 1 und 2, sind zum Betrieb dieser Speicherzellen an sich jeweils auch solche Spannungen und Ströme zuführbar, wie sie bei dem oben genannten, bekannten 2048-Bit-LSI-Baustein 1702a innerhalb der einzelenn Speicherzellen zum lesen und Programmieren verwendet werden.
Der TSI-Baustein Bs enthält erfindungsgemäß die zur Steuerung der Steuer-FETs T2 dienende Randelektronik; hierzu gehört vor allem der Dekodierer Dek, welcher bei dem gezeigten Ausführungsbeispiel einen 1 -aus-64-Zaiiendekodierer Zd mit 64 Ausgängen X1.... X64 und 6 Adresseingängen aO...a5, sowie einen 1-aus-8-spaltendekodierer Sd mit 8 Ausgängen S1...S8 und 3 Adresseingängen a6...a8 enthält. Jeder Zeilendekodiererausgaig X ist über eine eigene Zeilenleitung ZL mit den Steuergates von jeweils 8x8=64 Steuer-FETs verbunden, nämlich mit jeweils 8 Steuer-FETs pro Matrixebene. jeder Spaltendekodiererausgang S, z.B. S1, ist über jeweils 8 verbundene Spaltenleitungen Y, in diesem Falle Y1, Y9....Y57 mit jeweils 8x64=512 Speicherzellen Z und damit mit der Hauptstrecke von deren Steuer-FETs T2 verbunden, nämlich mit jeweils 64 Speicherzellen pro Matrixebene.
Wird also einer der. Ausgänge X des Zeilendekodierers Zd sowie gleichzeitig einer der Ausgänge des Spaltendekodierers Sd gleichzeitig aktiviert, vgl. Fig 1 und 2, dann werden in jeder der 8 Matrixebenen jeweils eine einzige Speicherzelle, vor allem der in dieser Speicherzelle jeweils enthaltene Steuer-FET, angesteuert. Der aktivierte Ausgang des Spaltendekodierers Sd steuert nämlich jeweils über einen Spannungsteiler T4/T7 den Spaltenschalter T3 der betreffenden Spaltenleitung in jeder Matrixebene. Gleichzeitig steuert der aktivierte Ausgang S des Zeilendekodierers Zd jeweils eine ausgewählte Zeilenleitung X in jeder Matrixebene, so daß gleichzeitig die 8 jeweils an den Kreuzungspunkten angebrachten Speicherzellen, nämlich deren Steuer-FET und deren Speicher-FET angesteuert sind, vgl. auch Fig.
Je nachdem, welche Potentiale dabei an die 8 so ausgewählten Speicherzellen über die Zeilenleitung Ze, Spaltenleitung Y und Stromversorgung YZ gelegt werden, wird nun der Speicher-FET der betreffenden Speicherzelle über seinen jetzt leitenden, in Reihe geschalteten Steuer-FET und überdie Spaltenschalter T3 gelesen, programmiert oder evtl. auch gelöscht, letzteres falls es sich um einen elektrisch löschbaren Speicher-FEn' handelt, vgl.
z.B. IEEE, Je of Sol.St.Circ.SC7, Nr. 5, Okt.1972, 369-375.
Der Zeilendekodierer Zd enthält soviele UND-Glieder Zd1 bis Zd64, als die Anzahl der Zeilenekodiererausgzne X beträgt, - wegen der Übersichtlichkeit ist in Fig. 1 und 2 nur 1 UND-Glied Zdlgezeigt; die UND-Glieder Zd2....Zd64 weisen hier den gleichen Aufbau wie das UND-Glied Zd1 auf.
Die UND-Glieder bestehen daher aus der Reihenschaltung der Schaltstrecken T11....T16 sowie einem Arbeitswiderstand T-O und der Stromversorgung über die Vielfache VSZ, nämlich OV/ VSS und +12V/VDD. Am UND-Gliedausgang X bzw. ZL tritt llV oder +10V auf.
Bei dem in Fig. 2 gezeigten Beispiel sind also insgesamt 64 solche UND-Glieder Zd1 angebracht, wobei immer nur bei 1 dieser 64 Glieder alle Schaltstrecken T11....T16 gleichzeitig leitend sind, wenn nämlich dessen Adresse den Adresseingängen a0....a5 zugeleitet wird.
Im Unterschied zu Tannenbaumdekodierern wirkt hier also jede der Schaltstrecken T11....T16 der UND-Glieder mangels jeglicher Vermaschung der UND-Glieder jeweils nur auf einen einzigen Ausgang X des Zeilendekodierers Zd, statt wie bei einem Tannenbaumdekodierer, oft gleichzeitig auf mehrere Ausgänge X dieses Zeilendekodierers Zd zu wirken.
Allen 64 UND-Gliedern des Zeilendekodierers Zd wird die kodierte Zeilenadresse a0...a5 über die Vorverstärker E0 bis E5 zugeleitet. Da die einzelnen Schaltstrecken der aus UND-Gliedern aufgebauten Dekodierer teilweise mit dem originalen Signalbit, jedoch teilweise mit dem invertierten Signalbit gesteuert werden müssen, sind bei dem in Fig. 2 gezeigten Ausftihrungsbeispiel den Vorverstärkern E0....E5 Inverter r.achgeschaltet. Dadurch können die betreffenden Schaltstrecken T11...T16 der UND-Glieder nach Bedarf vom originalen Signal bit aO...a5 oder vom invertierten Signalbit aO....a5 gesteuert werden - bei dem in Fig. 9 gezeigten UND-Glied ist angenommen, daß jede einzelne Schaltstrecke vom invertierten Signalbit a0....a5 gesteuert wird. Weil jedem UND-Glied eine andere Adresse zugeordnet ist, werden die Schaltstrecken der übrigen UITD-Glieder dieses Zeilendekodierers höchstens zum Teil von solchen invertierten Signalbits gesteuert. Die Vorverstärker E0....E5 verringern nicht nur die zur Adressierung notwendige, von außen zugeführte Adressensignalleistung, sondern können auch zum Schutz des LSI-Bausteins gegen parasitäre Spannungen an den Adressignalanschlüssen aO...a5 des Bausteins dienen, wie für sich z.B. durch die DT-OS 2 348 432 bekannt ist, vgl. auch gleichartige Vorverstärker, die an den In Figur 3 gezeigten Anschlüssen OS und 01...08 angebracht sind.
Die Serienschaltung der n-Kanal-MOS-FETs T11...T16 eines UND-Gliedes liefert an den betreffenden UND-Glied-Ausgang X1....X64 ein erstes Binärzeichen von +1V, falls alle in Reihe geschalteten n-Kanal-MOS-FETs dieses UND-Gliedes gleichzeitig leitend sind. Alle übrigen Serienschaltungen, d.h. alle übrigen UND-Glieder des Zeilendekodierers Zd, sind zur gleichen Zeit nichtlei tend, weil zumindest einer der n-Kanal-MOS-FETs T11...T16 dieser UND-Glieder nichtleitend ist; - ihr UND-Gliedausgang X liefert dann jeweils das zweite Binärzeichen von +10V. Alle diese nichtleitenden übrigen UND-Glieder verbrauchen dann nahezu keinen Strom in ihren Schaltstrecken T11....T16. Nur das erste Binärzeichen von +1V, das gegenüber dem zweiten Binärzeichen von +10V negativ ist, steuert die p-Kanäle von Steuer-FETs T2 in den leitenden Zustand. Die zweiten, vergleichsweise positiven Binärzeichen von + 10V aller überigen UND-Gliederausgänge steuern jedoch die übrigen Steuer-FETS T2 in den nlchtleitenden Zustand: An der Source aller Steuer-FETs T2 liegt nämlich die Spannung VDO von +8V, die über das Vielfach YZ vom Spannungsteiler T40/T41 geliefert wird. C Substrat aller p-Kanal-FETs liegt die Spannung VDD von +12V, wie in den Speicherzelle Z1, Figur 2 symbolisch angedeutet ist. An dem Drain des Steuer-FET T2 liegt bei leitendem Speicker-FET T1 über den Spaltenschalter T3 und den Lesewiderstand ein im Vergleich zur Source negatives potential, vgl. VBB=-5V in in Fig. 2 und 1. Bei nichtleitendem Speicher-FED T1|floatet das Drainpotentlal des Steuer-PET T2. Daher ist das erste Binärzeichen von +1V vergleichsweise negativ und steuert alle mit der betreffenden, ausgewählten Zeilenleitung X/ZL verbundenen p-Kanäle der Enhancement-Steuer-FETs T2 in deren leitenden Zustand. Die gleichzeitig über die übrigen, nicht ausgewählten Zuleitungen X gelieferten zweiten, gegenüber dem ersten Binärzeichen und gegenüber dem Sourcepotential von +8V positiven Binärzeichen von +10V steuern alle mit diesen nichtausgewählten Zeilenleitungen verbundenen p-Kanäle von Steuer-FETs T2 in deren nichtleitenden Zustand. Es kann also nur durch ei n solchen Steuer-FET T2 Strom fließen, der jeweils über die einzige ausgewählte Zeilenleitung ZL angesteuert ist, der nämlich ein gegenüber dem Sourcepotentiæl von +8V negatives erstes Binärzeichen, hier von +1V, geliefert erhält.
Wegen des Aufbaues des Zeilendekodierers Zd aus solchen n-Kanal-UND-Gliedern verbraucht nur jenes UND-Glied der 54 UND-Glieder des Zeilendekodierers Zd über seine Schaltstrecken T11 bis T16 einen durch seinen hohen Arbeitswiderstand T10 bestimmten, ohmschen Strom, welches das erste Binärzeichen von +1V an die ausgeählte Zeilenleitung X/ZL liefert. Da das erste Binärzeichen nur zu den Steuergates der Steuer-FETs T2 geliefert wird, und da diese Steuergates von ihren p-Kanälen isoliert sind, verbrauchen diese Steuergates nur einen kapazitiven Steuerstrom. Alle übrigen 63 UND-Glieder mit FETs T10 . 15, die wegen ihrer schmalen Kanäle nur kleine Drain-und Sourcebereiche mit entsprechend kleinen pn-Übergängen zum Substrat benötigen, verbrauchen über ihre FETs T10....T16 nur einen entsprechend kleinen bzw. keinen ohmschen Verluststrom und auch entsprechend wenig kapazitiven Verluststrom. Sobald nämlich den hdresseingängen aO...a5 eine neue abweichende Zeilenadresse 2U-geführt wird, wird das bisher in den leitenden Yand gesteuerte UND-Glied in den nichtleitenden Zustand gesteuert.
Nur ein einziges der übrigen UND-Glieder wird in den leitenden Zustand gesteuert und damit nun dessen Schaltstrekken Til bis T16 und Arbeitswiderstand T10 erwärmt, weil nur bei diesem einzigen.UND-Glied sämtliche in Reihe geschalteten Schaltstrecken gleichzeitig leitend sind. Die Verluste in dieser Randelektronik sind daher gering, wodurch auch die Erwärmung und wegen der Verminderung der kapazitiven Verlustströme auch die Störspannungen in der Gleichstromversorgung im Betrieb entsprechend gering sind.
Der Zeilendekodierer Zd enthält erfindungsgemäß mindestens dreimal soviel n-Kanal-IG-FETs für Schaltstrecken T11 bis T169 als die Anzahl der Ausgänge Xi....X64 des Feilenaekodierers Zd beträgt. Bei dem in Fig. 2 gezeigten Ausführungsbeispiel enthält der Zeilendekodierer Zd sogar 6x soviel Schaltstrecken als die Anzahl der Zeilendekodiererausgänge X beträgt. Deswegen ist hier im Gegensatz s.B. zu Tannenbaumdekodierers keine Vermaschung der einzelnen UND-Glieder nötig, und jede einzelne Schaltstrecke dieses Ausführungsbeispiels beeinflußt jeweils nur das an einen einzigen Zeilendekodiererausgang X gelieferte Binärzeichen.
Daher können hier die einzelnen UND-Glieder - abgesehen von der Steuerung mit dem originalen oder dem invertierten Signalbit - unter sich sogar völlig identisch aufgebaut und daher platzsparend eng nebeneinander auf der Substratoberfläche nach einem einheitlichen Schema angebracht sein, ohne daß lange Leitungen zwischen den einzelnen Hauptstrekken der Schalter angebracht sein müssen und ohne daß breitkanalige IG-PETs als Schaltstrecken gewählt werden müssen.
Zusätzlich ist nicht nur die Eigenkapazität von Drain und Source zum Substrat der hier schinalkantigen Schaltstrecken besonders gering; wegen der Vorverstärker E0....E5 sind auch die an den Adresseingängen aO....a5 wirksame Eigene kapazität und damit die zur Adressierung nötigen kapazitiven Verlustströme entsprechend kleine Entsprechend kann auch die Arbeitsgeschwindigkeit des Zeilendekodierers erhöht werden. Die Arbeitsges chindIgkeit des erfindungsgemäß auf- gebauten Zeilendekodierers ist zusätzlich wegen der Verwendung von n-Kanal-FEms als Schaltstrecken T11 bis T16 statt p-Kanal-Schaltstrecken verbessert, weil freie Elektronen in den Kanälen beweglicher sind als freie Löcher. Außerdem ist wegen der geringen,auf den Gleichstromversorgungsleitungen erzeugten Störspannungen die Betriebssicherheit dieses Bausteins und die Betriebssicherheit von weiteren, an eine gemeinsame Gleichstromversorgung angeschlossenen, gegen Störungen der Gleichstromversorgung empfindlichen Schaltungen verbessert. Eine solche n-Kanal-Randelektronik ist zusätzlich kompatibel sowohl mit TTL-Schaltunger., besonders, wenn die Vorverstärker E0....E8 eingefügt sind, als auch mit sonstigen n-Kanal-Sohaltungen.
Bei dem in Fig. 2 und 3 gezeigten Ausführungsbeispiel handelt es sich also um einen eine Vermaschung vermeidenden Zeilendekodierer aus n.m IG-FETs, wobei n die Anzahl von Zeilendekodiererausgängen X und m die Anzahl der Adresseingänge aO....
a5 dieses Zeilendekodierers beträgt. Es ist jedoch auch möglich, weniger als n.m IG-PETs als Schaltstrecken im Zeilendekodierer anzubringen, wenn man eine gewisse Vermaschung der einzelnen UND-Glieder zuläßt. In diesem Falle muß jedoch die Kanalbreite solcher auf mehrere Dekodiererausgänge wirkenden Schaltstrecken und/oder die leitungslängen zwischen solchen Schaltstrecken oft erhöht werden, wodurch zwar die Anzahl der Bauteile sinkt, aber manchmal der Aufwand an kapazitiven Verlustströmen und ohmschen Verlustleistungen sowie die Störspannungen auf den Gleichstromversorgungsleitungen etwas ansteigen - gelegentlich ist jedoch dabei eine, wenn auch kleine Verbesserung hinsichtlich des Aufwandes an Substratoberfläche durch Verminderung des Platzbedarfes erreichbar.
Gleichzeitig soll der Informationsinhalt von 8 Speicherzellen gelesen werden mit jeweils einer Speicherzelle pro Matrix ebene. Beim lesen sind alle Programmierschalter v5 nichtleitend,-vgl. auch Figur 6 hinsichtlich der Funktionen des Spaltendekodiererz und Figur 4 hinsichtlich der der Speicherzelle. Je nachdem1 ob in den beim Lesen ausgewählten Speicher-FETs Ti eine "0" "1" oder eine 1 gespeichert ist, fließt durch die augehlen Speicherzellen über die leitenden, von Spaltendekodierern ausgewählten Spaltenschalter T3, über die Leseleitung L1...L8 und die Lesewiderstände R1..
R8 ein Strom oder nicht. Dieser Strom erzeugt über die Leseverstärker Lv1....Lv8 die gelesenen Ausgangssignale 01.....08, she. Fig. 1 und 3. Die Spaltenleitung Y dient hier also gleichzeitig als Leseleitung.
In Fig. 3 sind die Ausgangsverstärker Lv2...Lv8 nur schematisdi angedeutet. Ein Beispiel für den Aufbau eines einzelnen Leseverstärkers ist In Fig. 3 für Lv1 angegeben. Dieser zwischen seinen Eingang und Ausgang nicht invertierende Lese verstärker enthält die Eingangsstufe T22/T21, die Umkehrstufe T24/T23 und die Ausgangsgegentaktstufe T27/T26, dessen Mittelabgriff das nichtinvertierte Ausgangssignal an des Anschluß 01 abgibt. Auf die Steuergates der normalerweise nichtleitenden Blockierschalter T28/T29, welche im leitenden Zustand die Verbindung zwischen einerseits der Eingangs- und Umkehrstufe und andererseits der Ausgangsgegentaktstufe unterbrechen, wirkt das Enablesignal CS, das hier als Chip-Select dienen kann, vgl. auch Fig. 7. Solange im Lesezyklus Rz die Blockierschalter T28/T29 aufgrund des Enablesignals GS = z.B.OV nichtleitend sind, gibt die Ausgangsgegentaktstufe T27/T26 nach der Zugriffszeit Zz niederohmig entweder die binäre "1' oder die binäre "0" an den Anschlup 01 ab, je nachdem, ob die ausgewählte Speicherzelle der Matrix programmiert oder nicht programmiert ist. Beim Enablesignal CS = z.B. 2,4V ist jeder der beiden FETs der Ausgangsgegentaktstufe T27/T26 nichtleïtend: der Ausgang 0! hat dann einen sehr hochohmigen Innenwiderstand.
Ein Ausgang 5., der 1 hochohmigen und 2 binäre niederohmige Zustände annehmen kann, wird allgemein als Tri-State-Ausgang bezeichnet, vgl. z.B. Motorola, McMOS-Handbook, Okt. 1973, Seiten 6.20/6.21. Entsprechend haben auch die anderen Teseverstärker Lv2 ....Lv8 Tri-State-Ausgänge 02...08. Die Blokkierschalter T28/T29 aller Leseverstärker Lv1....Lv8 werden durch das Enablesignal CS synchron gesteuert, wie in Fig, 3 angedeutet ist Daher sind alle Ausgänge 01...08 entweder gleichzeitig hochohmig und geben keine Signale ab, oder gleichzeitig niederchmig und geben das aus den 8 Speicherzellen gelesene Byte gleichzeitig ab.
Ohne Eingangsstufe T22/T21, also nur mit Umkehr- und Ausgangsgegentaktstufe würde ein invertlerender Verstärker gebildet.
Selbst, wenn die Ausgänge 01 ...08 hochohmig sind, finden bei Anlegen von Adressensignalen an die Anschlüsse aO....a8 Lesevorgänge in der Matrix statt - die jeweils gelesenen Bytes werden aber wegen der Blockierung der Ausgangsgegentaktstufe T27/T28 nicht über die Ausgänge 01....08 abgegeben. Um die mit sclchen Lesevorgängen und Adressierungen der Dekodiererteile verbundenen Energieverluste und Störspannungen auf den Gleichstromversorgungsleitungen, hier VDD/VCC/VSS/VBB besonders während dieser Blockierung der Leseverstärker zu vermeiden, können auch (Stufen der) Vorrerstärker E1....E8, aber auch ( Stufen der ) E und -E genannten Vorverstärker innerhalb der Steuereinheit Pr einen vom Enablesignal CS mitgesteuertenXinvertierenden oder nichtinvertierenden Verstärker, z.B. mit Tri-State-Ausgang, darstellen; diese Steuerung kann z.B. auch dadurch erfolgen, daß eines der Versorgungspotentiale VDD/VSS nicht mehr diesen Verstärkern zugeführt wird, indem ein von CS gesteuerter Schalter die Potentialzuführung unterbricht. In Fig. 3 ist dies der Übersichtlichkeit wegen nicht gezeigt. Dadurch wird verhindert, daß Lesevorgänge, Adressierungen und Dekodierungen sowie Steuerungen der später erläuterten Steuereinheit pr stattfinden, solange gar kein Enablesignal CS = OV vorliegt -dadurch entstehen aber in dieser Zeit keine Verluste und auch weniger Störspannungen auf den Gleichstromversorgungsleitun gen VDD/VCC/VSS/VBB.
Beim Lesen sind also nur 8 Spaltenschalter T3 der insgesamt 8x8 verschiedcnen Spaltenschalter T3 leitend, weil hier der Spaltendekodierer Sd gleichartig wie der Spaltendekodierer aufgebaut ist, so daß die über die betreffenden Spaltenleitungen Y gelesenen 8 Signalbits den 8 verschiedenen Leseverstärkern Lv1....Lv8 zugeführt werden. Alle Spaltenleitungen Y1....Y8 der ersten Matrixebene, vgl. YR in Fig. 2, sind daher über jeweils eigene Spaltenschalter T3, über eine eigene gemeinsame Leseleitung L1 mit einem Lesewiderstand R1 verbunden.
Die über diesem Lesewiderstand Ri erzeugte Lesespannung steuert den Leseverstärker Lv1, In entsprechender Weise sind die Spaltenleitungen Y der anderen Matrixebenen jeweils über eigene Spaltenschalter T3, über eigene Leseleitungen L2....L8 und über eigene lesewiderstände R2....R8 mit den übrigen Leseverstärkern Lv2....Lv8 verbunden. Die Lesewiderstände R1....R8 können gemäß Fig. 4 durch FETs, z.n. auch scheinbar langsame p-Kanal-FETs T50>gebildet werden, ohne die Arbeitsgeschwindigkeit des Bausteins zu stören.
Die zur Randelektronik gehörenden Leseverstärker Lv sind hier aus n-kanal-MOS-FETs aufgebaut, so da auch die Signalausgänge 01....08 kompatibel mit TLL-Schaltungen und mit n-Kanal-Schaltungen sind. Darüberhinaus sind solche n-Kanal-Leseverstärker schneller als p-Kanal-Leseverstärker, Bei dem In Fig. 2 und 3 gezeigten Beispiel eines LSI-Speicherbausteins sind also im wesentlichen nur die Speicherzellen selbst mit p-Kanal-MOS-FETs aufgebaut, wohingegen die Randelektronik im wesentlichen nur n-Kanal-MOS-FETs enthält.
Es zeigte sich, daß die Verwendung von p-Kanal-Steuer-FETs in den Matrizen die Arbeitsgeschwindikeit des erflndungsge maßen LSI-Bausteins nicht wesentlich beeinträchtigt, weil die Arbeitsgeschwindigkeit im wesentlichen vom Aufbau der Randelektronik, z.B. des Dekodierers, abhängt. Es ist also ohne wesentliche Beeinträchtigung der Arbeitsgeschwindigkeit mög"-sich, erfindungsgemäß eine n-Kanal-Randelektronik mit einer p-Kanal-Steuer-FET-Matrlx auf einem LSI-Baustein zu vereinigen.
Bei dem in Fig. 1, 2, 3 und 6 gezeigten Beispiel sind die Spaltenschalter T3 mit p-Kanälen ausstattbar, weil diese Schalter von einem aus n-Kanal-MOS-FETs aufgebauten Spaltendekodierer gesteuert werden, wobei die Arbeitsgeschwindigkeit der p-Kanal-MOS-FETs T3 im Vergleich zur Arbeitsgeschwindigkeit des Spaltendekodierers ausreichend ist. Die p-Eanal-Spæltenschalter T3 verhalten sich nämlich im Vergleich zum n-Kanal-Spaltendekodierer Sd wie die p-Kanal-Steuer-FETs T2 im Vergleich zu dem n-Kanal-Zeilendekodierer Zd. Der Spaltendekodierer Sd enthält dabei soviele, jeweils durch Reihenschaltungen von n-Kanal-MOS-FETs gebildete UND-Glieder, wie insgesamt Spaltenleitungen vorgesehen sind. Da der Spaltendekodiercr auch sonst gleichartig wie der Zeilendekodierer aufgebaut ist, hat der Spaltendekodierer im Prinzip die gleichen Vorteile wie der Zeilendekodierer.
Durch die Einfügung der Spaltenschalter T3 in die Spaltenleitungen sind die Spaltendekodiererausgsnge S1....SS galvanisch vo den Spaltenleitungen getrennt, vgl. auch Fig 6. Die in Fig. 2 gezeigten Arbeitswiderstände T10, T17 der UND-Glieder beider Dekodiererteile können mit einem n-Kanal ausgestattet sein, was besonders wenig Schwierigkeiten bei den Herstellungen mit sich bringt. Diese Arbeitswiderstände T10, T17 kennen jedoch auch mit einem p-Kanal ausgestattet-sein, wobei zweckmässigerweise das Steuergate dieser Arbeitswiderstände jeweils mit einem Steuergate einer zum gleichen UND-Glied gehörenden, benachbarten n-Kanal-Schaltstrecke T11, T18 verbunden wird. UND-Glieder mit n-Kanal-ochaltstrecken und p-Kanal-Arbeitswiderständen können daher in CMOS-Technik hergestellte UND-Gliader bilden, welche, was für sich bekannt ist, einen besonders geringen Stromverbrauch aufweisen.
Auch sonstige Teile der Randelektronik können zur Einsparung von Verlusten in CMOS-Technik aufgebaut werden, z.B. die Vorverstärker E0....E8, Fig. 2. So können z.B. die Widerstände dieser Verstärker einen Kanal aufweisen, wobei inan dann die Kurzschlüsse Bf durch die Kurzschlüsse Bg ersetzen sollte, um die gleichen Gleichstromversorgungsspannungen VDD/VSS verwenden zu können.
In jedem Falle ist eine Isolation zwischen jener Substratoberfläche, die die p-Kanal-MOS-FETs enthält und jener Substratoberfläche, die die n-Kanal-MOS-FETs enthält, anzubringen, um unerwünschte Kurzschlüsse zwischen den verschiedenen Kanälen über das Substrat zu vermeiden. So sind z.B. die Kanale der n-Kanal-MOS-FtTs Tn der Randelektronik von den Kanälen der p-Kanal-MOS-FETs Tp der Matrix zu isolieren, z.B.
indem man gemäß dem in Fig. . 8 gezeigten Schema alle n-Kanal-MOS-FETs Tn der Randelektrcnik innerhalb einer gemeinsamen Isolationswanne auf einem n-Halbleiterträger anbringt, Die Isolationswanne und der Halbleiterträger können jeweils an eigene Vorspannungen VBB und VDD gelegt werden, die untereinander verschieden sind, vgl. auch die Zuführung dieser Vorspannungen in Fig. 3. Solche Vorspannungen können auch über ringförmig angebrachte Anschlüsse Dr angelegt werden. Die Anschlüsse können auch durch leitende pn-Übergänge gebildet werden, vgl. Dr in Fig. 8.
Die Anbringung von FETs mit verschiedenen Kanal typen auf dem gleichen Halbleiterkörper erfordert also keinen sehr hohen zusätzlichen Flächenaufwand auf der Substratoberfläche, weil eine Vielzahl von PEms des gleichen Kanaltyps gemeinsam in der gleichen Isolationswanne angebracht werden können. Dementsprechend kann der gesamte in Fig. 2 und 3 strichpunktiert umrahmte Bereich, der die p-Kanal-MOS-FETs enthalt für sich in einer gemeinsamen Isolationswanne angebracht sein. Da bei dem in Fig. 2 und 3 gezeigten Beispiel alle übrigen MOS-FETs jeweils nur n-kanäle enthalten, brauchen fü: diese übrigen n-Kanal-MOS-FETs im Regelfall keine besonderen, zusätzlichen Isolationswannen angebracht sein.
Im folgenden soll die Wirkung der Steuereinheit Pr beschrieben werden, die den Lesebefehl R und den Programmierbefehl W verarbeitet.
Der Steuereinheit Fr werden ständig (leichstromversorgungen zugeleitet, z.B. VSS=OV dem FET T34 und VDD=12V den Widerständen T31/T33, vgl. ELectrenics, 4. Okt. 1965, S. 84 bis 95, besonders S. 85. linke Spalte.
Beim lesen, vgl. den Lesezyklus Rz In Fig. 7, liegt am Steueranschluß RW z.B. 2,4V an, beim Programmieren, vgl. den Programmierzyklus Prz'hingegen z.B. OV. Beim Lesen liegt am Programmieranschluß VP 12V=VDD. Wegen des dem Steueranschuß P.7w rachgeschalteten, invertierenden Vorverstärkers E sperrt T34 beim Lesen, aber leitet T34 beim Programmieren. Beim Lesen wird also über den Widerstand T46 ca. 10V - nämlich VDD=12V minus der Schwellenspannung des T46 von ca. 2V - am Verbindungspunkt zwischen T44/T43 angelegt; wodurch T45 leitet. Ob die Blokkierschalter T28/T29 leitend sind oder nicht, hängt dann nur vom Enablesignal CS ab. Gleichzeitig liegt unabhängig vom Enablesignal CS, also unabhängig vom Zustand des FET T44, ebenfalls ca.10V am Vielfach T wegen T33, da über die 8 mit dem Vielfach T verbundenen FETs T32 ebenfalls nur ca. 10V von den 8 Spannungsteilern T31/T6/T8 geliefert werden kann.
An den Steuergates der 8 Programmierschalter T5, von denen jeder jeweils 1 der 8 Leseleitungen L1...L8 und damit jeweils 1 der 8 Matrixebenen zugeordnet ist, liegt also jeweils ca.
10V beim Lesen, weswegen beim Lesen alle Programmierschalter T5 unabhängig vom Enablesignal CS nichtleitend sind; dies wurde oben bei der Beschreibung der Lesevorgänge in der Matrix auch ausdrücklich vorausgesetzt.
Beim Programmieren, vgl. Prz in Fig. 7, liegt am Steueranschluß R/w z.B. OV, weswegen nun T34 leitet, die Verbindung zwischen T34/T46 also ca 1V aufweist und der FET T45 nicht leitend ist. Unabhängig vom Enablesignal CS sind also alle Tri-State-Ausgänge der 8 Leseverstärker Lv1...Lv8 blockiert, Erst nach dem Enablesignal CS, nach der Dekodierung der Adresse aO....a8 und erst nach dem Anlegen des zu speichernden Byte 01....08, vgl. Fig. 7, wird beim Programmieren Prz dem Programmieranschluß VP -36V zugeleitet,vl. auch Fig. 3, wodurch an den 8 Spannungsteilern T8/T6/T31 insgesamt 50V liegen. Man muß nun abhängig von CS zwei Fälle unterscheiden: Falls CS positiv ist, also z.B. 2,4V beträgt, ist der FET T44 nichtleitend. Am Vielfach T und daher an den Steuergates der 8 über die T32 und über die 8 Steuerleitungen D1....D8 verbundenen Programmierschalter T5 können daher wegen der Dimensionierung der Kanäle der T8, T6, T31, T32, T33 nur Spannungen weit über 1V auftreten; vor allem soll T8 einen besonders schmalen und langen Kanal aufweisen. Die 8 Programmierschalter T5 leiten daher nur relativ wenig Strom durch die 8 vom Dekodierer ausgewählten Speicherzellen der Matrix, so daß dort keine Programmierung stattfindet; vgl. auch Fig. 7, in der CS = 2,4V dem Zustand des "nichtausgewählten Bausteins" naB entspricht.
Falls hingegen das Enablesignal CS = OV beträgt, also programmiert werden soll, leitet der FET T'14t wodurch über T34/T44 niederohmig ca.+1V am Vielfach T liegt. Die 8 FETs T32 werden von dem Bitmuster jenes Byte gesteuert, das den 8 Anschlüssen 01....08 zugeleitet wird. Nur ein positives Bit an einem Anschluß 01...08, verstärkt durch den im Steuerteil Pr angebrachten, zugeordneten, hier nichtinvertierenden Vorverstärker -E, steuert den zugeordneten FET T32 in seinen leitenden Zustand. Ein vergleichsweise negatives Bit wurde den FET T32 hingegen nur in seinen nichtleitenden Zustand steuern, wodurch später der zugeordnete Programmierschalter T5 zu wenig Strom für eine Programmierung der zugeordneten Speicherzelle liefern würde. Also liefern hier nur die positiven Bits an den Anschlüssen 01...08 niederohmig ca. 1V über den jeweils zugeordneten, leitenden T32 und über D1.....D8 an das Steuergate des jeweils zugeorineten Programmierschalters T5, der später seinerseits relativ niederohmig ausreichend Strom über die zugeordnete leseleltung L der zugeordneten Matrix. zur Programmierung der darin vom Dekodierer ausgewählten Speicherzelle liefern soll. In Jen 8 vom Dekodierer ausgewählten Speicherzellen wird also gleichzeitig ein Bitmuster eingeschrie ben, das dem Bitmuster des den Anschlüssen 01....08 von außen dem Baustein zugeleiteten Byte entspricht.
Das Programmieren Prz, vgl. Fig 7, wird also in folgender Weise erreicht: Zunächst wählt der Zeilendekodierer und Spaltendekodierer mittels der Adressen aO...a8 die 8 Speicherzellen aus; in denen das Byte gespeichert werden soll. Gleichzeitig werden dem Enableanschluß CS (OV) und Steueranschluß R/W(OV) die zum Programmieren vorgesehenen Spannungen zugeleitet; dabei w rd nur dem ausgewählten Baustein aus einer evtl. Vielzahl der insgesamt vorhandenen Bausteine dieses Enablesignal CS = GV zugeleitet. An die Anschlüsse 01.....08 muß ebenfalls etwa in diesem Zeitpunkt Di das zu speichernde Byte angelegt werden.
Die Spannung am Programmieranschluß VP beträgt vorläufig noch +12Vs vgl. Fig. 7. Daher leitet jeder FET T32, der von eines positiven Signal am zugeordneten Anschluß der Anschlüsse 01...08 gesteuert wird, ca. +1V über den nun leitenden T6 an das Steuergate vom zugeordneten T5, wobei T8 als vorläufig noch relativ niederohmiger Widerstand Wirkt. FETs T32, die vom neg2-tiven Signal am zugeordneten Anschluß der Anschlüsse 01...08 gesteuert werden, sind nichtleitend und liefern Spannungen weit oberhalb von +1V über den auch hier leitenden T6 an das Steuergate des jeweils zugeordneten T5, wobei auch hier TS als Widerstand wirkt. Es liegt also nur an den Steuergates jener T5 eine vergleichsweise negative Spannung von +1V, die ausreichend Strom zur Programmierung der zugeordneten Matrixebene, bzw.
deren ausgewählten Speicherzelle, liefern sollen.
Der Zeilendekodierer steuert nun - wie beim Lesen - nacn eier der Zugriffszeit Zz, Fig. 71 entsprechenden Zeit den Steuer-FET T2 der ausgewählten Speicherzelle In seinen leitenden Zustand.
Der Spaltendekodierer steuert etwa gleichzeitig alle denke Spaltenschalter T3 der verschiedenen Matrixebenen in den leitenden Zustand, die den ausgewählten, bisher noch unprogrammierten Speicherzellen zugeordnet sind, - die übrigen Spaltenschalter T3 sind dann nichtleitend.
Erst jetzt - nach der Auswahl der Speicherzellen und spt nach der Zuleitung des Enablesignals CS und des zu speichernden Byte, also nach entsprechender Aufladung der Steuergates der T5 - wird die Programmierspannung von s.B. -36V an den Anschluß VP gelegt, vgl. Fig. 7. Dadurch werden alle Widerstände T7 und T8 wegen ihres besonders hohen Kanallänge/Kanalbreite-Verhältnisses besonders hochohmig und die auf den Steuergates der T3 und T5 kapazitiv gebundenen 2-dungen fließen langsam ab, teilweise über diese Widerstände, teilweise über die gesperrten pn-Übergänge von deren Sourcebereichenzum Substrat hin. Gleichzeitig sind nun die Kanäle der FETs T6 und T4 nichtleitend, da sie nun negativ gegen ihre Steuergatespannung VSS=OV sind. Die Ladungen auf den Steuergates der T5 können also nur sehr langsam abfließen.
Während dieses Abfließens sind jene T5 relativ niderohmig leitend, deren Steuergate ursprünglich auf +1V aufgeladen war - über diese T5 fließt also nun ausreichend Strom zum Programmieren ihrer zugeordneten Speicherzellen. Jene T5, deren Steuergate ursprünglich weit über +1V positiv aufgeladen waren, bleiben nichtleitend oder sind nun zumindest so schlecht leitend, daß der durch sie fließende Strom nicht mehr zum Programmieren der ihnen zugeordneten Speickerzellen ausreicht.
Sobald an den Programmieranschluß VP wieder +17V gelegt werden, vgl. Fig. 7, werden T7 und T8 gesperrt.
Man kann nun durch Wechseln des Signals am Steuereingang R/W wieder Leseprozesse Rz einleiten, vgl, Fig. 7. Man kann jedoch erneut Programmierprozesse Prz, z.B. in anderen SpeicherzellenXeinleiten. In beiden Fällen müssen die T4 und T6 nun möglichst rasch wieder leitend werden, weswegen es günstig ist, nun möglichst rasch die restlichen Ladungen von den Steuergates der T5 und T3 abzuleiten.
Diese Ableitung kann z.B. dadurch beschleunigt werden, daß parallel zu allen Widerständen T7 jeweils ein FET T42 - in Fig. 2 ist der Übersichtlichkeit wegen nur 1 FET T42 eingetragen - und parallel zu allen Widerständen T8 jeweils ein FET T43 - in Fig. 2 ist nur 1 solcher FET eingetragen - geschaltet wird. Die T42 können z.B. vom Zeilendekodierer und die T43 von den T32 der Steuereinheit Pr gesteuert werden. Dadurch kann wahlweise der nächste Lese zyklus Rz oder der nächste Programmierzyklus Prz rasch eingeleitet werden. Durch die Verwendung von n-Kanal-FETs statt p-Kanal-FETs auch für die Steuereinheit können diese Zyklen besonders rasch ablaufen.
Die FETs T4 und T6 zwischen den Speichergates der den Pro grammierungs-Strom lien T3 und T5 sind also durch ihre Steuergatespannung so gesteuert, daß sie zunächst dem Spaltendekodierer und der Steuereinheit gestatten, niederohmig und daher rasch und zuverlässig die Steuergates der T3 und T5 auf vorläufige Spannungen aufzuladen, und zwar unter Verwendung von den gleichen Gleichstromversorgungsspannungen VDD/VSS/VBB, vgl. auch Fig. 8, wie sie für den Lesezyklus benötigt werden. Die dem Programinieranschluß VP schließlich zugeführte Programmierspannung VP=-36V macht dann automatisch alle FETs T4 und T6 mchtleitends so daß die Spannungen an den Steuergates T3 und T5 rasch ins Negative verändert werden, ohne daß dadurch an den Steuergates von allen T3 oder von allen T5 sofort gleich große Spannungen auftreten würden und damit alle T3 unter sich und alle T5 unter sich gleich stark leitend würden.
Statt dessen werden nur jene T3 und T5 leitend, deren Steuergates vorher entsprechend vom Spaltendekodierer oder von der Steuereinheit aufgeladen wurden.
Fig. 5 erläutert die Wirkung des Widerstandes T50 als Lesewiderstand, vgl. die Lesewiderstände R1 R8 in Fig. 3 und T50 in Fig. 4. Auf der Abzisse ist die Spannung UL der Leseleitung R, also die um -VEB=5V verminderte Spannung längs des Kanals des T50, und in der Ordinate der Strom durch diesen Kanal bzw. durch die Leseleitung R eingetragen. Bei nichtleitendem Speicher-FET T1 fließt während des Lesens nahezu kein Strom durch T50, vgl. den Punkt B in Fig. 5. Bei leitendem Speicher-FET fließt während des Lesens hingegen ein relativ hoher Strom durch T50, vgl. den Punkt A - zwischen A und B liegt die normale Kennlinie dieses T50, die in A und B von den durch T1¢ T2 T3 gegebenen Widerstandsgeraden +8/13 und +8/h in A und B geschnitten wird, vgl. Fig. 4.
Während der Programmierspannung VP=-36V liegt eine sehr hohe Spannung über dem dann nahezu nichtleitenden Kanal des T50, ugl, den T5O-Strom entsprechend der Kennlinie B/C - die Linie D/-36 ist die Kennlinie des Programmierschalters T5, durch den ein ansteigender Strom D während der Programmierung des Speicher-FET T1 fließt, wie in Fig. 5 angedeutet ist. Der Strom D durch T5 steigt dabei mit wachsend positiver werdender Spannung UL der leseleitung L an, entsprechend einer wachsenden Aufladung des Speichergate vom Speicher-FET T1. Der Strom durch T50 beträgt dabei E/F. D/B ist die Kennlinie der Serienschaltung der beim Programmieren leitenden T2, T3 und des an fänglich schlecht leitenden T1. Mit wachsender Aufladung des Speichergate von T1 verschiebt sich a sowie die Kennlinie D/B, wie in Fig. 5 angedeutet ist. Sobald VP wieder +12V wird, werden T5 und T3 wieder nichtleitend. Dann entlädt sich die Eigenkapazität der Leseleitung L teilweise über T50, teilweise über gesperrte pn-Übergänge zum Substrat hin.
Diese Entladung der Leseleitung L kann auch - analog zu T42/ T45gdurch FETs beschleunigt werden, die parallel zu T50 liegen und die z.B. von der Rückflanke der -36V-V@-Spannung ähnlich wie der T42 oder T43 in den leitenden Zustand gesteuert werden.
17- Patentansprüche 8 Figuren

Claims

Patentansprüche 1. LSI-Baustein, enthaltend eine Matrix mit gesteuerten, jeweils einen Kanal und ein steuerbares Steuergate aufweisenden, an den Steuergate mit Zeilensteuerleitungen verbundenen Steuer-FETs, ferner eine zur Steuerung dieser Steuer-FETs dienende IG-FET-Randelc-ktronik, die,im Betrieb zur Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FETs verbunden ist, liefert und gleichzeitig zweite, gegenüber den ersten Binärzeichen positive Binrzeichen an die nicht ausgewählten Zeilenleitungen der Matrix liefert, insbesondere für einen Speicher eines elektronisch gesteuerten Fernsprechvermittlungssysteme, dadurch gekennzeichnet, daß der in der Randelektronik enthaltene, mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer (Zd) als Schaltstrecken mindestens 3n, also mindestens dreimal soviel n-Kanal-IG-PETs (n.m MOS-FETs mit m - Anzahl der Zeilendekodiereradresseneingänge (a0...a5) enthält, als n, nämlich die Anzahl der Zeilendekodiererausgänge (x1...x64), beträgt.

und daß die IG-FETs (T11...T16) dieses Zeilendekodierers (Zd) n UND-Glieder (ZD1), die jeweils aus einer Serienschaltung von Hauptstrecken von n-Kanal-IG-wETs (T11....T16) gebildet sind und deren Ausgang jeweils mit einer der Zeilensteuerleitungen (ZL1....ZL64) verbunden ist, also soviele TJND-Glieder bilden als n, also die Anzahl der Zeilensteuerleitungen, beträgt.
2. LSI-Baustein nach Anspruch 1, dadurch gekennzeichnet, daß die Matrix-Spaltenleitungen (Y1.0..Y64) jeweils einen mit p-Kanal ausgestatteten MOS-FET als Spaltenschalter (T3) enthalten, deren Steuergate jeweils mit einem Spaltendekodiererausgang (S1....S8) verbunden ist.
3. LSI-Baustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Spaltendekodierer (Sd) gleichartig wie der Zeilendekodierer aufgebaut ist und jeweils aus sovielen UND-Gliedern besteht, als er Ausgänge enthält, und daß diese UND-Glieder jeweils durch Reihenschaltungen der Hauptstrecken von n-Kanal-MOS-FETs (T18, T19, T20) gebildet werden.
4. LSI-Baustein nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß jeweils die Hauptstrecke jedes Steuer-FET und die wup@treche eines dazu jeweils in Reihe geschalteten Speicher-FET, der ein isoliertes, floatendes Speichergate aufweist, eine Speicherzelle (Z1) bilden, die einerseits mit einer Matrix-Beseleitung (Y1....Y64) und andererseits mit einer Spannungsquelle (T40/T41) verbunden ist.
5. TSI-Baustein nach Anspruch 2 und 4, dadurch gekennzeichnet, daß zwischen dem Spaltenschalter (T3) und dem zugeordneten Spaltendekodiererausgang (S1....S8) jeweils ein FET-Kanal (T4) eingefügt ist, der beim testen vom Spaltendekodiererausgang in den leitenden, und während des Programmierens von einer der Programmierspannung (-36V) entsprechenden Spannung in den nichtleitenden Zustand gesteuert wird.
6. LSI-Baustein nach Anspruch 2 und einem der Ansprüche 4 oder S, dadurch gekennzeichnet, da3, zur Programmierung einer ausgewählten Speicherzelle, der betreffenden ausgewählten Speicherzellen über Reihenschaltung bei leitendem, zugehörigem Steuer-FET (T2) über den Spaltenschalter (T3) und über die Spaltenleitung (Y1... Y64) ein einzuschreibendes Signal zugeleitet wird, indem dieses Signal auch über einen Programmierschalter (T5), der von dem einzuschreibenden Bit (01....08) gesteuert wird, aus einer Quelle, die eine entsprechend hohe Programmierspannung (-36V) abgibt, zugeleitet wird.
7. tSI-Baustein nach einem der. Ansprüche 4 bis 6, dadurch gekennzeichnet, daß zwischen dem den Programmierstrom liefernden Programmierschalter (T5) und einer ihn steuernden Steuereinheit (R/W, Prj jeweils ein PET-Kanal (T6) eingefügt ist, der beim Vorbereiten der Programmierung (VP=+18V) von der Steuereinheit (Pr) in den leitenden, und während des Programmierens von einer der Programmierspannung (VP=-36V) entsprechenden Spannung in den nichtleitenien Zustand gesteuert wird.
8. LSI-Baustein nach Anspruch 7, dadurch gekennzeichnet, daß die Steuereinheit (Pr) n-Kanal-FETs enthält.
9. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß aus der Matrix gelesene Bitsignale über einen dem Signalausgang (01) vorgeschalteten leseverstärker (lvi) geleitet werden.
10. tSI-Baustein nach Anspruch 9, dadurch gekennzeichnet, daß der leseverstärker durch das originale oder das invertierte Enablesignal (CS) so blockierbar ist. daß er sein Eingangssignal nicht mehr an seinen Ausgang abgibt.
11. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Vorverstärker (EO....E8, E, -E) an Signaleingängen (a0....a8, CS, R/W, 01....08) angebracht sind,
12. LSI-Baust-eine nach Anspruch 11, dadurch gekennzeichnet, daß..

zumindest ein Teil der Vorverstärker durch das originale oder invertierte Enablesignal (CS oder CS) so blockierbar ist, daE sie keine
13. LSI-Baustein nach Anspruch 10 oder 12, dadurch gekennzeichnet, daß ein Tri-State-Ausgang des Verstärkers durch das Enablesignal (CS, Chip-select) vom niederohmigen In den hochohmigen Zustand und umgekehrt gesteuert wird.
14. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Arbeltewiderstände der UND-Glieder einen kanal aufweisen (C-MOS-Technik).
15. LSI-Baustein nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Arbeitswlderstände der UND-Glieder jeweils einen n-Kanal aufweisen.
16. LSI-Bæustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Vielzahl der mit n-Kanälen ausgestatteten MOS-FETs (Tn) der UND-Glieder in einem an eine erste Vorspannung (VBB) gelegten, von der übrigen Substratoberfläche isolierten Halbleiter-Bereich angebracht sind und daß ein Halbleiter-Bereich , in dem MOS-FETs (Tp) mit p-Kanälen angebracht sind, an eine von der ersten Vorspannung verschiedene zweite Vorspannung (VDD) gelegt ist (Fig. 8).
17. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß seine gesamte. Randelektronik (LV1....

LV8; Pr) mit n-Kanälen ausgestattete MOS-FETs enthält.