DE2603154B2 - LSI-Baustein - Google Patents

Description

Die Erfindung betrifft einen speziellen elektronischen Baustein, der aufgrund von Großintegration z. B. 1000 oder IO 000 oder noch mehr IG-FETs (insulated gate FETs), also z.B. MOS-FETs, enthält. Unter IG-FETs werden hier nicht nur solche Transistorstrukturen verstanden, die auf der Oberfläche eines Halbleiterträgers angebracht sind, sondern auch solche, die auf Isolatorkörper angebracht sind und z. B. ESFI-FET genannt werden. Bei der Erfindung handelt es sich also um einen LSI-Baustein mit IG-FETs.

Die Erfindung geht nämlich von dem in der US-PS 38 95 360, Fig. 4 gezeigten LSI-Baustein mit p-Kanal-IG-FET-Matrix und IG-FET Randelektronik aus, nämlich enthaltend eine Matrix mit gesteuerten, jeweils einen p-Kanal und ein steuerbares Steuergate aufweisenden, an den Steuergates mit Zeilensteuerleitungen verbundenen Steuer-FETs, ferner eine zur Steuerung dieser Steuer-FETs dienende IG-FET-Randelektronik, die, im Betrieb zur Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FET verbunden ist, liefert und gleichzeitig zweite, gegenüber dem ersten Binärzeichen positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix liefert, wobei der in der Randelektronik enthaltene, mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer als Schaltstrecken mindestens 3/7, also mindestens dreimal so viel IG-FETs, enthält als n, nämlich die Anzahl der Zeilendekodiererausgänge, beträgt, und wobei die IG-FETs dieses Zeilendekodierers η UND-Glieder bilden, die jeweils aus einer Serienschaltung von Hauptstrecken von IG-FETs gebildet sind und deren Ausgang jeweils mit einer der η Zeilensteuerleitungen verbunden ist.

Es handelt sich bei diesem bekannten LSI-Baustein um einen Speicherbaustein mit einer Matrix aus p-Kanal-MNOS-FETs, die hier gleichzeitig jeweils die obengenannten Sieuer-FETs darstellen. Alle MOS-FETs der Matrix und der Randelektronik dieses bekannten LSI-Speicherbausteins besitzen p-Kanäle. Solche p-Kanal-Bausteine haben aber den Nachteil, daß sie langsamer arbeiten als n-Kanal-Bausteine, da die freien Elektronen in η-Kanälen beweglicher sind als die freien Löcher in p-Kanälen. Darüber hinaus sind solche p-Kanal-Bausteine an ihren Eingängen und Ausgängen nicht TTL-kompatibe! und auch nicht ohne weiteres kompatibel zu n-Kanal-Schaltungen, weil dazu die Betriebsspannungen und die Signalbits ungünstige Polaritäten und/oder Größen aufweisen.

An sich ist in vielen Fällen möglich, zur Vergrößerung der maximalen Taktfrequenz, mit der der Baustein betreibbar ist, und/oder zur Erreichung einer TTL-Kompatibilität alle FETs in n-Kanal-Technologie herzustellen. In vielen Fällen ist aber ein solcher Wechsel der Technologie unerwünscht, z. B. wenn die dann nötigen Betriebsspannungen zu hoch werden, was zumindest Änderungen des Lay-out erforderlich macht.

— ζ. Β. MNOS-FETs benötigen oft deutlich veränderte Betriebsbedingungen, je nachdem, ob sie einen n-Kanal oder p-Kanal aufweisen — oder wenn der vorgesehene Betrieb mit Spannungen der entgegengesetzten Polarität gar nicht möglich ist. Letzteres ist z. B. bei dem in IEEE-International Solid State Circuits Conference (ISSCC) 1971, S. 80, SI und 200, insbesondere Fig.4 und 3 gezeigten p-Kanal-MOS-LSI-Speicherbaustein der Fall, welcher weitgehend dem durch die obengenannte US-PS bekannten p-Kanal-LSI-Baus:ein entspricht. Auch der durch diese IEEE-ISSCC bekannte LSI-Baustein enthält nämlich eine großintegrierte Matrix mit 2048, jeweils über ein Steuergate gesteuerten p-Kanal-Enhancement-Steuer-FETs und mit weiteren 2048 ungesteuerten p-Kanal-Enhancement-Speicher-FETs.

Die Steuergates der Steuer-FETs sind mit den Zeilensteuerleitungen verbunden. Die zur Steuerung dieser Steuer-FETs dienende IG-FET-Randelektronik liefert im Betrieb, zur Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer FET verbunden ist Gleichzeitig liefert diese Randelektronik zweite, gegenüber dem ersten Binärzeichen positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix.

Ein solcher LSI-Speicherbaustein wird übrigens von der Fa. Intel under der Bezeichnung 1702 vertrieben. Gemäß Fig. 3 der genannten Druckschrift IEEE-ISSCC bildet die Reihenschaltung der Hauptstrecken der p-Kanal-Steuer-FETs und der individuell den Steuer-FETs zugeordneten ungesteuerten p-Kanal-Speicher-FETs jeweils eine einzelne Speicherzelle. Der ungesteuerte p-Kanal-Speicher-FET weist jeweils ein rundum von einem Isolator isoliertes, in elektrischer Hinsicht floatendes, im programmierten Zustand negativ aufgeladenes Speichergate auf, wodurch dieser Speicher-FET im unprogrammierten Zustand nichtleitend und im programmierten Zustand leitend ist; es handelt sich hier also um pinen p-Kanal-IG-FET mit floatendem Speichergate. Weitere Einzelheiten über den Aufbau und den Betrieb dieses Speicherbausteins sind auch in Sol. St. Electronics 17 (1974), S. 517-529, IEEE Sol. St. Circ. J. SC (1971) Ni. 5, S. 301-306 und teilweise in DE-OS 2129 181 angegeben, vgl. auch Carr und Mice, MOS-LSI Design and Application Mc-Graw Hill 1972, S. !95-228, besonders Fig. 7.3. Ein ähnlicher Baustein ist auch in INTEL. RR-6/I702A, Juni 1975 beschrieben. Würde man nun die zuletzt genannten LSI-Speicherbausteine jrdoch mit n-Kanal-FETs statt mit p-Kanal-FETs herstellen, dann würde die Programmierung der n-Kanal-Speicher-FETs, nämlich die Aufladung ihrer floatenden Speichergates, mit Löchern statt mit Elektronen durchgeführt werden müssen, was ganz erhebliche Schwierigkeiten bereiten würde. Es ist also unzweckmäßig, zur Verbesserung der Arbeitsgeschwindigkeit und der Kompatibilität die p-Kanäle durch η-Kanäle zu ersetzen; p-Kanal-Speicher-FETs mit floatendem Speichergate sind nämlich nicht ohne weiteres durch n-Kanal-Speicher-FETs mit floatenden Speichergate ersetzbar, ohne grundlegend die elektrischen Eigenschaften der Matrix zu beeinflussen.

Für den, der ähnliche, aber schnellere TTL- und n-Kanal-kompatible LSI-Bausteine in n-Kanal-Technologie herstellen wollte, hatte es zunächst den Anschein, als hätte man in solchen besonderen Fällen einen anderen Matrixaufbau, z'imindest ein anderes Lay-out der Matrix anzuwenden; ein Teil der Aufgabe der Erfindung besteht jedoch darin, die Schnelligkeit und Kompatibilität des Bausteines zu verbessern und trotzdem die langsamen p-Kanal-Mam/en, vor allem die p-Kanal-Steuer-FETs, verwenden zu können, /.. B.

um weiterhin schon anderweitig benützte p-Kanal-Herstellungsmaßnahmen oder entsprechende Programmierverfahren auch beim schnelleren LSI-Bausiein benützen zu können.

Es ist bekannt, l-aus-n-Dekodierer als sog. Tannenbaumdekodierer aufzubauen, vgl. z. B. K e i s t e r et al.. Design of Switching Circuits, 7. Auflage, 1959, 113 und US-PS 26 82 043, Fig. 3 und 3a. Ein solcher Tannenbaumdekodierer stellt eine Vielzahl miteinander vermaschter UND-Glieder dar. Wegen der starken Vermaschung wirken die meisten Schaltstrecken des Tannenbaumdekodierers nicht nur auf einen einzigen Dekodiererausgang, sondern gleichzeitig auf viele Dekodiererausgänge. Durch diese Vermasciiung ist eine Einsparung von Schaltstrecken möglich. Man benötigt nämlich eigentlich nur noch 2n—' Schaltstrecken, wobei π die Anzahl der Dekodierera".sgänge darstellt. Die Schaltstrecken können dabei auch durch die Hauptstrecken von IG-FETs, also z. B. von MOS-FETs, gebildet sein.

Diese Tannenbaumdekodierer, z. B. als Zeilendekodierer verwendet, können so konstruiert werden, daß ihr Energieverbrauch gering ist. Man kann dazu nämlich vorsehen, daß verlustwärmeerzeugende Ströme niederohmig nur über den auf die ausgewählte Zeilenleitung wirkenden Zeilendekodiererausgänge fließen, wobei gleichzeitig über alle anderen Dekodiererausgänge keine Ströme niederohmig fließen.

Solche Tannenbaumdekodierer weisen bei der Herstellung in integrierter Technik mit MOS-FETs jedoch trotz der geringen Zahl von Schaltstrecken einen erheblichen Flächenbedarf auf. Der hohe Flächenbedarf ist hauptsächlich durch die Schwierigkeit bedingt, die Substratoberfläche optimal auszunutzen. Eniweder muß man hier viele, verschieden lange Leitungen zwischen den einzelnen IG-FET-Hauptstrecken anbringen, wodurch im Betrieb die kapazitiven Komponenten des Hauptstreckenstromes verschieden groß und oft nicht mehr unbeachtlich groß werden, oder eine Vielzahl der IG-FETs ist mit außerordentlich breiten Kanälen, also mit außerordentlich ausgedehnten Drait·- und Source-Bereichen auszustatten, wodurch sowohl der ohmsche als auch der kapazitive Leitwert zwischen diesen ausgedehnten Drain- und Source-Bereichen einerseits und dem Substrat andererseits stark zunimmt, so daß auch hier die entsprechenden Komponenten des Hauptstreckenstromes unangenehm groß sind. Überdies ist der Abstand der einzelnen Schaltstrecken auf der Substratoberfläche nicht beliebig verringerbar, um unerwünschte Kurzschlüsse über das Substrat zu vermeiden. Solche Tannenbaumdekodierer aus IG-FETs mit außerordentlich breiten Kanälen verbrauchen daher im Betrieb wegen des niedrigen Sperrwiderstandes auch relativ hohe ohmsche Verlustenergien, und bei hoher Arbeitsgeschwindigkeit vor allem auch hohe kapazitive Leistungen — letzlere können aber Störspannungen auf den Gleichstromversorgungsleitungen erzeugen, wodurch der Betrieb aller an die gleichen Versorgungsleitungen angeschlossenen digitalen Schaltungen gefährdet ist, vgl. elektronische Rechenanlagen

6-, 10 (1968) Heft 4, 17-179; AEÜ 24 (1970) 263-268; sowie DE-OS 22 46 611. Wie mikroskopische Betrachtungen des obengenannten Bausteins 1702a zeigen, enthält auch er einen Tannenbaumdekodicrcr.

Die Erfindung löst die neue Aufgabe, die maximale Taktfrequenz zum Betrieb eines IG-FET-LSI-Bausteins mit einer steuerbare p-Kanal-Steuer-FETs enthaltenden Matrix bei geringem Bedarf von ohmschen und kapazitiven Verlustströmen zu erhöhen und zusätzlich den LSI-Baustein TTL- und n-Kanal-kompatibel zu machen.

Man will z. B. weiterhin, zur Vermeidung einer aufwendigen Neuentwicklung, die bisher schon benützte p-Kanal-Matrix einschließlich ihres Lay-out verwenden, aber noch schneller betreibbar und kompatibel machen. Dabei kann es zusätzlich besondere Gründe geben, weswegen man p-Kanal-Steuer-FETs innerhalb der Matrizen anbringen will, z. B. weil man C-MOS-Speicherzellen mit p-Kanal-Steuer-FETs und n-Kanal-Speicher-FETs anbringen will, die also Speicherzellen z. B. gemäß der älteren deutschen Anmeldung P 24 45 077.9 (= DE-OS 24 45 077) oder gemäß dem luxemburgischen Patent 72 605 = deutschen Anmeldung P 24 45 137.4 mit negativ pjfladbaren, an sich floatenden Speichergates darstellen.

Es zeigte sich außerdem, daß der wegen der Großintegration mindestens acht Ausgänge aufweisende l-aus-rt-Zeilendekodierer oft nicht nur besonders geringe Verlustströme, sondern im Vergleich zu Tannenbaumdekodierer oft auch einen relativ geringen Platzbedarf bei guter Platzausnutzung und geringen Leitungslängen zwischen den einzelnen Schaltstrecken, d. h. IG-FET-Hauptstrecken, aufweist. Vor allem wegen der geringen, im allgemeinen weitgehend konstanten kapazitiven Verlustströme im Bereiche des Zeilendekodierers sind die auf den Gleichstromversorgungsleitungen auftretenden Störspannungen relativ klein und weitgehend konstant.

vOrteilhafterweise können überdies die p-Kanal-Steuer-FETs nicht nur Bestandteile von Speicherzellen, sondern auch z. B. Bestandteile von Koppelpunkten einer Koppelmatrix, z. B. in einem gegen Störspannungen empfindlichen elektronischen Fernsprech-Vermittlungssystem, sein. Die Erfindung ist also nicht nur begrenzt auf einen LSI-Baustein mit einer Speicherzellen-Matrix. Die Erfindung ist nicht auf einen einzigen bestimmten Zweck beschränkt, den die betreffenden p-Kanal-Steuer-FETs erfüllen. Sie betrifft auch einen LSI-Baustein mit einer sonstigen matrixförmigen Baugruppe, die vom Zeilendekodierer gesteuerte, in den Matrix-Kreuzungspunkten angebrachte p-Kanal-Steuer-FETs enthält.

Die Erfindung geht von dem eingangs und im Oberbegriff des Patentanspruchs 1 angegebenen LSI-Baustein aus. Die /Aufgabe der Erfindung wird durch die im Kennzeichen des Patentanspruchs 1 angegebene Maßnahme gelöst.

Beim erfindungsgemäßen Baustein ist also die Randelektronik mit n-Kanal-IG-FETs aufgebaut, welche schneller als p-Kanal-MOS-FETs sind. Darüber hinaus sind diese IG-FETs nicht zu einem nur 2n— FETs enthaltenden Tannenbaumdekodierer angeordnet, sondern zu einem die UND-Glieder enthaltenden Zeilendekodierer, der ausdrücklich mehr IG-FETs als ein Tannenbaumdekodierer enthält. Die UND-Glieder des Zeilendekodierers sind daher unvermascht oder zumindest viel weniger vermascht als bei einem Tannenbaumdekodierer. Bei der Erfindung sind, wieder im Vergleich zu Tannenhai.irndekodierern, die beim Betrieb des Dekodierers auftretenden, wechselnd großen Störspannungen auf den Gleichstromversorgungsleitungen und evtl. auch auf den Leitungen der Adresseneingänge vermindert, und zwar insbesondere wegen der mangels starker Vermaschung gegebenen Möglichkeit, kurze, unter sich ähnlich lange Leitungen zu verwenden. Hohe, kapazitive Spcrrleitwertc zwischen den Drain-Souree-Bereichen einerseits und dem Substrat andererseits sind vermieden im Vergleich zu Tanncnbaumdekodierern mit breitkanaligcn IG-FETs. Dieser Vorteil ist trotz der höheren Arbeitsgeschwindigkeit und der erreichten TTL- und n-Kanal-Kompatibilität erreicht. Der Zeilendekodierer hat zusätzlich trotz der Erhöhung der Anzahl seiner IG-FETs einen auffallend geringen Plat/bcdarf. vor allem v/eil große Leitungslängen /wischen den Hauptstrecken und große Kanalbreiten vermeidbar sind. Es zeigte sich außerdem, daß die p-Kanäle der in der Matrix enthaltenden Steuer-FETs die Arbeitsgeschwindigkeit des Bausteins auffallend wenig beeinflussen, da dessen Arbeitsgeschwindigkeit im wesentlichen nur von der Arbeitsgeschwindigkeit des n-Kanal-Dekodiercrs abhangt.

Die Erfindung wird anhand der in den Fig. I bis 8 gezeigten Ausführungsbeispiele näher erläutert, wobei
Fig. 1 das Prinzip sowie

Fig. 2 und 3 je einen Teil eines erfindungsgemäßen Ausführungsbeispiels des erfindungsgemäßen LSI-Bausteins mit dreidimensionalem, elektrisch programmierbarem, optisch löschbarem Speicher für 8 χ 64 Byte,

Fig. 4 einen Ausschnitt aus dem in Fig. 2 und 3 gezeigten LSI-Baustein.

Fig. 5 und 7 Diagramme zur Erläuterung der Lese- bzw. Programmiervorgänge.

Fig. 6 einen weiteren Abschnitt des in Fig. 2 und 3 gezeigten LSI-Bausteinsund

Fig. 8 ein Beispiel für die Anbringung von Wannen auf diesem LSI-Baustein zeigen.

Die nebeneinander gelegten Fig. 2 und 3 zeigen gemeinsam ein erfindungsgemäß aufgebautes LSI-Bausteinbeispiel 55 mit einem in elektrischer Hinsicht dreidimensionalen, nämlich 8 zweidimensionale Matrixebenen enthaltenen Speicher, wobei die 8 verschiedenen, zweidimensionalen Matrixebenen in räumlicher Hinsicht nebeneinander auf der Oberfläche des Bausteins angeordnet sind: Jede Matrixebene enthält 8 Spalten und 64 Zeilen, wobei die erste Matrixebene die Spaltenleitungen KI... K8 und entsprechend die achte Matrixebene der Spaltenleitungen Y57... V 64 enthält. Die zweite Matrixebene enthält demnach die in Fig. 2 und 3 der Übersichtlichkeit wegen nicht gezeigten Spaltenleitungen V9 ... V16. In jeder der acht Matrixebenen wird jeweils 1 Bit eines 8 Bit umfassenden Wortes, also jeweils 1 der 8 Bit eines Byte, jeweils mit der gleichen Spalten- und Zeilenadresse gespeichert. Da die Spalten- und Zeilenadressen jedes Bit des Byte gleich sind, sind die betreffenden Zeilen und Spalten der 8 Matrixebenen über einen einzigen, gemeinsamen Zeilendekodierer Zd und einen einzigen, gemeinsamen Spaltendekodierer Sd ansteuerbar, vgl. auch das in F i g. 1 gezeigte Prinzip dieses Bausteins BS. Der LSI-Baustein BS enthält also eine großintegrierte, dreidimensionale Matrix mit eigentlich 64, allen Matrixebenen gemeinsamen Zeilenleitungen ZL 1 ... ZLü4 und insgesamt 8x8 Spaltenleitungen VI ... K64.

An den insgesamt 64 χ 64, also 4096 Kreuzungspunkten der Spaltenleitungen Kund Zeilenleitungen XIZL sind jeweils die gesteuerten, mit p-Kanal ausgestatteten Steuer-FETs T2 angebracht, vgl. zum Beispiel in F i g. 1 und 2 den Steuer-FET T2, der am Kreuzungspunkt der ZeiienleitungA'l/ZL 1 mit der Spaltenleitung Y\ in der

Speicherzelle Z\ angebracht ist. I·' i g. 1 zeigt nur den einzigen Slcuerl IT 7"2 der einzigen Speicherzelle Z 1. Die übrigen 4095 Steuer-F-'KTs der übrigen, gleichartig aufgebauten 4095 Speicherzellen sind in F-" i g. I zur Förderung der Übersichtlichkeit der Figur nur symbolisch durch die den /.cilenlcitungcn ZL, Spaltcnleitungen Y und dem Stromversorgungsanschluß YZ entsprechend«,, Viclfachzeichen und in F-" i g. 2 und 3 entsprechend detaillierter angedeutet. Da es sich im hier gezeigten Ausführungsbeispiel um Speicherzellen handelt, die jeweils die Reihenschaltung eines vom 1-aiis-64/.eilendekodierer Zd gesteuerten p-Kanal-Steucr-F-ΈΤ 72 und eines ein floatendes .Speichergate aufweisenden p-Kanal-Speicher-FET Ti enthalten, vgl. F-" i g. I und 2, sind zum Hclrieb dieser Speicherzellen an sich jeweils auch solche Spannungen und Ströme zuführbar, wie sie bei dem obengenannten, bekannten 2048-Bit-I.SI-Baiistein 1702a innerhalb der einzelnen Speicherzeiicn zum i.csen und Programmieren verwendet werden.

Der I.SI-l3austein Bs enthält die zur Steuerung der Steuer-FETs 7"2 dienende Randelektronik; hierzu gehört vor allem der Dekodierer Dck, welcher bei dem gezeigten Ausführungsbcispiel einen l-aus-64-Zeilendekodierer Zd mit 64 Ausgängen Xi ... X64 und 6 Adreßeingängen ;)0 ... a 5. sowie einen l-aus-8-Spallendekodiercr Sd mit 8 Ausgängen 51 ... 58 und 3 Adreßeingängen ;i 6 ... .) 8 enthält. Jeder Zeilendekodiererausgang X ist über eine eigene Zeilenleitung ZL mit den Steuergates von jeweils 8x8 = 64 Steuer-FETs verbürgen, nämlich mit jeweils 8 Steuer-FETs pro Matrixebene, leder Spaltendekodiererausgang 5, z. B. 5 1, ist über jeweils 8 verbundene Spaltenleitungen V, in diesem Falle Yl. K9... Y 57 mit jeweils 8 χ 64 = 512 Speicherzellen Z und damit mit der Hauptstrecke von deren Steuer-F'ETs 7"2 verbunden, nämlich mit jeweils 64 Speicherzellen pro Matrixebene.

Wird also einer der Ausgänge X des Zeilendekodierers Zd sowie gleichzeitig einer der Ausgänge des Spaltendekodierers Sdgleichzeitig aktiviert, vgl. Fig. 1 und 2. dann we^rden in jeder der 8 Matrixebenen jeweils eine einzige Speicherzelle, vor allem der in dieser Speicherzelle jeweils enthaltene Steuer-FET, angesteuert. Der aktivierte Ausgang des Spaltendekodierers Sd steuert nämlich jeweils über einen Spannungsteiler Γ4/Γ7 den Spaltenschalter 73 der betreffenden Spaltenleitung in jeder Matrixebene. Gleichzeitig steuert der aktivierte Ausgang 5des Zeilendekodierers Zd jeweils eine ausgewählte Zeilenleitung X in jeder Matrixebene, so daß gleichzeitig die 8 jeweils an den Kreuzungspunkten angebrachten Speicherzellen, nämlich deren Steuer-FET und deren Speicher-FET angesteuert sind, vgl. auch Fig. I. Je nachdem, welche Potentiale dabei an die 8 so ausgewählten Speicherzellen über die Zeilenleitung ZL, Spaltenleitung Y und Stromversorgung YZ gelegt werden, wird nun der Speicher-FET der betreffenden Speicherzelle über seinen jetzt leitenden, in Reihe geschalteten Steuer-FET und über die Spaltenschalter Γ3 gelesen, programmiert oder evtl. auch gelöscht, letzteres, falls es sich um einen elektrisch löschbaren Speicher-FET handelt, vgl. zum Beispiel J. of Sol. St. Circ. SC 7, Nr. 5, Okt. 1972, 369-375.

Der Zeilendekodierer Zd enthält soviele UND-Glieder Zd i bis Zd64, als die Anzahl der Zeilendekodiererausgänge X beträgt, — wegen der Übersichtlichkeit ist in Fig. 1 und 2 nur ein UND-Glied ZdX gezeigt; die UND-Glieder Zd2 ... Zd64 weisen hier den gleichen Aufbau wie das UND-Glied Zd I auf. Die UND-Glieder bestehen daher aus der Reihenschaltung der Schaltstrccken 7"11 ... 7"t6 sowie einem Arbeitswiderstand 7"IO und der Stromversorgung über die Vielfache VSZ, nämlich 0 V/V55und + 12 V/ VDD. Am UND-Gliedausgang A'bzw. ZLtritt + I Voder + 10 V auf.

Bei dem in Fig. 2 gezeigten Beispiel sind also insgesamt 64 solche UND-Glieder Zd 1 angebracht, wobei immer nur bei einem dieser 64 Glieder alle

to Schaltstrecken 7"Il ... T16 gleichzeitig leitend sind, wenn nämlich dessen Adresse den Adreßeingängen a0 .. ../5 zugeleitet wird.

Im Unterschied zu Tannenbaumdckodierern wirkt hier also jede der Schaltstrecken 7"Il ... 7"16 der UND-Glieder mangels jeglicher Verrnaschung der UND-Glieder jeweils nur auf einen einzigen Ausgang X des Zeilendekodierers Zd, statt, wie bei einem Tannenbaumdekodierer, oft gleichzeitig auf mehrere Ausgange A dieses Zeüendekodierers Zdi.w wirken.

Allen 64 UND-Gliedern des Zeilendekodierers Zd wird die kodierte Zeilenadresse a0 ... a5 über die Vorverstärker EO bis E5 zugeleitet. Da die einzelnen Schaltstrecken der aus UND-Gliedern aufgebauten Dekodierer teilweise mit dem originalen Signalbit, jedoch teilweise mit dem invertierten Signalbit gesteuert werden müssen, sind bei dem in F i g. 2 gezeigten Ausführungsbeispiel den Vorverstärkern £0 ... £5 Inverter nachgeschaltet. Dadurch können die betreffenden Schaltstrecken T11 ... Γ16 der UND-Glieder nach

M Bedarf vom originalen Signalbit a0 ... a 5 oder vom intertierten Signalbit äH... a 5 gesteuert werden — bei dem in Fig. 2 gezeigten UND-Glied ist angenommen, daß jede einzelne Schaltstrecke vom invertierten Signalbit a~ö ... ΊΓ5 gesteuert wird. Weil jedem UND-Glied eine andere Adresse zugeordnet ist, werden die Schaltstrecken der übrigen UND-Glieder dieses Zeilendekodierers höchstens zum Teil von solchen invertierten Signalbits gesteuert. Die Vorverstärker £0 ... £5 verringern nicht nur die zur Adressierung

•»ο notwendige, von außen zugeführte Adressensignalleistung, sondern können auch zum Schutz des LSI-Bausteins gegen parasitäre Spannungen an den Adreßsignalanschlüssen a 0 ... a 5 des Bausteins dienen, wie für sich z.B. durch die DE-OS 23 48 432 bekannt ist, vgl.

auch gleichartige Vorverstärker, die an den in Fig. 3 gezeigten Anschlüssen CS und Oi ... OS angebracht sind.

Die Serienschaltung der n-Kanal-MOS-FETs Γ11 ... Γ16 eines UND-Gliedes liefert an den betreffenden UND-Glied-Ausgang Xi ... X64 ein erstes Binärzeichen von +1 V, falls alle in Reihe geschalteten n-Kanal-MOS-FETs dieses UND-Gliedes gleichzeitig leitend sind. Alle übrigen Serienschaltungen, ii. h. alle übrigen UND-Glieder des Zeilendekodierers Zd, sind zur gleichen Zeit nichtleitend, weil zumindest einer der n-Kanal-MOS-FETs Γ11 ... 7"16 dieser UND-Glieder nichtleitend ist; — ihr UND-Gliedausgang X liefert dann jeweils das zweite Binärzeichen von + 10 V. Alle diese nichtleitenden übrigen UND-Glieder verbrauchen dann nahezu keinen Strom in ihren Schaltstrecken TIl ... 7~16. Nur das erste Binärzeichen von +1 V, das gegenüber dem zweiten Binärzeichen von +10V negativ ist, steuert die p-Kanäle von Steuer-FETs T2 in den leitenden Zustand. Die zweiten, vergleichsweise positiven Binärzeichen von +10V aller übrigen UND-Gliederausgänge steuerr jedoch die übrigen Steuer-FETs T2 in den nichtleitenden Zustand:
An der Source aller Steuer-FETs T2 liegt nämlich die

Spannung VDC von +8 V, die über das Vielfach YZ vom Spannungsteiler 740/741 geliefert wird. Am Substrat aller p-Kanal-FETs liegt die Spannung VDD von +12V, wie in der Speicherzelle Zi, F- i g. 2 symbolisch angedeutet ist. An dem Drain des Stcuer-FET 7? liegt bei leitendem Speicher-FET 71 über den Spaltenschalter 73 und den Lesewiderstand ein im Vergleich zur Source negatives Potential, vgl. VBB= -5 V in Fig. 2 und I. Bei nichtleitendem Speicher-FET 71 floatet das Drainpotential des Steuer-FET 72. Daher ist das erste Binärzeichen von + I V vergleichsweise negativ und steuert alle mit der betreffenden, ausgewählten Zeilenlcitung XIZL verbundenen p-Kanäle der Enhancement-Steuer-FETs 7~2 in deren leitenden Zustand. Die gleichzeitig über die übrigen, nicht ausgewählten Zuleitungen X gelieferten zweiten, gegenüber dem ersten Binärzeichen und gegenüber dem Sourcepotential von +8 V positiven Riniiryoirhf*n von 4- ld V steuern äüe ΓΠ!! diesen nichtausgewähltcn Zeilenleitungen verbundenen p-Kanäle von Steuer-FETs 72 in deren nichtleitenden Zustand. Es kann also nur durch einen solchen Steuer-FET 7*2 Strom fließen, der jeweils über die einzige ausgewählte Zeilenleitung ZL angesteuert ist, der nämlich ein gegenüber dem Sourcepotential von + 8V negatives erstes Binärzeichen, hier von +1 V, geliefert erhält.

Wegen des Aufbaues des Zeilendekodierers Zd aus solchen n-Kanal-UND-Gliedern verbraucht nur jenes UND-Glied der 64 UND-Glieder des Zeilendekodierers Zd über seine Schaltstrecken 7"M bis 716 einen durch seinen hohen Arbeitswiderstand 7"1O bestimmten, ohmschen Strom, welcher das erste Binärzeichen von + 1 V an die ausgewählte Zeilenleitung XIZL liefert. Da das erste Binärzeichen nur zu den Steuergates der Steuer- FETs Γ2 geliefert wird, und da diese Steuergates von ihren p-Kanälen isoliert sind, verbrauchen diese Steuergates nur einen kapazitiven Steuerstrom. Alle übrigen 63 UND-Glieder mit FETs Γ10 ... Γ16, die wegen ihrer schmalen Kanäle nur kleine Drain- und Sourcebereiche mit entsprechend kleinen pn-Übergängen zum Substrat benötigen, verbrauchen über ihre FETs FlO ... 7"16 nur einen entsprechend kleinen bzw. keinen ohmschen Verluststrom und auch entsprechend wenig kapazitiven Verluststrom. Sobald nämlich den Adreßeingängen aO ... a5 eine neue abweichende Zeilenadresse zugeführt wird, wird das bisher in den leitenden Zustand gesteuerte UND-Glied in den nichtleitenden Zustand gesteuert.

Nur ein einziges der übrigen UND-Glieder wird in den leitenden Zustand gesteuert und damit nun dessen Schaltstrecken 7*11 bis 7*16 und Arbeitswiderstand TlO erwärmt, weil nur bei diesem einzigen UND-Glied sämtliche in Reihe geschalteten Schaltstrecken gleichzeitig leitend sind. Die Verluste in dieser Randelektronik sind daher gering, wodurch auch die Erwärmung und wegen der Verminderung der kapazitiven Verlustströme auch die Störspannungen in der Gleichstromversorgung im Betrieb entsprechend gering sind.

Der Zeilendekodierer Zd enthält mindestens dreimal soviel n-Kanal-IG-FETs für Schaltstrecken 71 1 bis 716, als die Anzahl der Ausgänge Xi ... X64 des Zeilendekodierers Zd beträgt Bei dem in Fig.2 gezeigten Ausführungsbeispiel enthält der Zeilendekodierer Zdsogar 6 χ soviel Schaltstrecken als die Anzahl der Zeilendekodiererausgänge X beträgt. Deswegen ist hier im Gegensatz z. B. zu Tannenbaumdekodierern keine Vermaschung der einzelnen UND-Glieder nötig, und jede einzelne Schaltstrecke dieses Ausfiihmngsbcispiels bceinflul.lt jeweils nur das an einen einzigen Zeilendekodiererausgang X gelieferte Binärzeichen. Daher können hier die einzelnen UND-Glieder — abgesehen von der Steuerung mit dem originalen oder dem invertierten Signalbit — unter sich sogar völlig identisch aufgebaut und daher platzsparend eng nebeneinander auf der Substratoberfläche nach einem einheitlichen Schema angebracht sein, ohne daß lange Leitungen zwischen den einzelnen Hauptstrecken der Schalter angebracht sein müssen und ohne daß breilkanalige IG-FETs als Schaltslrecken gewählt werden müssen. Zusätzlich ist nicht nur die Eigcnkapu/ität von Drain und Source zum Substrat der hier schmalkanligcn Schallstreckcn besonders gering; insbesondere wegen der evtl. angebrachten Vorverstärker CO ... E5 sind auch die an den Adreßeingängen a 0 . . a 5 wirksame Eigenkapazität und damit die zur

sprechend klein. Entsprechend kann auch die Arbeitsgeschwindigkeit des Zeilendekodierers erhöht werden. Die Arbeitsgeschwindigkeit des erfindungsgemäß aufgebauten Zeilendekodierers ist zusätzlich wegen der Verwendung von n-Kanal-FETs als Schaltstrecken 711 bis 716 statt p-Kanal-Schaltstreckcn verbessert, weil freie Elektronen in den Kanälen beweglicher sind als freie Löcher. Außerdem ist wegen der geringen, aiii den Gleichstromversorgungsleitungen erzeugten Störspannungen die Betriebssicherheit dieses Bausteins und die Betriebssicherheit von weiteren, an eine gemeinsame Gleichstromversorgung angeschlossenen, gegen Störungen der Gleichstromversorgung empfindlichen Schaltungen verbessert. Eine solche n-Kanal-Randelektronik ist zusätzlich kompatibel sowohl mit TTL-Schaltungen, besonders, wenn die Vorverstärker /TO ... £8 eingefügt sind, als auch mit sonstigen n-Kanal-Schaltungen.

Bei dem in Fig. 2 und 3 gezeigten Ausführungsbeispiel handelt es sich also um einen eine Vermaschung

•to vermeidenden Zeilendekodierer aus η ■ m IG-FETs, wobei η die Anzahl von Zeilendekotlierenwsgangen /V und m die Anzahl der Adreßeingänge .; 0 ... a 5 dieses Zeilendekodierers beträgt. Es ist jedoch auch rr glich, weniger als η ■ m IG-FETs als Schaltstrecken im

*5 Zeilendekodierer anzubringen, wenn man eine gewisse Vermaschung der einzelnen UND-Glieder zuläßt. In diesem Falle muß jedoch die Kanalbreite solcher auf mehrere Dekodiererausgänge wirkenden Schaltstrekken und/oder die Leitungslängen zwischen solchen Schaltstrecken oft erhöht werden, wodurch zwar die Anzahl der Bauteile sinkt, aber manchmal der Aufwand an kapazitiven Verlustströmen und ohmschen Verlustleistungen sowie die Störspannungen auf den Gleichstromversorgungsleitungen etwas ansteigen — gelegentlich ist jedoch dabei eine, wenn auch kleine Verbesserung hinsichtlich des Aufwandes an Substratoberfläche durch Verminderung des Platzbedarfes erreichbar.

Gleichzeitig soll der Informationsinhalt von 8 Speicherzellen gelesen werden mit jeweils einer Speicherzelle pro Matrixebene. Beim Lesen sind alle Programmierschalter 75 nichtleitend, vgl. auch F i g. 6 hinsichtlich der Funktionen des Spaltendekodierers und F i g. 4 hinsichtlich der der Speicherzelle. Je nachdem, ob ^:n den beim Lesen ausgewählten Speicher-FETs 71 eine »0« oder eine »1« gespeichert ist, fließt durch die ausgewählten Speicherzellen über die leitenden, von Spaltendekodierern ausgewählten Spaltenschalter 73,

über die Leseleitung L i... LS und die Lesewiderstande R \ ... R 8 ein Strom oder nicht. Dieser Strom erzeugt über die Leseverstärker LvI ... LvS die gelesenen Aiisgangssignale Ol ... OS, siehe F i g. I und 3. Die Spaltenlcitung Y dient hier also gleichzeitig als Leseleitung.

In Fig. 3 sind die Ausgangsverstärker Lv 2 ... Z.v-8 nur schematisch angedeutet. Ein Beispiel für den Aufbau eines einzelnen Leseverstärkers ist in Fig. 3 für Lv I angegeben. Dieser zwischen seinem Eingang und Ausgang nicht invertierende Leseverstärker enthält die Eingangsstufe Γ22/Γ2Ι, die Umkehrstufe T24/T23 und die Ausgangsgegentaktstufc T27/T26. dessen Mitlelabgriff das nichtinvertierte Ausgangssignal an den Anschluß O I abgibt. Auf die Stellergates der normalerweise nichtleitenden Blockierschalter T2S/T29, welche im leitenden Zustand die Verbindung zwischen einerseits der Eingangs- und Umkehrstufe und andererseits der /\usgangsg£gcntakisuiie unterbrechen, wirkt das Enablesignal tS, das hier zur Chip-Wahl dienen kann, vgl. auch Fig. 7. Solange im Lesezyklus R/. die BJockierschaltcr Τ28/Γ29 aufgrund des F.nablesignals CS = z. B. 0 V nichtleitend sind, gibt die Ausgangsgegcntaktstufe 7~27/7~26 nach der Zugriffszeit Zz niederohmig entweder die binäre »I« oder die binäre »0« an den Anschluß OI ab, ic nachdem, ob die ausgewählte Speicherzelle der Matrix programmiert oder nicht programmiert ist. Beim Enablesignal CS = z. B. 2,4 V ist jeder i'er beiden FETs der Ausgangsgegentaktstufe T27/T26 nichtleitend; der Jo Ausgang 01 hat dann einen sehr hochohmigen Innenwiderstand. Ein Ausgang O !.der 1 hochohmigen und 2 binäre niederohmige Zustände annehmen kann, wird allgemein als Tri-Siatc-Ausgang bezeichnet, vgl. zum Beispiel Motorola, McMOS-Handbook. Okt. 197j, J5 Seiten 6.20/6.21. Entsprechend haben auch die anderen Leseverstärker Lv2 ... LvS Tri-State-Ausgänge O2 ... OS. Die Blockierschalter T2S/T29 aller Leseverstärker L\ 1 ... LvS werden durch das Enablesignal CS synchron gesteuert, wie in F i g. 3 angedeutet ist. Daher sind alle Ausgänge Ol ... OS entweder gleichzeitig hochohmig und geben keine Signale ab, oder gleichzeitig niederohmig und geben das aus den 8 Speicherzellen gelesene Byte gleichzeitig ab.

Ohne Eingangsstufe Γ22/Τ21. also nur mit Umkehr- und Ausgangsgegentaktstufe wurde ein invertierender Verstärker gebildet.

Selbst, wenn die Ausgänge Ol ... O8 hochohmig sind, finden bei Anlegen von Adrcssensignalen an die Anschlüsse aO... aS Lesevorgänge in der Matrix statt — die jeweils gelesenen Bytes werden aber wegen der Blockierung der Ausgangsgegentaktstufe Γ27/Γ28 nicht über die Ausgänge Ol ... O 8 abgegeben. Um die mit solchen Lesevorgängen und Adressierungen der Dekodiererteile verbundenen Energieverluste und Störspannungen auf den Gleichstromversorgungsieitungen, hier VDD/VCC/VSS/VBB besonders während dieser Blockierung der Leseverstärker zu vermeiden, können auch (Stufen der) Vorverstärker E1 ... ES, aber auch (Stufen der) E und - E genannten Vorverstärker innerhalb der Steuereinheit Pr einen vom Enablesignal US mitgesteuerten, invertierenden oder nichtinvertierenden Verstärker, z. B. mit Tri-State-Ausgang, darstellen; diese Steuerung kann z. B. auch dadurch erfolgen, daß eines der Versorgungspotentiale VDD/VSS nicht mehr diesen Verstärkern zugeführt wird, indem ein von CS gesteuerter Scha! .er die Potentialzuführung unterbricht. In Fig.3 ist dies der Übersichtlichkeit wegen nicht gezeigt. Dadurch wird verhindert, daß Lesevorgänge, Adressierungen und Dekodierungen sowie Steuerungen der später erläuterten Steuereinheit Pr stattfinden, solange gar kein Enablesesignal CS = OV vorliegt — dadurch entstehen aber in dies( ;· Zeit keine Verluste und auch weniger Störsp^nnungen auf den Gleichstromversorgungsleitungen VDD/VCC/ VSS/ VBB.

Beim Lesen sind also nur 8 Spaltenschalter 7~3 der insgesamt 8x8 verschiedenen Spaltenschalter T3 leitend, weil hier der Spaltendekodierer Sd gleichartig wie der Spaltendekodierer aufgebaut ist, so daß die über die betreffenden Spaltenleiüingen V gelesenen 8 Signalbits den 8 verschiedenen Leseverstärkern Lv I ... Lv8 zugeführt werden. Alle Spaltenleitungen Yi ... YS der ersten Matrixebene, vgl. VT? in F i g. 2. sind daher über jeweils eigene Spaltenschalter Ti. über eine eigene gemeinsame Leseleitung /. 1 mit einem Lesewiderstand R I verbunden. Die über diesem Lesewiderstand R 1 erzeugte Lesespannung steuert den Leseverstärker Lv I. In entsprechender Weise sind die Spaltenleitungen Y der anderen Matrixebenen jeweils über eigene Spaltenschalter 7\3, über eigene Leseleitungen L 2 ... LS und über eigene Lesewideistände R 2 ... RS mit den übrigen Leseverstärkern M 2 ... LvS verbunden. Die Lesewiderstände R\ ... RS können gemäß F i g. 4 durch FETs, z. B. auch scheinbar langsame p-Kanal-FETs 7~50 gebildet werden, ohne die Arbeitsgeschwindigkeit des Bausteins zu stören.

Die zur Randelektronik gehörenden Leseverstärker Z.ι-· sind hier aus n-Kanal-MOS-FETs aufgebaut, so daß auch die Signalausgänge Ol ... O8 kompatibel mit TLL-Schaltungen und mit n-Kanal-Schaltungen sind. Darüber hinaus sind solche n-kanal-l.eseverstärker schneller als p-Kanal-Leseverstärker.

Bei dem in Fig. 2 und 3 gezeigten Beispiel eines LSI-Speicherbausteins sind also im w esentlichen nur die Speicherzellen selbst mit p-Kanal-MOS-FETs aufgebaut, wohingegen die Ran>!elektronik im wesentlichen nur n-Kanal-MOS-FETs enthält. Es zeigte sich, daß die Verwendung von p-Kanal-Steuer-FETs in den Matrizen die Arbeitsgeschwindigkeit des erfindungsgemäßen LSl-Bausteins nicht wesentlich beeinträchtigt, .-eil die Arbeitsgeschwindigkeit im wesentlichen vom -\ufbau der Randelektronik, z. B. des Dekodierers, abhängt. Es ist also ohne wesentliche Beeinträchtigung der Arbeitsgeschwindigkeit möglich, erfindungsgemäß eine n-Kanal-Randelektronik mit einer p-Kanal-Steuer-FET-Matrix auf einem LSI-Baustein zu vereinigen.

Bei dem in Fig. I, 2, 3 und 6 gezeigten Beispiel sind die Spaltenschalter T3 mit p-Kanälen ausstattbar, weil diese Schaller von einem aus n-Kanal-MOS-FETs aufgebauten Spaltendekodierer gesteuert werden, wobei die Arbeitsgeschwindigkeit der p-Kanal-MOS-FETs T3 im Vergleich zur Arbeitsgeschwindigkeit des Spaltendekodierers ausreichend ist. Die p-Kanal-Spaitenschalter Γ3 verhalten sich nämlich im Vergleich zum n-Kanal-Spaltendekodierer Sd wie die p-Kanal-Steuer-FETs T2 im Vergleich zu dem n-Kanal-Zeilendekodierer Zd. Der Spaltendekodierer Sd enthält dabe' soviele, jeweils durch Reihenschaltungen von n-Kanal-MOS-FETs gebildete UND-Glieder, wie insgesamt Spaltenleitungen vorgesehen sind. Da der Spaltendekodierer auch sonst gleichartig wie der Zeilendekodierer aufgebaut ist. hat der Spaltendekodierer im Prinzip die gleichen Vorteile wie der Zeilendekodierer.

Durch die Einfügung der Spaltenschalter T3 in die Spaltenleitungen sind die Spaltendekodiererausgan.ee

S λ ...SS galvanisch von den Spnlienleiiunpen getrennt, vgl. auch F i g. 6. Die in F i g. 2 gezeigten Arbeitswiderstände 7"1O, T17 der UND-Glieder beider Dekodiererteile können mit einem η-Kanal ausgestattet sein, was besonders wenig Schwierigkeiten bei den Herstellungen s mit sich bringt. Diese Arbeitswiderstände 710, 717 können jedoch auch mit einem p-Kanal ausgestattet sein, wobei zweckmäßigerweise das Steuergate dieser Arbeitswiderstände jeweils mit einem Steuergate einer zum gleichen UND-Glied gehörenden, benachbarten n-Kana'-Schaltstrecke 711, T\% verbunden wird. UND-Glieder mit n-Kanal-Schaltstrecken und p-Kanal-Arbeitswiederständen können daher in CMOS-Technik hergestellte UND-Glieder bilden, welche, was für sich bekannt ist, einen besonders geringen Stromverbrauch '5 aufweisen.

Auch soi.jtige Teile der Randelektronik können zur Einsparung von Verlusten in CMOS-Technik aufgebaut werden, z. B. die Vorverstärker £0 ... £"8, Fig.2. So können z. B. die Widerstände dieser Verstärker einen p-Kana! aufweisen, wobei man dann die Kurzschlüsse Bf durch die Kurzschlüsse Bg ersetzen sollte, um die gleichen Gleichstromversorgungsspannungen VDD/ VSS verwenden zu können.

In jedem Falle ist eine Isolation zwischen jener Substratoberfläche, die die p-Kanal-MOS-FETs enthält und jener Substratoberfläche, die die n-Kanal-MOS-FETs enthält, anzubringen, um unerwünschte Kurzschlüsse zwischen den verschiedenen Kanälen über das Substrat zu vermeiden. So sind z. B. die Kanäle der n-Kanal-MOS-FETs Tn der Randelektronik von den Kanälen der p-Kanal-MOS-FETs Tp der Matrix zu isolieren, z. B. indem man gemäß dem in F i g. 8 gezeigten Schema alle n-Kanal-MOS-FETs Tn der Randelektronik innerhalb einer gemeinsamen Isola- ^J5 tionsv/anne auf einem n-Halbleiterträger anbringt. Die Isolationswanne und der Halbleiterträger können jeweils an eigene Vorspannungen VSßund VDDgelegt werden, die untereinander verschieden sind, vgl. auch die Zuführung dieser Vorspannungen in Fig. 3. Solche Vorspannungen können auch über ringförmig angebrachte Anschlüsse Drangelegt werden. Die Anschlüsse können auch durch leitende pn-Übergänge gebildet werden, vgl. Drin F i g. 8.

Die Anbringung von FETs mit verschiedenen Kanaltypen auf dem gleichen Halbleiterkörper erfordert also keinen sehr hohen zusätzlichen Flächenaufwand auf der Substratoberfläche, weil eine Vielzahl von FETs des gleichen Kanaltyps gemeinsam in der gleichen Isolationswanne angebracht werden können. Dementsprechend kann der gesamte in Fig. 2 und 3 strichpunktiert umrahmte Bereich, der die p-Kanal-MOS-FETs enthält, für sich in einer gemeinsamen Isolationswanne angebracht sein. Da bei dem in F i g. 2 und 3 gezeigten Beispiel alie übrigen MOS-FETs jeweils nur η-Kanäle enthalten, brauchen für diese übrigen n-Kanal-MOS-FETs im Regelfall keine besonderen, zusätzlichen Isolationswannen angebracht sein.

Im folgenden soll die Wirkung der Steuereinheit Pr beschrieben werden, die den Lesebefehl R und den Programmierbefehl Unverarbeitet.

Der Steuereinheit Pr werden ständig Gleichsiromversorgungen zugeleitet. /.. B. VSS = 0 V dem FET Γ34 und VDD= 12 V den Widerständen 731/733, vgl. Electronics, 4. Okt. 1965, S. 84 bis 95, besonders S. 85, « linke Spalte.

Beim Lesen, vgl. den Lesezyklus Rz\n Fi g. 7, liegt am Steueranschluß RW/.. B. 2,4 V an, beim Programmieren, vgl. den Programmierzyklus Prz, hingegen z. B. 0 V. Beim Lesen liegt am Programmieranschiuß VF 12V= VDD. Wegen des dem Steueranschluß R/W> nachgeschaiteten, invertierenden Vorverstärkers £ sperrt 734 beim Lesen, aber leitet 734 beim Programmieren. Beim Lesen wird also über den Widerstund 746 ca. 10 V - nämlich VDD= 12 V minus der Schwellenspannung des T46 von ca. 2 V — am Verbindungspunkt zwischen 744/T 34 angelegt, wodurch Γ45 leitet. Ob die Blockierschalter 728/729 leitend sind oder nicht, hängt dann nur vom Enablesi-

gnal CS ab; Gleichzeitig liegt unabhängig vom

Enablesignal CS, also unabhängig vom Zustand des FET T44, ebenfalls ca. 10 V am Vielfach T wegen 7"33, da über die 8 mit dem Vielfach 7verbundenen FETs 732 ebenfalls nur ca. 10 V von den 8 Spannungsteilern 731/76/78 geliefert werden kann. An den Steuergates der 8 Programmierschalter 7"5, von denen jeder jeweils 1 der 8 Leseleitungen L \... Li und damit jeweils 1 der 8 Matrixebenen zugeordnet ist, liegt also jeweils ca. 10 V beim Lesen, weswegen beim Lesen alle Programmschalter 75 unabhängig vom Enablesignal CS nichtleitend sind; dies wurde oben bei der Beschreibung der Lesevorgänge in der Matrix auch ausdrücklich vorausgesetzt.

Beim Programmieren, vgl. Prz in Fig.7, liegt am Steueranschluß R/Wz. B. 0 V, weswegen nun Γ34 leitet, die Verbindung zwischen Γ34/Γ46 also ca. 1 V aufweist und der FET_745 nichtleitend ist. Unabhängig vom Enablesignal GS sind also alle Tri-State-Ausgänge der 8 Leseverstärker Lv\... LvSblockiert,alsohochohmig.

Erst nach dem Enablesignal CS, nach der Dekodieruiig der Adresse a 0 ... a 8 und erst nach dem Anlegen des zu speichernden Byte OX ... OS, vgl. Fig. 7, wird beim Programmieren Prz dem Programmieranschluß VP — 36 V zugeleitet, vgl. auch F i g. 3, wodurch an den 8 Spannungsteilern 78/76/731_msgesamt 50 V liegen. Man muß nun abhängig von CS zwei Fälle unterscheiden:

Falls CSpositiv ist, also z. B. 2.4 V beträgt, ist der FET T44 nichtleitend. Am Vielfach T und daher an den Steuergates der 8 über die 732 und über die 8 Steuerleitungen D 1... D8 verbundenen Programmierschalter Γ5 können daher wegen der Dimensionierung der Kanäle der Γ8, Γ6. Γ31, Γ33 nur Spannungen weit über 1 V auftreten; vor allem soll TS einen besonders schmalen und langen Kanal aufweisen. Die 8 Programmierschalier 7"5 leiten daher nur relativ wenig Strom durch die 8 vom Dekodierer ausgewählten Speicherzellen der Matrix, so daß dort keine Programmierung stattfindet; vgl. auch Fig. 7, in der CS= 2,4 V dem Zustand des »nichtausgewählten Bausteins« naß entspricht.

Falls hingegen das Enablesignal CS = 0 V beträgt, also programmiert werden soll, leitet der FET Γ44, wodurch über 734/744 niederohmig ca. +IV am Vielfach T liegt. Die 8 FETs 732 werden von dem Bitmuster jenes Byte gesteuert, das den 8 Anschlüssen Oi ... OS zugeleitet wird. Nur ein positives Bit an einem Anschluß O\ ... OS, verstärkt durch den im Steut rleil Pr angebrachten, zugeordneten, hier nichtinvertierenden Vorverstärker -E, steuert den zugeordneten FET 732 in seinen leitenden Zustand. Ein vergleichsweise negatives Bit würde den FET 732 hingegen nur in seinen nichtleitenden Zustand steuern, wodurch später der zugeordnete Programmierschalter 75 zu wenig Strom für eine Programmierung der zugeordneten Speicherzelle liefern würde. Also liefern

hier nur die positiven Bits an den Anschlüssen O J ... O 8 niederohmig ca. 1 V über den jeweils zugeordneten, leitenden Γ32 und über Ol ... D8 an das Steuergate des jeweils zugeordneten Programmierschalters 7~5, der später seinerseits relativ niederohmig ausreichend Strom über die zugeordnete Leseleitung L der zugeordneten Matrix zur Programmierung der darin vom Dekodierer ausgewählten Speicherzelle liefern soll. In den 8 vom Dekodierer ausgewählten Speicherzellen wird also gleichzeitig ein Bitmuster eingeschrieben, das dem Bitmuster des den Anschlüssen Oi ...OS von außen dem Baustein zugeleiteten Byte entspricht.

Das Programmieren Prz, vgl. Fig. 7, wird also in folgender Weise erreicht:

Zunächst wählt der Zeilendekodierer und Spaltendekodierer mittels der Adressen aO ... a8 die 8 Speicherzellen aus; in denen das Byte gespeichert werden soll. Gleichzeitig werden dem Enableanschluß CS (O V) und SteueranschluB R/W (0 V) die zum Programmieren vorgesehenen Spannungen zugeleitet; dabei wird nur dem ausgewählten Baustein aus einer evtl. Vielzahl der insgesamt vorhandenen Bausteine dieses Enablesignal CS = OV zugeleitet. An die Anschlüsse OX ... O8 muß ebenfalls etwa in diesem Zeitpunkt Didas zu speichernde Byte angelegt werden.

Die Spannung am Programmieranschluß VP beträgt vorläufig noch +12V, vgl. Fig. 7. Daher leitet jeder FET Γ32, der von einem positiven Signal am zugeordneten Anschluß der Anschlüsse OX ... OS gesteuert wird, ca. +1 V über den nun leitenden T% an das Steuergate vom zugeordneten TS, wobei TS als vorläufig noch relativ niederohmiger Widerstand wirkt. FETs Γ32, die vom negativen Signal am zugeordneten Anschluli der Anschlüsse OX ... OS gesteuert werden, sind nichtleitend und liefern Spannungen weit oberhalb von +1 V über den auch hier leitenden 7*6 an das Steuergate des jeweils zugeordneten 7"5, wobei auch hier TS als Widerstand wirkt. Es liegt also nur an den Steuergates jener TS eine vergleichsweise negative Spannung von +1 V, die ausreichend Strom zur Programmierung der zugeordneten Matrixebene, bzw. deren ausgewählten Speicherzelle, liefern sollen.

Der Zeilendekodierer steuert nun — wie beim Lesen — nach einer der Zugriffszeit Zz, Fig.7, entsprechenden Zeit den Steuer-FET T2 der ausgewählten Speicherzelle in seinen leitenden Zustand. Der Spaltendekodierer steuert etwa gleichzeitig alle jene Spaltenschalter 7"3 der verschiedenen Matrixebenen in den leitenden Zustand, die den ausgewählten, bisher noch unprogrammierten Speicherzellen zugeordnet sind, — die übrigen Spaltenschalter Γ3 sind dann nichtleitend.

Erst jetzt — nach der Auswahl der Speicherzellen und spät nach der Zuleitung des Enablesignals CS und des zu speichernden Byte, also nach entsprechender Aufladung der Steuergates der T5 — wird die Programmierspannung von z. B. —36 V an den Anschluß VP gelegt, vgl. F i g. 7. Dadurch werden alle Widerstände Tl und TS wegen ihres besonders hohen Kanallänge/Kanalbreite-Verhältnisses besonders hochohmig und die auf den Steuergates der 7"3 und TS kapazitiv gebundenen &o Ladungen fließen langsam ab, teilweise über diese Widerstände, teilweise über die gesperrten pn-Übergänge von deren Sourcebereichen zum Substrat hin. Gleichzeitig sind nun die Kanäle der FETs Γ6 und Γ 4 nichtleitend, da sie nun negativ gegen ihre Steuergate- &5 spannung VSS = 0 V sind. Die Ladungen auf den Steuergates der TS können also nur sehr langsam abfließen.

io

15

20

25

30

35

40

50

55 Während dieses Abfließens sind jene T5 relativ niederohmig leitend, deren Steuergate ursprünglich auf +1 V aufgeladen war — über diese TS fließt also nun ausreichend Strom zum Programmieren ihrer zugeordneten Speicherzellen. Jene TS, deren Steuergate ursprünglich weit über +1 V positiv aufgeladen waren, bleiben nichtleitend oder sind nun zumindest so schlecht leitend, daß der durch sie fließende Strom nicht mehr zum Programmieren der ihnen zugeordneten Speicherzellen ausreicht.

Sobald an den Programmieranschluß VP wieder +12 V gelegt werden, vgl. Fi g. 7, werden Tl und TS gesperrt.

Man kann nun durch Wechseln des Signals am Steuereingang R/W wieder Leseprozesse Rz einleiten, vgl. F i g. 7. Man kann jedoch erneut Programmierprozesse Prz, z. B. in anderen Speicherzellen, einlei:. χ In beiden Fällen müssen die FETs T4 und Γ6 nun möglichst rasch wieder leitend werden, weswegen es günstig ist, nun möglichst rasch die restlichen Ladungen von den Steuergaies der FETs TS und T3 abzuleiten. Diese Ableitung kann z. B. dadurch beschleunigt werden, daß parallel zu allen Widerständen Tl jeweils ein FET Γ42 — in Fig.2 ist der Übersichtlichkeit wegen nur ein FET Γ42 eingetragen — und parallel zu allen Widerständen TS jeweils ein FET Γ43 — in Fi g. 2 ist nur ein solcher FET eingetragen — geschaltet wird. Die 7"42 können z. B. vom Zeilendekodierer und die Γ43 von den Γ32 der Steuereinheit Pr gesteuert werden. Dadurch kann wahlweise der nächste Lesezyklus Rz oder der nächste Programmierzyklus Prz rasch eingeleitet werden. Durch die Verwendung von n-Kanal-FETs statt p-Kanal-FETs auch für die Steuereinheit können diese Zyklen besonders rasch ablaufen.

Die FETs T4 und 7"6 zwischen den Speichergates der den Programmierungs-Strom liefernden T3 und TS sind also durch ihre Steuergatespannung so gesteuert, daß sie zunächst dem Spaltendekodierer und der Steuereinheit gestatten, niederohmig und daher rasch und zuverlässig die Steuergates der FETs Γ3 und TS auf vorläufige Spannungen aufzuladen, und zwar unter Verwendung von den gleichen Gleichstromversorgungsspannungen VDD/VSS/VBB, vgl. auch F i g. 8, wie sie für den Lesezyklus benötigt werden. Die dem Programmieranschluß VP schließlich zugeführte Programmierspannung Vf= -36 V macht dann automatisch alle FETs 74 und Γ6 nichtleitend, so daß die Spannungen an den Steuergates der FETs Γ3 und TS rasch ins Negative verändert werden, ohne-r'.aß dadurch an den Steuergates von allen FETs Γ3 oder von allen FETs 7*5 sofort gleich große Spannungen auftreten würden und damit alh FETs 7"3 unter sich und alle FETs TS unter sich gleich stark leitend wurden. Statt dessen werden nur jene FETs T3 und Γ5 leitend, deren Steuergates vorher entsprechend vom Spaltendekodierer oder von der Steuereinheit aufgeladen wurden.

F i g. 5 erläutert die Wirkung des Widerstandes Γ50 als Lesewiderstand, vgl.die Lesewiderstände RX... RS in Fig.3 und TSO in Fig.4. Auf der Abzisse ist die Spannung UL der Leseleitung R, also die um - VBB = 5 V verminderte Spannungs längs des Kanals des TSO, und in der Ordinate der Strom durch diesen Kanal bzw. durch die Leseleitung R eingetragen. Bei nichtleitendem Speicher FET TX fließt während des Lesens nahezu kein Strom durch TSO, vgl. den Punkt B in Fig. J. Bei leitendem Speicher-FET fließt während des Lesens hingegen ein relativ hoher Strom durch TSO, vgl. den Punkt A — zwischen A und B liegt die normale

Kennlinie dieses 7"50,qje in A und ßvon den durch ΓΙ, T2, Γ3 gegebenen Widerstandsgeraden +8/ß und + HA in A und B geschnitten wird, vgl. F i g. 4.

Während der Programmierspannung VP = — 36 V Hegt eine sehr hohe Spannung über dem dann nahezu nichtleitenden Kanal des 750, vgl. den r50-Strom entsprechend der Kennlinie B/C — die Linie Dl -36 ist die Kennlinie des Programmierschalters TS, durch den ein ansteigender Strom D während der Programmierung des Speicher-FET 7Ί fließt, wie in Fig. 5 angedeutet ist. Der Strom D durch 75 steigt dabei mit wachsend positiv werdender Spannung UL der Leseleitung L an, entsprechend einer wachsenden Aufladung des Speichergate vom Speicher-FET Ti. Der Strom durch Γ50 beträgt dabei E/F. D/B ist die

Kennlinie der Serienschaltung der beim Programmieren leitenden T2, T3 und des anfänglich schlecht leitenden Ti. Mit wachsender Aufladung des Speichergate von Tl verschiebt sich D sowie die Kennlinie D/B, wie in Fig. 5 angedeutet ist. Sobald VP wieder +12V wird, werden T5 und Γ3 wieder nichtleitend. Dann entlädt sich die Eigenkapazität der Leseleitung L teilweise über T50, teilweise über gesperrte pn-Übergänge zum Substrat hin.

Diese Entladung der Leseleitung L kann auch — analog zu Γ42/Γ43 - durch FETs beschleunigt werden, die parallel zu T50 liegen und die z. B. von der Rückfianke der -36 V-VP-Spannung ähnlich wie der Γ42 oder Γ43 in der leitenden Zustand gesteuert werden.

Hierzu 5 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. LSI-Baustein mit p-Kanal-IG-FET-Matrix und IG-FET-Randelektronik, nämlich enthaltend eine Matrix mit gesteuerten, jeweils einen p-Kanal und ein steuerbares Steuergate aufweisenden, an den Steuergates mit Zeilensteuerleitungen verbundenen Steuer-FETs, ferner eine zur Steuerung dieser Steuer-FETs dienende IG-FET-Randelektronik, die, im Betrieb zur Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FET verbunden ist, liefert und gleichzeitig zweite, ^ gegenüber dem ersten Binärzeichen positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix liefert, wobei der in der Randelektronik enthaltene, mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer als Schaltstrecken mindestens Za also mindestens dreimal soviel IG-FETs₁ enthält, als n, nämlich die Anzahl der Zeilendekodierausgänge, beträgt, und wobei die IG-FETs dieses Zeilendekodierers π UND-Glieder bilden, die jeweils aus einer Serienschaltung von Hauptstrekken von IG-FETs gebildet sind und deren Ausgang jeweils mit einer der π Zeilensteuerleitungen verbunden ist, insbesondere für einen Speicher eines elektronisch gesteuerten Fernsprechvermittlungssy-' stems, dadurch gekennzeichnet, daß die *> IG-FETs des Zeilendekodierers (Zd) n-Kanal-lG-FETs sind.

2. LSI-Baustein nach \nspruch 1, dadurch gekennzeichnet, daß ein gleichartig wie der Zeilendekodierer aufgebauter Spr^Ttendekodierer (Sd) angebracht ist, der nämlich jeweils aus so vielen UND-Gliedern besteht, als er Ausgänge enthält, und daß diese UND-Glieder jeweils durch Reihenschaltungen der Hauptstrecken von n-Kanal-MOS-FETs (T\%, 7Ί9, r20)gebiIdet werden.

3. LSI-Baustein nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Arbeitswiderstände der UND-Glieder einen p-Kanal aufweisen (C-MOS-Technik).

4. LSI-Baustein nach einem der Ansprüche 1 oder « 2, dadurch gekennzeichnet, daß die Arbeitswiderstände der UND-Glieder jeweils einen n-Kanal aufweisen.

5. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine w Vielzahl der mit η-Kanälen ausgestatteten MOS-FETs (Tn) der UND-Glieder in einem an eine erste Vorspannung (VBB) gelegten, von der übrigen Substratoberfläche isolierten Halbleiter-Bereich angebracht sind und daß ein Halbleiter-Bereich, in dem MOS-FETs (Tp) mit p-Kanälen angebracht sind, an eine von der ersten Vorspannung verschiedene zweite Vorspannung (VDD)ge\egt ist (F i g. 8).

6. LSI-Baustein, bei dem die Matrix eine Speichermatrix ist, nach einem der vorhergehenden &o Ansprüche, dadurch gekennzeichnet, daß er einen dem Signalausgang (01) vorgeschalteten, aus n-Kanal-IG-FETs gebildeten Leseverstärker (Lv I) enthält, über den aus der Matrix gelesene Bitsignale geleitet werden.

7. LSI-Baustein, bei dem die Matrix eine Speichermatrix ist, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuereinheit (Prjn-Kanal enthält.

8. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß alle MOS-FETs seiner auf ihm enthaltenen Randelektronik (LVX... LV8, Pr)jeweils mit n-Kanälen ausgestattet sind.