DE2361057C2 - Anordnung zum vorzeichenrichtigen Addieren oder Subtrahieren - Google Patents
Anordnung zum vorzeichenrichtigen Addieren oder SubtrahierenInfo
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7217637A NL7217637A (enrdf_load_stackoverflow) | 1972-12-27 | 1972-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2361057A1 DE2361057A1 (de) | 1974-07-11 |
| DE2361057C2 true DE2361057C2 (de) | 1984-07-12 |
Family
ID=19817627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19732361057 Expired DE2361057C2 (de) | 1972-12-27 | 1973-12-07 | Anordnung zum vorzeichenrichtigen Addieren oder Subtrahieren |
Country Status (4)
| Country | Link |
|---|---|
| DE (1) | DE2361057C2 (enrdf_load_stackoverflow) |
| FR (1) | FR2212953A5 (enrdf_load_stackoverflow) |
| GB (1) | GB1457430A (enrdf_load_stackoverflow) |
| NL (1) | NL7217637A (enrdf_load_stackoverflow) |
-
1972
- 1972-12-27 NL NL7217637A patent/NL7217637A/xx unknown
-
1973
- 1973-12-07 DE DE19732361057 patent/DE2361057C2/de not_active Expired
- 1973-12-20 GB GB5903773A patent/GB1457430A/en not_active Expired
- 1973-12-27 FR FR7346524A patent/FR2212953A5/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2212953A5 (enrdf_load_stackoverflow) | 1974-07-26 |
| GB1457430A (en) | 1976-12-01 |
| DE2361057A1 (de) | 1974-07-11 |
| NL7217637A (enrdf_load_stackoverflow) | 1974-07-01 |
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