DE2248198A1 - Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung - Google Patents

Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung

Info

Publication number
DE2248198A1
DE2248198A1 DE19722248198 DE2248198A DE2248198A1 DE 2248198 A1 DE2248198 A1 DE 2248198A1 DE 19722248198 DE19722248198 DE 19722248198 DE 2248198 A DE2248198 A DE 2248198A DE 2248198 A1 DE2248198 A1 DE 2248198A1
Authority
DE
Germany
Prior art keywords
layer
oxide
silicon
masking layer
nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19722248198
Other languages
English (en)
Inventor
Else Kooi
Maria Magdalena Nijdam-Paffen
Reinier De Werdt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2248198A1 publication Critical patent/DE2248198A1/de
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/053Field effect transistors fets
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/106Masks, special
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/117Oxidation, selective

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)

Description

GÖNTHPR M. DAViD 22Λ8198
Anmelder: K. V. PH.Lü-o LLuciUiili-HNFABRIEKE»
Ab·, PHF- 5902
Anmeldung von» 2. Okt. 1972
Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung.
Di· Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem ein Halbleiterkörper auf einer Seite mit einer Stz- *£d oxydationsbeständigen Maskierungsschicht versehen und der Halbleiterkörper mit Hilfe der Maskierungsschicht einer Aetzbehandlung zum Erhalten von Vertiefungen im Halbleiterkörper und einer Oxydationsbehandlung unterworfen wird.
Weiterhin bezieht sich die Erfindung auf eine Halbleiteranordnung, ' die durch dieses Verfahren hergestellt ist.
Das obengenannte Verfahren wird bei der Herstellung von
Halbleiteranordnungen mit Hilfe der sogenannten Locos-Technik verwendet, ("locos" ist eine- Abkürzung fur "local oxidation of silicon") bei welcher Technik mit Hilfe einer oxydationsbeständigen siliciumnitridhaltigen liaekierungsschicht bei Oxydation des Siliciumkörpers verhältnisrnSssig
3098U/0955
dicke Oxydatiqneschiciiten erhuiten werden können, die völlig oder toiiwoise in den Siliciumkorper versenkt sind.
Das in der Einleitung genannte Verfahren ist z.B. in einem Artikel von J.A. Appels, E. Kooi, M.M. Paffen, J.J.H. Schatorje* und W.M.C.G. Verkuylen in "Philips Research Reports", Heft 25, s. 118 - 132 (1970) beschrieben, wobei zum Erhalten einer versenkten Oxydschicht vor der Oxydation mit Hilfe der siliciumnitridhaltigen Maakierungcschicht als Aetzmaeke Vertiefungen in den Siliciumkorper geatzt werden.
Wahrend des Aetzvorgangs wird auch das Silicium unter der Maskierungsschicht geätzt, und zwar über einen Abstand, der etwa gleich der Tiefe einer Vertiefung, z.B. 1 /um, ist. Dabei werden über die Ränder der Vertiefungen hinausragende Ränder der Maskierungsschicht erhalten.
Es hat sich herausgestellt, dass die&e Rander nach der Oxydationabehandlunt, insbesondere bei groasen Winkeln in der Maskierungsschicht Risse aufweisen können. Diese Risee.können sich von dem Rand an nach innen in der Schicht erstrecken une beeinträchtigen die Güte der Llaskierur.gsschicht, wenn diese bei weiteren Bearbeitungen verwendet wird, z.B. als Maskierung bei einer späteren Diffusionebehandlung oder /und in der fertigen Halbleiteranordnung eine Punktion. z.B. bei der Passivierung der Halbleiteroberfläche, erfüllen muss. Im obenerwähnten Artikel wird erwähnt, dass die Bildung von Riesen in einer siliciumnitridhaltigen Maekierungsschicht dadurch verringert werden kann, dass Siliciumnitrid gebildet oder die gebildete Schicht bei einer Temperatur behandelt wird, die gleich oder hoher als die bei der Oxydationsbehandlung angewandte Temperatur ist.
Eb hat sich jedoch herausgestellt, dass diese Massnahme nicht stets die gewünschten Resultate ergibt oder wege,η bereits durchgeführter Bearbeitungen nicht angewendet werden kann.
Die Erfindung bezweckt, die Bildung von Rissen in der atz- und oxydationsbestandigen Maßkierungsschicht wenigstens groastenteila zu verhindernf ohne dass eine zusätzliche Wärmebehandlung durchgeführt wird«·
3 0 9 8 U / 0 9 5 5
Ihr liegt die Erkenntnis zugrunde, dass, obgleich die Ränder der Maskierung schicht bei der Oxydationsbehandlung an sich nicht störend sind, diese Rander für viele Anwendungen auch keine wesentliche Funktion erfüllen.
Das eingangs genannte Verfahren ist daher dadurch gekennzeichnet, dass nach der Aetzbehandlung und vor der Oxydationsbehandlung über die Vertiefungen hinausragende Ränder der Maskierungsschicht entfernt werden.
Bei dem Verfahren nach der Erfindung stellt sich heraus, dass nach der Oxydationsbehandlun^ die Maskierungsschicht praktisch frei von Rissen ist, was umso bemerkenswerter ist, als auch bei dem erfindungsgeruässen Verfahren das Halbleitermaterial etwas unterhalb der Maskierungsschicht oxydiert wird, wobei diese Maskierungsschicht von der sich bildenden Oxydschicht gehoben werden kann.
Das Entfernen der Ränder ist insbesondere von Bedeutung, wenn an der Oberfläche der MaskierungBSchicht durch die Ränder dieser Schicht mindestens ein Winkel gebildet wird, der grosser als 180° ist und vorzugsweise ca 27Ο0 beträgt.
Die genannten Ränder können z.B. durch eine Ultraschallbehandlung entfernt werden. Dabei besteht aber die Möglichkeit, dass Reste der Ränder in den Vertiefungen verbleiben oder/und dass die Ränder nur.faserig abbrechen.
Bei einer bevorzugten Auaführungsform des erf indungsgeiaässen Verfahrene werden daher die hervorragenden Ränder der Maskierungsschicht mit Hilfe einer für diese Schicht spezifischen Aetzbehandlung entfernt.
Vorzugsweise wird eine siliciumnitridhaltige Maskierungsschicht verwendet. Die MasMerungsschicht braucht nicht aus einem einzigen Stoff zu bestehen, sondern kann auch as einer Anzahl von Teilschichten zusarnnengeafitv-t sein.
So werden z.B. „laskierungcschichten ve-rwendet, die eine biliciumnit rid !schicht und eine biliciuaoxydschicht enthalten, wobei die letztere Uchicht xin den Halbleiterkörper orenzt. Auch kann die Sil-iciumnitridschicht :.iit (;iner i'Ali cimnoyyJijchi cht über/.ogen :;idn. ' ■ ··. · - : .- ί
3098H/0955 ; ...
BAD ORIGINAL
Beim Aetzen der Rander einer lediglich aue Siliciumnitrid
bestehenden Maskierungsschicht wird der Aetzvorgang z.B. in warmer PhaphorsSure durchgeführt, wobei sich der Rand infolge der Tatsache, dass er auf zwei Seiten angegriffen wird, etwa zweimal schneller als der verbleibende Teil der Siliciumnitridschicht lost. NaturgemäsB ihusb beim Anbringen der Siliciunnitridschicht die Tatsache berücksichtigt werden, dass in diesem Falle und den beiden folgenden Fällen bein Wegätzen der Rander auch der verbleibende Teil der Schicht sich teilweise lSst.
Beim Wegätzen der Rander einer aus Siliciumnitrid und darunter liegendem Siliciumoxyd bestehenden I.iaskierungsschicht kam, zunächst namentlich der aus Oxyd bestehende Teil des Randes und dann das Siliciumnitrid gelöst werden.
«Venn ausserden auf dem Siliciumnitrid noch biliciuaoxyd vorhanden ist und wenn dies nicht beibehalten zu werden braucht, wird auf die für den vorangehenden Fall beschriebene Weise verfahren.
»Venn das Oxyd auf dem Nitrid wenigstens teilweise intakt
bleiben muss, muss die Dicke des auf den liitrid liegenden Oxyds grosser als die des unter dem Nitrid liegenden Oxyde sein.
Im letzteren Falle brauchen für die Dicke des aufgebrachten Siliciumnitrids keine besonderen Massnahmen getroffen zu werden, denn in diesem Falle können nacheiaander der unter dem Nitrid liegende aus Oxyd bestehende Teil des Randes einseitig, der aus Nitrid bestehende Teil dee Randes einseitig und der auf dem Nitrid liegende aus Oxyd bestehende Teil des Randes zweiseitig weggeatzt werden.
Die mit Hilft· einer AetzbehandIuIi1; durchgeführte bevorzugte Aueführungsforra bietet den Vorteil, danrs die Ränder völlig entfernt werden. Ferner erfordert lie Entfernung keinen zusätzlichen ."laaki erungs- und Ausriehtschritt.
Lrfinhin,,; b<..'.\i«.ht tic), weiterhin auf eine durch das Verfahren ;iortJeü tu] 1 te HulLilei li;r:ult;räimnfa.
3 0 9 8 1 A / 0 9 5 5
Die Erfindung wird nachstehend fur ein Ausführungsbsispiel an Hand der Zeichnung naher erläutert. Es "zeigen:
Figuren 1 vbis 3 schematisch eine Draufsicht auf einen Teil einer Halbleiteranordnung in aufeinanderfolgenden Stufen der Herstellung mit Hilfe des erfindungsgemässen Verfahrens, und
Fig. 4 einen Schnitt durch einen Teil einer durch das erfindunGsgemasse Verfahren hergestellten Halbleiteranordnung längs der Linie IV-IV der Fig. 3·
Beispielsweise wird nachstehend die Herstellung eines Schultungselements beschrieben, das aus ^wei parallelen MOS-Transistoren besteht, deren "Source"- und "Drain"-Gebiete zu einem gemeinsamen "Source"- und einem gemeinsamen "Drain"-Gebiet zusammengeschaltet sind.
Die "Gate"-Gebiete· sind voneinunler getrennt und das Ganze der erwähnten Gebiete ist von versenkten Oxydschichten umgeben.
In Fig. 3 bezeichnet 33 die "Source"-Elektroue für das oeneinsane "Source"-Gebiet (das mit dem gestrichelten Rechteck 12,11,3»<1 ai.jedeutet ist;, wahrend 34 die "Drain"-Elektrode fur das gemeinsame "Drain"-Gebiet ^das mit dem gestrichelten Rechteck 1,2,10,y angedeutet ist) bezeichnet und 35 und 36 die voneinander getrennten "Gate"-^lektroden der parallelen MOS-transistoren bezeichnen, welche die mit gestrichelten Rechtecken y,5»8,12 bzw. 6,10,11,7 angedeuteten Kanalgebiete bedecken. Die "Gate"-Elektroden 35 lind 36 sind durch in den Siliciurakorper versenkte Siliciumoxydschichten gegen die erwähnten Kanalgebiete in einem Siliciumhalbleiterkorper isoliert.
Zwischen und rings um die Elektroden sind versenkte Oxydschiohten 37 sichtbar.
In Fig. 4 ist die "i]ate"-EluktroJü 35 dargestellt, wobei sich die üiliciuXiOxvdschicht 48 auf dem Kanalgebiet 46 im Siliciurakorper 44 befindet.
Bei der Herstellung des genannten Schaltungselements wird von einer N-leitenden oiliciumscheibe ausgegangen, in der eine Vielzahl von
BAD 3098U/09S5 BAP
Schaltungselementen gebildet werden und die dann in gesonderte Elemente geteilt wird.
Die Oberfläche des SiliciumkSrpers 44 for ein zu bildendes Schaltungeelement wird auf übliche Weise mit einer ätz- und oxydationebeständigen Maskierungsschicht 11 vereehen, die aus einer üiliciumoxydschicht mit einer Dicke von 0,07 /VLmt einer Siliciumnitridschicht mit einer Dicke von 0,15 /um und einer darauf liegenden Siliciumoxydschicht mit einer Dicke von 0,4 /um besteht (siehe Fig. 1). Die letztere Oxydschicht wird mit einer ätzbeständigen Photolackschicht 12 überzogen, und zwar an der Stelle, die durch das Rechteck mit den Eckpunkten 1', 2·, 3' und 4' angegeben ist, in dem das Rechteck mit den Eckpunkten 5'» 61, 71 und O1 aujoespart ist. i.Iit Hilfe üblicher Techniken werden die nicht mit der Fhotolackschicht überzogenen Teile der obenliegenden Oxydschicht entfernt, wonach die Photolackschicht 12 entfernt wird. Die Nitridachicht wird unterVerwendung der darauf liegenden Oxydschicht als Maskierung geätzt, wonach die unter der :.itridschicht liegende Oxydschicht geätzt wird. Dabei wird die auf der Nitridschicht liegende Oxydachicht nicht völlig entfernt.
Mit Hilfe der Oxyd-Nitrid-Oxydschicht 11 als atz- und oxydationsbeatändige Maskierungsschicht wird der Siliciumkorper 44 einer an sich bekannten Aetzbehandlung unterworfen, wobei ca 1 /um tiefe Vertiefungen in dem Siliciumkorper erhalten werden, und zwar auaserhalb des Rechtecks (I1, 2·, 3·, 41) und innerhalb des Rechtecks (51, 6·, 7«, Θ1)· Dabei wird der iSilioiumkorper 44 unterhalb der Oxyd-Nitrid-Oxyd-Mankierungsschicht 11 ebenfalls über ca 1 /um in seitlicher Richtung geätzt, wobei über die Vertiefungen hinausragende Ränder der Maskierungsschicht gebildet werden.
Wenn nun beim Vorhandensein der genannten Händer die geätzte Siliciumoberflache einer Oxydationsbehandlung unterworfen werden würde, wurden eich Riese bilden an der Oberfläche der IJaskierungsschicht, insbesondere an denjenigen Stellen, an denen durch die Ränder trosse ..ir.kel von c.B. ca 270* gebildet werden, d.h. an den Eckpunkten 5 * * 61» 7' und 8'»
3Q£8U/0955 BAD ORIGINAL
wobei die Riese, die sich an einem bestimmten Eckpunkt bilden, sich, mit den an einem anderen Eckpunkt gebildeten Hissen verbinden können, was, wie mit Nachstehendem hervorgehen wird, Probleme bei folgenden Bearbeitungen oder beim Betreiben d"es hergestellten Schaltungselements ergibt.
Nach der Erfindung werden daher nach der Aetzbehandlung und vor der Oxydationsbehandlung über die Vertiefungen hinausragende Ränder der Maskierungsschicht 11 entfernt.
Nach der zu beschreibenden bevorzugten Ausfuhrungsform erfolgt die Entfernung mit Hilfe einer für diese Schicht spezifischen Aetzbehandlung.
Dabei wird der aus Siliciumoxid bestehende Teil des Randes unterhalb der Siliciumnitridschicht mit Hilfe eines üblichen Aetzmittels entfernt. Dann wird der aus Siliciumnitrid bestehende Teil des Randes durch Aetzen in einer PhosphorsäurelSsung bei 189°C entfernt. Schliesslich wird der Rand der obenliegenden Siliciumoxydschicht weggeätzt, wobei sich der Rand dieser Schicht zweimal schneller als der verbleibende Teil dieser Schicht lost.
Wenn eich der Rand gelöst hat, betragt die Dicke des verbleibenden Teiles der obenliegenden Siliciumoxydschicht ca 0,1 /um.
Dann wird der Halbleiterkörper 44 nit Hilfe der Oxyd-liitrid-Oxyd-Maekierungsschicht 11 der Oxydationsbehandlungfunterworfen, wobei auf übliche Weise in ca 16 Stunden eine 2 /um dicke Oxydschicht 4I (siehe Fig.4) gebildet wird, deren Oberflache etwa auf der gleichen Ηδη,β wie die nicht geätzte Siliciumoberflache liegt. Anschliessend wird (siehe Fig. 2) der Halbleiterkörper an der Stelle des Rechtecks 9!, 19', 11', 12' maskiert und werden auf übliche Y/eise der nichtmaskierte rechteckige Teil der Maskierung3Bchicht 11 mit den Eckpunkten 12', 11', 31 und 41 und der Teil mit den Eckpunten 11, 2', 10' und 9' entfernt. Bein Aetzen der Oxydschichten aus der Qxyd-Nitrid-Oxyd-Maskierungsschicht M nimmt die Dicke der versenkten * Oxydschicht 41 verhältnisinassig nur in geringem Masse ab. In die nun frei gelegten Teile dee Siliciumkörpers 44 werden unter Verwendung der versenkten Oxydechichten 4I und der verbleibenden Teile der Oxyd-liitrid-Oxyd-^askierunes
3098U/0955 _
BAD ORIGINAL
schicht 11 ale Maskierung P-leitende "Source"- und "Drain"-Gebiete (12, 11, 3, 4 und 1, 2, 10, 9 Ib Pig. 3, die 42 bzw. 43 in Fig. 4 entsprechen)eindiffundiert.
Ohne Entfernung der Rander hätten aich bei der Oxydationsbehandluie ununterbrochene Risse in der Oxyd-Nitrid-Oxyd-Maskierungsschicht 11 bilden können, wordurch Kurzschluss zwischen "Source"- und "Drain"-Gebieten nach der Diffusion herbeigeführt werden konnte, was nun bei Entfernung der Rander nicht der Fall iet. I.'ach der Diffusion der "Source"- und "Drain"-Gebiete 42 und 43 wird der Siliciumkorper 44 nochmals einer Oxydationsbehandlung unterworfen, wobei auch auf den diffundierten "iource"- und "Drain"-Gebieten 42 und 43 eine verhSltnismassig dicke Oxydschicht 45 gebildet wird und die Dicke der bereits vorhandenen Oxydschicht 41 noch etwas zunimmt. "Gate"-Isolierung wird durch Entfernung der verbleibenden Teile der 0xyd3chicht und der Nitridschicht der Oxyd-Nitrid-Oxyd-Maskierungsschicht. 11 an den Stellen der Rechtecke 9\ 5\ 8', 121 und 6·, 10' 11f, 7' in Fig. 2 erhalten, wonach die verbleibenden Teile 48 der an den SiliciumkSrper 44 grenzenden Oxydschicht die "Gate"-IeolierungliLlden.
Schlieeslich werden die diffundierten Gebiete 42 und 43 auf übliche Weise mit "Source"- und "Drain"-Elektroden 33 und 34 versehen und wird die "Gate"-Isolierung 48 mit der "Gate"-Elektrode 35 (und 56 in Flg. 3) versehen.
Die Erfindung beschrankt sich nicht auf das obenbeschriebene Beispiel. So kunn der Halbleiterkörper aue Siliciumcarbid bestehen. Auf der Siliciumnitridschicht der ».iaekierungsschicht kann statt einer Siliciuaoxydschicht eine aus polykristallinem Silicium bestehende Schicht angebracht werden, ils ätz- und oxydntionsbeständige I.laekierungsschicht kann auch eine Aliminiumoxydschieht verwendet werden.
3 0 9 8 U / 0 9 5 S -
BAD ORIGINAL

Claims (6)

  1. PATENTAKSFRUECHEι
    PHN. 5
    1»J Verfahren zur Herstellung einer Halbleiteranordnung, bei dem ein Halbleiterkörper auf einer Seite mit einer atz- und oxydationsbeständigei Maekierungsschicht Yersehen und der Halbleiterkörper mit Hilfe einer Maskierungsschicht einer Aetzbehandlung zum Erhalten von Vertiefungen in dem Halbleiterkörper und einer Oxydationsbehändlung unterworfen wird, dadurch gekennzeichnet, daea nach der Aetzbehandlung und vor der Oxydationsbehandlung über die Vertiefungen hinausragende lander der Maskierungsschicht entfernt werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass an der Oberflache der Maskierungsschicht durch die Ränder dieser Schicht mindestens ein Winkel gebildet wird, der grosser als 180° ist.
  3. 3· Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Winkel ca 270* betragt.
  4. 4· Verfahren nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, dass der hervorragende Rand der Maskierungsschicht mit Hilfe einer für diese Schicht spezifischen Aetzbehandlung entfernt wird.
  5. 5· ■ Verfahren nach einem der Ansprüche 1 bis 4» dadurch gekennzeichnet, dass eine siliciuanitridhaltige Maskierungsachicht verwendet wird.
  6. 6. Halbleiteranordnung, die durch das Verfahren nach einem der vorangehenden Ansprüche hergestellt ist.
    3098U/0955
DE19722248198 1971-10-02 1972-10-02 Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung Pending DE2248198A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL7113561A NL7113561A (de) 1971-10-02 1971-10-02

Publications (1)

Publication Number Publication Date
DE2248198A1 true DE2248198A1 (de) 1973-04-05

Family

ID=19814158

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19722248198 Pending DE2248198A1 (de) 1971-10-02 1972-10-02 Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung

Country Status (9)

Country Link
US (1) US3852104A (de)
JP (1) JPS5112991B2 (de)
CH (1) CH546008A (de)
DE (1) DE2248198A1 (de)
ES (1) ES407201A1 (de)
FR (1) FR2154778B1 (de)
GB (1) GB1400865A (de)
IT (1) IT975127B (de)
NL (1) NL7113561A (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5696402A (en) * 1965-09-28 1997-12-09 Li; Chou H. Integrated circuit device
US7038290B1 (en) 1965-09-28 2006-05-02 Li Chou H Integrated circuit device
CA1001771A (en) * 1973-01-15 1976-12-14 Fairchild Camera And Instrument Corporation Method of mos transistor manufacture and resulting structure
IN140846B (de) * 1973-08-06 1976-12-25 Rca Corp
GB1437112A (en) * 1973-09-07 1976-05-26 Mullard Ltd Semiconductor device manufacture
JPS51114079A (en) * 1975-03-31 1976-10-07 Fujitsu Ltd Construction of semiconductor memory device
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
US4125427A (en) * 1976-08-27 1978-11-14 Ncr Corporation Method of processing a semiconductor
US4219925A (en) * 1978-09-01 1980-09-02 Teletype Corporation Method of manufacturing a device in a silicon wafer
NL7903158A (nl) * 1979-04-23 1980-10-27 Philips Nv Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.
US4372033A (en) * 1981-09-08 1983-02-08 Ncr Corporation Method of making coplanar MOS IC structures
EP0197198B1 (de) * 1984-12-13 1989-08-02 Siemens Aktiengesellschaft Verfahren zum Herstellen einer die aktiven Bereiche einer hochintegrierten CMOS-Schaltung trennenden Isolation
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
US5656510A (en) 1994-11-22 1997-08-12 Lucent Technologies Inc. Method for manufacturing gate oxide capacitors including wafer backside dielectric and implantation electron flood gun current control
US20040144999A1 (en) * 1995-06-07 2004-07-29 Li Chou H. Integrated circuit device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3425879A (en) * 1965-10-24 1969-02-04 Texas Instruments Inc Method of making shaped epitaxial deposits
US3418227A (en) * 1966-03-31 1968-12-24 Texas Instruments Inc Process for fabricating multiple layer circuit boards
US3578515A (en) * 1967-04-05 1971-05-11 Texas Instruments Inc Process for fabricating planar diodes in semi-insulating substrates
GB1250917A (de) * 1967-12-30 1971-10-27
NL170348C (nl) * 1970-07-10 1982-10-18 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult.
US3699402A (en) * 1970-07-27 1972-10-17 Gen Electric Hybrid circuit power module
US3796612A (en) * 1971-08-05 1974-03-12 Scient Micro Syst Inc Semiconductor isolation method utilizing anisotropic etching and differential thermal oxidation

Also Published As

Publication number Publication date
JPS5112991B2 (de) 1976-04-23
US3852104A (en) 1974-12-03
FR2154778A1 (de) 1973-05-11
NL7113561A (de) 1973-04-04
FR2154778B1 (de) 1977-08-26
CH546008A (de) 1974-02-15
IT975127B (it) 1974-07-20
ES407201A1 (es) 1975-11-01
GB1400865A (en) 1975-07-16
JPS4844080A (de) 1973-06-25

Similar Documents

Publication Publication Date Title
DE2248198A1 (de) Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung
DE2441170C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE19727397B4 (de) Verfahren zum Herstellen eines Flashspeicherelementes mit Hochspannungs-Transistorbereich und Niederspannungs-Transistorbereich
DE2661099C2 (de)
DE2153103A1 (de) Integrierte Schaltungsanordnung und Verfahren zur Herstellung derselben
DE2816795C2 (de)
DE2238450C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE1930669A1 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE2615754C2 (de)
EP0030640A2 (de) Verfahren zum Anbringen einer selbstausrichtenden Gateelektrode in einem V-Metalloxid-Feldeffekttransistor
DE2313219B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung
DE2149766A1 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE2227344C3 (de)
DE10235793B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung (MOS-Transistor)
DE2249832C3 (de) Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen
DE2227344B2 (de) Verfahren zum aetzen von oeffnungen in eine schicht aus organischem material
DE3631394A1 (de) Verfahren zum herstellen eines halbleiterbauelements
DE2645014A1 (de) Verfahren zur herstellung einer integrierten mos-schaltungsstruktur mit doppelten schichten aus polykristallinem silizium auf einem silizium-substrat
DE2043303A1 (de) Verfahren zum Anbringen von Kontakten auf einem Halbleiterkörper, und Halb leitervornchtung mit Kontakt hergestellt nach dem Verfahren
EP0028786B1 (de) Ionenimplantationsverfahren
DE2826376A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE2703618C2 (de) Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises
DE3000121A1 (de) Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen
DE2536108A1 (de) Kantenbegrenzung bei halbleiterscheibchen

Legal Events

Date Code Title Description
OHN Withdrawal