DE2249832C3 - Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen - Google Patents

Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Verdrahtungsschicht, bei dem auf einer Oberfläche einer Halbleiteranordnung eine mit wenigstens einer öffnung zu mindestens einer Zone der Halbleiteranordnung versehene Isolierschicht und auf dieser sowie in den Öffnungen eine elektrisch leitende Schicht gebildet wird.
Durch die DE-AS 12 92 759 ist ein Verfahren zum Herstellen einer auf eine Oxidschicht auf einem Halbleiterkörper eines Planar-Halbleiterbauelementes aufgebrachten Zuleitung zu einer diffundierten Halbleiterzone, bei dem die Zuleitung nach dem Eindiffundieren der Halbleiterzonen auf die zum Eindiffundieren verwendete Oxidmaske aufgebracht wird, bekanntgeworden. Es wird hier auf der ebenen Oberfläche des Halbleiterkörpers eine gegenüber der beim Diffundieren verwendeten 0,5 bis 1 μπι starken Oxidmaske dicke Oxidschicht aufgebracht, in dieser eine Öffnung angebracht, in der die Oxidmaske für die Diffussion mit einer Diffusionsöffnung, die etwas kleiner als die öffnung in der dicken Oxidschicht ist, erzeugt wird und es wird nach dem Diffundieren die Zuleitung zu der diffundierten Halbleiterzone sowohl auf der Oxidmaske als auch auf der dicken Oxidschicht aufgebracht.
Aufgrund dieses Herstellungsprozesses werden die Zuleitungen für die Elektroden, die die Duffionsbereiche über die Oberfläche der Isolierschichten mit einer elektrischen Spannungsquelle verbinden, gleichmäßig über die durch die Isolierschichten gebildeten Stufen verschiedener Dicke geführt Dies ist dadurch gewährleistet, daß die Dicke der Isolierschichten gegen die Elektrodenöffnung zu allmählich abnimmt Trotzdem besteht hier die Gefahr, daß die Zuleitung unterbrochen wird Eine Unterbrechung der Zuleitungen wird insbesondere am Rand der dicken Isolierschicht auftreten. Da diese eine Dicke von 2 bis 4 μπι aufweist, beträgt der Höhenunterschied zwischen dieser Schicht und der benachbarten Schicht die eine Dicke von 0,5 bis 1 μπι aufweist 1 bis 33 μπι. Bei einer Höhendifferenz in dieser Größe neigt aber eine niedergeschlagene Metallschicht zum Abreißen.
Aus der DE-PS 16 14 995 ist ein Verfahren zum Herstellen von Aluminiumkontakten an planaren Halbleiteranordnungen bekannt bei dem die Halbleiteroberfläche mit einer Isolierschicht und diese mit die Halbleiteroberfläche freilegenden Öffnungen versehen wird. Auf die Isolierschicht und die freigelegten Halbleiteroberflächenteile wird eine Titanschicht aufgebracht, auf der anschließend eine Aluminiumschicht niedergeschlagen wird. Diese wird mit einer Fotolackmaske versehen und dann selektiv einer elektrolytisehen Ätzung unterzogen, indem die Halbleiteranordnung in ein elektrolytisches Ätzbad getaucht und die Aluminiumschicht dabei als Anode geschaltet wird. Durch das elektrolytische Ätzen werden die nicht maskierten Aluminiumteile entfernt Unter Verwendung der Fotolackmaske erfolgt nun eine selektive chemische Ätzung der Titanschicht. Die resultierende Halbleiteranordnung ist in den zur Halbleiteroberfläche Zugang gewährenden Öffnungen der Isolierschicht mit einer Titanschicht bedeckt, auf der sich die nicht abgeätzten Teile der Aluminiumschicht befinden. Dabei überlappen die Titanschicht und die darüber befindliche Aluminiumschicht die Ränder der von ihnen ausgefüllten Isolierschichtöffnungen. Aufgrund der Dicke der Aluminiumschicht ergibt sich eine Halbleiteranordnung mit einer Oberfläche, die Stufen mit einer Höhe von 2 bis 4 μιτι aufweist. Soll eine Halbleiteranordnung mit Mehrschichtverdrahtung hergestellt werden, würde nicht nur die als nächstes niedergeschlagene Isolierschicht scharfkantige Stufen aufweisen, sondern auch die auf
.c dieser neuen Isolierschicht aufgebrachte Metallschicht, so daß auch hier die Gefahr besteht, daß Kontaktierungszuleitungen unterbrochen werden.
Durch die US-PS 31 69 892 ist ein Verfahren zur Herstellung einer Mehrschichtverdrahtung bekanr.tgeworden, bei dem eine auf der Oberfläche eines isolierenden Substrats abgelagerte Metallschicht selektiv oxydiert und an diesen Stellen eine dielektrische Schicht gebildet wird, während die übrigen Stellen als elektrisch leitende Schicht verwendet werden. Auf der ersten so behandelten Metallschicht wird eine zweite Metallschicht abgelagert und diese wiederum selektiv oxydiert, Uifi hierdurch stellenweise einen dielektrischen Belag zu schaffen, während der restliche Bereich als elektrisch leitende Schicht verwendet wird. Schließlich wird auf der zweiten so behandelten Metallschicht eine dritte Metallschicht abgelagert und diese in der gleichen Weise behandelt.
Obwohl durch dieses Verfahren eine Mehrschichtenverdrahtung erhalten wird, die flach und im wesentliclien gleichmäßig ausgebildet ist, hat sich das Verfahren in der Praxis nicht durchsetzen können, da zum Oxydieren der Metallschicht auf der gesamten Tiefe eine lange Zeitdauer erforderlich ist. Wird die
Oxydation unzureichend ausgeführt, dann entsteht durch den nicht oxydierten restlichen Metallbereich ein Kurzschluß. Es ist also mit diesem Verfahren nicht möglich, auf einfache Weise eine Mehrsuhichtverdrahtung herzustellen, die einen hohen Grad an Zuverlässigkeit aufweist
Es ist bei Halbleiteranordnungen, insbesondere solchen mit einer großen Anzahl von integrierten Schaltungen auf einem einzigen Halbleiterplättchen, vorteilhaft, wenn die elektrische Verbindung in Form einer to Mehrschichtverdrahtung ausgeführt wird, weil dann Schaltungen hoher Dichte hergestellt werden können. Zur Herstellung einer Mehrschichtverdrahtung wird z. B. gemäß US-PS 35 93 068 auf einem Siliziumsubstrat eine Isolierschicht aus Siliziumdoxid gebildet Die Isolierschicht wird mit einem oder mehreren Löchern bzw. Fenstern versehen, in denen eine Metallschicht als Verdrahtung zu der nach außen benachbarten Schicht gebildet wird. Als Metallschicht für eLie derartige Verdrahtung wird üblicherweise eine Aluminiumschicht oder es werden Schichten aus einer Vereinigung von Chrom-Kupfer-Chrom im Hinblick auf die Adhäsion zu Siliziumdioxid und die elektrische Leitfähigkeit verwendet Jede der Metallschichten und der Siliziumdioxid-Isolierschichten weist in der Regel eine Dicke von annähernd 1 μηι auf.
Bei Halbleiteranordnungen mit einer derartigen Mehrschichtverdrahtung bestehen jedoch ernsthafte Probleme. Wenn das elektrisch leitende Metall mittels Vakuumaufdampfung auf der Halbleiteranordnung abgelagert wird, ist die erhaltende Metallschicht am oberen Rand der Seitenwände der in der Siliziumdioxid-Isolierschicht gebildeten Löcher dünner als an den anderen Stellen. Die Ursache hierfür liegt in der Höhendifferenz von annähernd einem Mikrometer zwischen dem Boden des Loches und der äußeren Fläche der Isolierschicht. Die Metallschicht neigt deshalb dazu, sich am oberen Rand der Lochwand abzulösen. Wenn ferner auf Leitungsstreifen mit einer Dicke von annähernd 1 μηη durch chemisches Bedampfen eine Siliziumdioxid-Isolierschicht mit einer Dicke von annähernd 1 μιη gebildet wird und dann auf der Siliziumdioxid-Isolierschicht weitere Leitungsstreifen in einer Richtung gebildet werden, die die eingebetteten Leitungsstreifen schneiden, dann besteht die Gefahr, daß die beiden Leitungsstreifen an der Kreuzungsstelle kurzgeschlossen werden. Dies deshalb, weil die zwischenliegende Siliziumdioxid-Isolierschicht am Rand der eingebetteten Leitungsstreifen dünner als an anderen Stellen ist. Die in bekannten Halbleiteranordnungen enthaltene Mehrschichtverdrahtung weist somit keine ausreichende Zuverlässigkeit auf.
Bei einem Planartransistor ist das Elektrodenmetall mit dem Emitter durch ein in der Oxidschicht gebildetes Fenster verbunden. In Fällen, in denen der Emitterübergang flach liegt, besteht jedoch die Gefahr, daß er durch das Sintern der Metallelektrode zerstört wird. Um diesen Mangel zu mildern, ist bereits vorgeschlagen worden, durch selektives epitaktisches Wachstum im Fenster eine Schicht aus Halbleitermaterial aufzubauen und damit den Emitter vor der Wanderung des Elektrodenmetalls zu schützen. Es ist jedoch sehr schwierig, das selektive epitaktische Wachstum stabil durchzuführen, da die Grenzbedingungen für den Aufbau des Halbleitermaterials sehr streng sind.
Der Erfindung liegt die Aufgabe zugrunde ein Verfahren der eingangs genannten Art so zu verbessern, daß zuverlässige Verdrahtungsschichten entstehen, die sich auch zur Mehrschichtverdrahtung eignen.
Diese Aufgabe wird gelöst mit einem Verfahren der eingangs genannten Art das erfindungsgemäß dadurch gekennzeichnet, ist, daß die Isolierschicht als geschlossenes Muster ausgebildet wird, und daß die elektrisch leitende Schicht einer elektrolytischen Ätzung derart unterworfen wird, daß der auf der Isolierschicht befindliche Teil der elektrisch leitenden Schicht als Anode geschaltet wird, wodurch nur dieser Teil entfernt wird, während der in den Öffnungen der Isolierschicht befindliche Teil der elektrisch leitenden Schicht übrig bleibt
Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen angegeben.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen näher erläutert In der zugehörigen Zeichnung zeigen
F i g. 1 bis 6 Querschnittsansichten zur Erläuterung einer Ausführungsform des Verfahrens, bei der ein Verdrahtungsmetall in eine Isolierschicht eingegraben wird, und
F i g. 7 und 8 Querschnittsansichten einer weiteren Ausführungsform des Verfahrens, bei der als leitende Schicht Halbleitermaterial verwendet wird.
Gemäß F i g. 1 wird auf einem Bereich einer Oberfläche eines Halbleitersubstrats 1 vorzugsweise unter Anwendung einer Diffusionstechnik ein Schaltungselement wie z. B. ein Transistor, gebildet. Auf der gesamten Oberfläche des Halbleitersubstrats 1 wird eine erste Isolierschicht 2 gebildet. In dieser ersten Isolierschicht 2 wird eine Aussparung gebildet, um einen Teil des Bereichs der Halbleiteroberfläche freizulegen. Die erste Isolierschicht besteht z. B. aus Siliziumdioxid. Dann wird sowohl auf der Isolierschicht 2 als auch auf dem nicht durch die erste Isolierschicht bedeckten Teil des Halbleitersubstrats 1 eine erste Aluminiumverdrahtungsschicht 3 gebildet. Die erste Aluminiumverdrahtungsschicht ist somit elektrisch mit dem Schaltungselement verbunden. Sie wird mit einer zweiten Isolierschicht 4 bedeckt. Diese ist z. B. als Phosphorsilikat-Glasschicht mit einer Dicke von 1 μπι ausgebildet. Schließlich wird durch einen Fotoätzprozeß eine Öffnung 5 in der Isolierschicht 4 für die Anschlußverdrahtungsschichten gebildet.
Gemäß F i g. 2 ist auf der gesamten Oberfläche durch Vakuumverdampfung Aluminium abgelagert, um eine Aluminiumdeckschicht 6 einer Dicke von 1 bis 1,5 μίτι zu bilden. Der in der öffnung 5 abgelagerte Teil der Aluminiumdeckschicht 6 liegt in einer niedrigeren Ebene als der auf der zweiten Isolierschicht 4 abgelagerte Teil.
Das so behandelte Halbleitersubstrat wird in eir Bad aus einer wäßrigen Phosphorsäurelösung eingetaucht, die auf einer Temperatur von annähernd 3O0C gehalten wird. Hiernach wird auf die im folgenden beschriebene Weise eine elektrolytische Ätzung durchgeführt. Die auf der zweiten Isolierschicht 4 abgelagerte Aluminiumdeckschicht 6 wird als Anode ausgebildet. Eine in der Lösung angeordnete Platinplatte steht dem Substrat in einer Entfernung gegenüber, die innerhalb des Bereichs von 10 bis 100 cm gehalten wird. Die Platinplatte wird so als Kathode ausgebildet und die elektrolytische Ätzung des Aluminiums der Deckschicht 6 wird mit einem Gleichstrom bei einer konstanten Spannung von 1,2 V ausgeführt.
Bei diesem Beispiel wird das Aluminium der Deckschicht 6 mit einer Geschwindigkeit von 250 bis 300nm/min abgeätzt. Im Vergleich hierzu erfolgt bei
einem chemischen Ätzprozeß das Abätzen nur mit einer Geschwindigkeit von annähernd 15nm/min.
Wenn das elektrolytische Ätzen fortschreitet, wird der in der öffnung 5 abgelagerte Teil der Aluminiumschicht von dem übrigen auf der zweiten Isolierschicht 4 abgelagerten Teil getrennt, wie dies in F i g. 3 dargestellt ist. Nach dieser Trennung wird der in der öffnung 5 befindliche Teil der Aluminiumschicht nicht mehr einer elektrolytischen Ätzung, sondern nur noch einer chemischen Ätzung unterworfen.
Die elektrolytische Ätzung des Teils der Aluminiumdeckschicht 6, der auf der zweiten Isolierschicht 4 abgelagert ist, wird jedoch fortgesetzt. Sie geht so rasch vonstatten, daß der auf der zweiten Isolierschicht 4 abgelagerte Teil der Aluminiumdeckschicht 6 vollständig von der Oberfläche verschwunden ist, wenn sich der wesentliche Teil des Aluminiums noch in der öffnung 5 befindet.
Die elektrolytische Ätzung wird fortgesetzt, bis der Strom plötzlich abfällt, wodurch die Beendigung des Abtragens der Aluminiumdeckschicht 6 von der Isolierschicht angezeigt wird.
Das auf diese Weise in der öffnung 5 begrabene Aluminium weist eine im wesentlichen ebene Oberfläche auf, auf die eine zweite Aluminiumverdrahtungsschicht aufzubringen ist Das Aluminium in der öffnung 5 ermöglicht es, daß die zweite Verdrahtungsschicht fest und wirksam mit der ersten Verdrahtungsschicht 3 verbunden wird. Die Herstellung der zweiten Verdrahtungsschicht wird im folgenden Beispiel erläutert.
Bei dem vorliegenden Beispiel ist Aluminium verwendet. Es können jedoch auch andere Metalle mit zufriedenstellenden Ergebnissen in die öffnung eingebracht werden.
Nachdem gemäß F i g. 4 die Aluminiumschicht 6 in der öffnung 5 eingebracht ist, wird die gesamte Oberfläche durch chemisches Aufdampfen mit einer dritten Isolierschicht 7 bedeckt Diese Schicht besteht z. B. aus Phosphorsilikatglas und weist eine Dicke von 2 μπι auf. In der dritten Isolierschicht 7 wird, wie in F i g. 5 dargestellt ein Ausschnitt 8 mit einem Muster gebildet das dem der zu bildenden zweiten Verdrahtungsschicht entspricht Somit wird wenigstens ein Teil des in der öffnung 5 vergrabenen Metalls freigelegt
Danach wird durch Vakuumverdampfung auf der gesamten Oberfläche Aluminium abgelagert um eine, in der F i g. 5 nicht dargestellte, Aluminiumdeckschicht mit einer Dicke von 2,0 bis 2,5 (im zu bilden. Der am Ausschnitt 8 abgelagerte Teil der Aiuminiumdeckschicht liegt in einer niedrigeren Ebene als der auf der dritten Isolierschicht 7 abgelagerte Teil. Es wird sodann in der gleichen Weise wie anhand der F i g. 1 bis 3 beschrieben, eine elektrolytische Abätzung der Aluminiumdeckschicht durchgeführt Beim Fortschreiten des Ätzprozesses wird der im Ausschnitt 8 abgelagerte Teil des Aluminiums von dem übrigen auf der dritten Isolierschicht 7 abgelagerten Teil getrennt Nach der Trennung wird nur der auf der dritten Isolierschicht 7 abgelagerte Teil des Aluminiums schnell abgeätzt und schließlich vollkommen entfernt Der im Ausschnitt 8 verbleibende Teil des Ahiminiums bildet somit die zweite Aluminiumverdrahtungsschicht 9, deren Oberfläche, wie in Fig.6 dargestellt, im wesentlichen in der gleichen Ebene wie die der dritten Isolierschicht 7 liegt
Falls die Herstellung einer dritten, einer vierten oder noch mehr aufeinanderfolgender Verdrahtungsschichten gefordert wird, kann das beschriebene Verfahren wiederholt werden.
Bei einer anderen Ausführungsform des Verfahrens wird gemäß Fig. 7 in einem Siliziumsubstrat 10 durch ein übliches selektives Diffusionsverfahren eine Basis 11 gebildet. An der Stelle, an der der Emitter in die Basis 11 eindiffundiert werden soll, wird dann in der Isolierschicht 12 — einer oxydierten Oberflächenschicht — ein Fenster 13 für die Emitterdiffusion hergestellt. Es wird dann auf der gesamten Oberfläche eine Halbleiterschicht, wie eine polykristalline Siliziumschicht 14, die mit einer großen Menge an Phosphor dotiert ist, gebildet. Der auf dem Fenster 13 abgelagerte Teil der Halbleiterschicht 14 liegt in einer niedrigeren Ebene als der auf der Isolierschicht 12 abgelagerte Teil. Diese Bildung der polykristallinen Siliziumschicht 14 wird vorzugsweise durch Zersetzung von Monosilan (SiH4) und Phosphin (PH3) in einem Ofen bei einer Temperatur von 600 bis 700° C bewirkt. Die durch eine derartige thermische Zersetzung erzeugten gasförmigen Komponenten kondensieren auf der Oberfläche des Silizium-Substrats und bauen die polykristalline Siliziumschicht auf. Bei diesem Verfahrensschritt kann eine große Menge an Phosphor oberhalb der Löslichkeitsgrenze in das polykristalline Silizium dotiert werden.
Als Abänderung dieses Verfahrensschrittes kann anstelle des polykristallinen Siliziums ein Silizium-Einkristall im Fenster 13 gebildet werden. Dies kann durch Aufheizen des Ofens auf eine Temperatur von 11000C bis 1200° C erreicht werden. Durch diesen Verfahrensschritt wird auf der oxydierten Schicht 12 polykristalli- nes Silizium aufgebaut.
Das so behandelte Siliziumsubstrat wird sodann in ein Bad aus einer Ätzlösung eingetaucht in dem eine elektrolytische Ätzung derart bewirkt wird, daß ein Teil der auf der Isolierschicht 12 abgelagerten polykristallinen Siliziumschicht 12 als Anode ausgebildet wird. Die Ätzlösung wird z. B. durch Vermischen von 8 Gew.-% einer wäßrigen phosphorigen Säure einer Konzentration von 85% oder mehr, 2 Gew.-% einer wäßrigen Fluorwasserstoffsäure einer Konzentration von 47% oder mehr und mit 90 Gew.-% Wasser hergestellt Andererseits kann die Ätzlösung durch Mischen von 100 Gewichtsteilen einer 99%igen wäßrigen Essigsäure mit 10 Gewichtsteilen einer 63%igen wäßrigen Salpetersäure und mit einem Gewichtsteil einer 50%igen wäßrigen Fluorwasserstoffsäure hergestellt werden. Die Temperatur des Bades wird vorzugsweise auf 35° C gehalten.
Das auf der Isolierschicht 12 abgelagerte polykristalline Silizium 14 wird durch den elektrolytischen Ätzvorgang leicht mit einer Geschwindigkeit von 100 bis 200nm/min abgeätzt. Beim Fortschreiten des elektrolytischen Ätzprozesses wird das im Fenster 13 verbleibende poiykristaiiine Silizium (oder bei dem abgeänderten Verfahrensschritt der Silizium-Einkristall) nur einer geringen oder keiner Ätzung unterwor-
SS fen, nachdem es von dem auf der Isolierschicht 12 abgelagerten polykristallinen Silizium getrennt ist So wird die Einebnung bewirkt Dieses Verfahren ist dem anhand der Fig.1 bis 3 beschriebenen Verfahren ähnlich.
Das so behandelte Siliziumsubstrat wird dann erhitzt, wodurch der Phosphor in dem im Fenster 13 verbliebenen polykristallinen Silizium bzw. Sifizhim-Einkristal! in das Siliziumsubstrat eindiffundiert wird, um einen Emitter zu bilden (vgL Fig.8). Danach wird auf der abgeflachten Oberfläche ein Metall 15 für die Verdrahtung abgelagert
Bei dieser Planariialbleiteranordnung ist das polykristalline Silizium oder der Einkristall im Fenster 13
zwischen das Verdrahtungsmetall 15 und den Emitterübergang als eine Zwischenleitung gefügt, die das Verdrahtungsmetall mit dem Emitter verbindet. Das Verdrahtungsmetall 15 erreicht somit den Emitterübergang selbst dann nicht, wenn es in den Zwischenleiter
eindiffundiert.
Der erläuterte planare Halbleiteraufbau ist insbesondere vorteilhaft bei Halbleiteranordnungen, die wie Hochfrequenztransistoren flache oder schmale Übergänge besitzen.
Hierzu 3 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Verfahren zum Herstellen einer Verdrahtungsschicht, bei dem auf einer Oberfläche einer Halbleiteranordnung eine mit wenigstens einer öffnung zu mindestens einer Zone der Halbleiteranordnung versehene Isolierschicht und auf dieser sowie in den öffnungen eine elektrisch leitende Schicht gebildet wird, dadurch gekennzeichnet, daß die Isolierschicht (2, 4) als geschlossenes Muster ausgebildet wird und daß die elektrisch leitende Schicht (3, 6) einer elektrolytischen Ätzung derart unterworfen wird, daß der auf der Isolierschicht befindliche Teil der elektrisch leitenden Schicht als Anode geschaltet wird, wodurch nur dieser Teil entfernt wird, während der in den Öffnungen (5) der Isolierschicht befindliche Teil der elektrisch leitenden Schicht übrig bleibt
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als elektrisch leitende Schicht eine Metallschicht (3,6) verwendet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Metallschicht (3, 6) durch Vakuumaufdampfung hergestellt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als elektrisch leitende Schicht eine dotierte Halbleiterschicht (14) verwendet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Halbleiterschicht durch epitaktisches Züchten hergestellt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als öffnung die Emitterdiffusionsöffnung verwendet wird.
7. Anwendung des Verfahrens nach einem der Ansprüche 1 bis 6 zum Herstellen einer Mehrschichtenverdrahtung, wobei die entsprechenden Verfahrensschritte wiederholt ausgeführt werden.
DE2249832A 1971-10-11 1972-10-11 Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen Expired DE2249832C3 (de)

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583380B2 (ja) * 1977-03-04 1983-01-21 株式会社日立製作所 半導体装置とその製造方法
JPS5893261A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 半導体装置の製造方法
WO1990000476A1 (en) * 1988-07-12 1990-01-25 The Regents Of The University Of California Planarized interconnect etchback
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
US5096550A (en) * 1990-10-15 1992-03-17 The United States Of America As Represented By The United States Department Of Energy Method and apparatus for spatially uniform electropolishing and electrolytic etching
US6709565B2 (en) 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US6315883B1 (en) 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6653226B1 (en) 2001-01-09 2003-11-25 Novellus Systems, Inc. Method for electrochemical planarization of metal surfaces
US6848975B2 (en) * 2002-04-09 2005-02-01 Rensselaer Polytechnic Institute Electrochemical planarization of metal feature surfaces
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US8158532B2 (en) 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3169892A (en) * 1959-04-08 1965-02-16 Jerome H Lemelson Method of making a multi-layer electrical circuit
GB1048424A (en) * 1963-08-28 1966-11-16 Int Standard Electric Corp Improvements in or relating to semiconductor devices
US3372063A (en) * 1964-12-22 1968-03-05 Hitachi Ltd Method for manufacturing at least one electrically isolated region of a semiconductive material
US3409523A (en) * 1966-03-10 1968-11-05 Bell Telephone Labor Inc Electroetching an aluminum plated semiconductor in a tetraalkylammonium hydroxide electrolyte
FR96113E (fr) * 1967-12-06 1972-05-19 Ibm Dispositif semi-conducteur.
NL7101307A (de) * 1970-02-03 1971-08-05

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Publication number Publication date
DE2249832A1 (de) 1973-04-19
GB1413161A (en) 1975-11-05
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DE2265257A1 (de) 1977-02-10

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