DE2155159A1 - Anordnung zum Synchronisieren einer Anzahl zusammenarbeitender Rechner - Google Patents

Anordnung zum Synchronisieren einer Anzahl zusammenarbeitender Rechner

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DE2155159A1 DE19712155159 DE2155159A DE2155159A1 DE 2155159 A1 DE2155159 A1 DE 2155159A1 DE 19712155159 DE19712155159 DE 19712155159 DE 2155159 A DE2155159 A DE 2155159A DE 2155159 A1 DE2155159 A1 DE 2155159A1
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Description

Telefonaktiebolaget L M Ericsson, Stockholm / Schweden
Anordnung zum Synchronisieren einer Anzahl zusammenarbeitender Rechner.
Die Erfindung betrifft eine Anordnung in einem Datenverarbeitungssystem bestehend aus einer Anzahl zusammenarbeitender Rechner, in welchem System die Länge eines pri mären Intervalls dadurch bestimmt wird, daß ein Zähler eine vorbestimmte Zählstellung erreicht hat. Insbesondere betrifft sie die Frage der Synchronisierung dieser Zähler miteinander in den entsprechenden Rechnern, wobei die Synchronisierung einschließt, daß der Ziffernwert in einer vorbestimmten Zahl von Ziffernstellen in dem Zähler in allen Rechnern gespeichert wird.
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Im einzelnen bezieht sich die Erfindung auf eine Anordnung zum Synchronisieren einer Anzahl von Zählern jeweils in einem einer Anzahl von Rechnern, welche ein System bilden, in dem die Länge eines primären Intervalls dadurch bestimmt wird, daß ein Zähler eine bestimmte Zählstellung erreicht hat, wobei die Synchronisierung einschließt, daß ein vorbestimmter Ziffernwert in einer bestimmten Ziffernstelle in jedem der Zähler aller Rechner gespeichert ist, während die Zähler beim Erreichen jeweils einer für jeden der Rechner bestimmten Ziffernstelle zum Abgeben eines Synchronisiersignals über eine mit jedem Zähler in dem entsprechenden Rechner verbundene Leitung eingerichtet; sind.
In einem aus mehreren zusammenarbeitenden Rechner bestehenden Rechnersystem sollten die Rechner miteinander synchronisiert werden, um z.B. Speichereinheiten verwenden und Informationen zwischen den Rechnern austauschen zu können. Es ist bekannt, mehrere Rechner von einem gemeinsamen Taktoszillator steuern zu lassen. Dieses Verfahren hat jedoch den großen Nachteil, daß, wenn der Taktoszillator fehlerhaft wird, das ganze Rechnersystem durch diesen Fehler beeinflußt wird.
Hauptziel der Erfindung ist es, zu erreichen, daß die Rechner miteinander derart synchronisiert werden, daß jeder Rechner primär von einem eigenen Taktoszillator gesteuert wird und daß die Synchronisierung periodisch mit Hilfe einiger der Rechner auftritt.
Dieses Ziel wird mit einer Anordnung der eingangs beschriebenen Art erfindungsgemäß dadurch erreicht, daß
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die Leitung allen Rechnern gemeinsam ist und in jedem Rechner mit einer sperrenden Logikschaltung verbunden ist, welche einerseits eine beim Erhalten des Synchronisiersignals gesetzte bistabile Flip-Flopschältung und andererseits eine Impulserzeugungsschaltung umfaßt, welche beim Setzen der bistabilen Flip-Flopschaltung einen Impuls abgibt, daß der Zähler , in welchem vorbestimmte Stufen dem vorbestimmten Ziffernwert entsprechen, mit dem Ausgang der Impulserzeugungsschaltung so verbunden ist, daß der Zustand dieser Stufen durch den Impuls geändert wird, und daß der Ausgang der Impulserzeugungsschaltung mit der bistabilen Flip-Flopschaltung ( zum Rückstellen dieser Schaltung gleichzeitig mit dem Betrieb des Zählers verbunden ist, wodurch die Flip-Flopschaltung in dieser Stellung während der Dauer des Synchronisiersignals gesperrt ist, so daß alle Zähler vor dem erneuten Weiterschalten der Zähler synchronisiert sind.
Weiterbildungen und bzw. zweckmäßige Ausbildungsformen der Erfindung ergeben sich aus den Ansprüchen.
Im folgenden soll die Erfindung in Verbindung mit
der Zeichnung näher erläutert werden. In der Zeichnung zeigen:
Fig. 1 als Beispiel ein Blockschaltbild eines erfindungsgemäßen Systems bestehend aus drei Rechnern,
Fig. 2 den Aufbau einer der Blöcke in Fig. 1 im einzelnen, und
Fig. 3 bis 5 erläuternde Diagramme.
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In Pig. 1 sind mit Dl, D2 und D^ drei Rechner bezeichnet, welche miteinander über eine Leitung PIB verbunden sind. In Fig. 1 sind nur die für die Erläuterung der Erfindung erforderlichen Anordnungen gezeigt. Es wird angenommen, daß diese Anordnungen in den drei Rechnern auf die gleiche Weise aufgebaut sind. Ein Taktoszillator CLO des Rechners ist so angeordnet, daß ein binärer Zähler CLR weitergeschaltet wird, welcher z.B. aus zwölf in Reihe geschalteten binären Schalt-Plip-Plops besteht, d.h. der Zähler hat zwölf Ziffernstellen, welche in Fig. 1 mit 0-11 bezeichnet sind, wobei die Ziffernstelle 0 die geringer wertige Ziffer bezeichnet.
Die Synchronisieranordnung kann kurz wie folgt beschrieben werden. Die Taktoszillatoren in den Rechnern schalten die entsprechenden Zähler weiter, und es wird angenommen, daß der Zähler in dem Rechner Dj5 am schnellsten geschaltet wird. Dieser Zähler wird so zuerst z.B. die Zähl^stellung einnehmen, welche dadurch bezeichnet ist, daß der Flip-Flop in der Ziffernstelle 7 sich von 1 in 0 ändert, so daß die acht geringer wertigen Ziffernstellen Nullen enthalten. Durch das Umschalten dieses Flip-Flops wird ein Synchronisiersignal auf eine Leitung E3 abgegeben. Der Leitung Ej5 entsprechen in den Rechnern Dl und D2 Leitungen El bzw. E2. Dieses Synchronisiersignal wird der gemeinsamen Leitung PIB und weiter über Leitungen Fl, F2 und FJ allen Rechnern zugeführt. Der Vorgang, welcher durch das ankommende Synchronisiersignal bewirkt wird, ist der gleiche in den Rechnern Dl und D2, und daher wird nur der Vorgang in dem Rechner Dl im einzelnen beschrieben werden.
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Das ankommende Synchronisiersignal wird dem Rechner Dl über die Leitung Pl über eine Schaltung C zugeführt, welche die von dem Rechner abgehenden Signale sperrt, und es wird weiter dem Eingang zum Setzen auf Eins einer bistabilen Flip-Flopschaltung FF zugeführt. Diese Flip-Flopschaltung sperrt die folgenden Synchronisiersignale während einer gewissen Zeit, nachdem das erste Synchronisiersignal angekommen ist, wie es später erläutert werden wird. Alle Rechner geben ein Synchronisiersignal ab, wenn ihre Zähler entweder durch Weiterschalten oder durch Synchronisieren die oben erwähnte bestimmte Zählstellung erreichen, es ist jedoch infolgedessen nur das erste f
dieser Synchronisiersignale, welches die Synchronisierung der Rechner durch das Setzen der Flip-Flopschaltung FF auf Eins beeinflussen kann. Entsprechend einer einfacheren Lösung, welche durch die Stellung eines Schaltkontakts B angedeutet ist, aktiviert dieses Setzen der Flip-Flopschaltung auf Eins eine Impulsschaltung G, welche hiermit einen Impuls erzeugt. Dieser Impuls wird einerseits zu der Flip-Flopschaltung FF zurückgeführt und setzt diese auf Null, in welchem Zustand sie während einer Zeit entsprechend der Dauer des Impulses gesperrt bleibt, und andererseits wird er dem Steuereingang des Zählers CLR zugeführt. Auf diese Weise sind die acht Λ
geringer wertigen Ziffernstellen, d.h. die Ziffernstellen 0-7 auf Null gesetzt, so daß der Zähler die gleiche Zählstälung wie der Zähler in dem Rechner Dj5 einnimmt, welcher das Synchronisiersignal abgegeben hat.
In bestimmten Fällen kann es Jedoch unerwünscht sein, daß das ankommende Synchronisiersignal zu jeder Zeit dem
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Zähler zugeführt werden kann, da die Synchronisierung dann gleichzeitig mit dem Vorwärtsschalten des Zählers durch den Taktoszillator auftreten könnte. Die Gleichzeitigkeit dieser zwei Schaltvorgänge kann nämlich bewirken, daß unerwünschte Einschaltvorgänge in dem Zähler auftreten, was zur Folge hat, daß das Weiterschalten des Zählers nicht unzweideutig definiert ist.
Beispielsweise wird durch Anordnung einer Verzögerungsschaltung A zwischen dem Ausgang der Flip-Flopschaltung FP und dem Steuereingang des Zählers CLR er-™ reicht, daß die Synchronisierung nicht während der Zeit auftritt, wahrend welcher der Zahler aktiviert ist. Diese Lösung ist durch die Stellung b des Schaltkontakts B mit den beiden Stellungen a und b angedeutet. Ein Synchronisiersignal, welches von einem Zähler in Abhängigkeit von der Änderung seiner Ziffernstelle 7 von 1 auf 0 abgeben wird, wird entweder in Schaltung C in der abgehenden Leitung des übertragenden Rechners oder in der Schaltung C in der ankommenden Leitung des empfangenden Rechners in einen Impuls umgeformt.
Fig. 2 zeigt den Aufbau der Verzögerungsschaltung Jk. A in Fig. 1. Der Eingang 24 ist mit dem Eins-Ausgang
der Flip-Flopschaltung FF in Fig. 1 verbunden, und dem Eingang 25 werden die Weiterschaltimpulse des Taktoszillators CLO zugeführt. Der Weiterschaltimpuls wird einem der zwei Eingänge einer Und-Schaltung 21 zugeführt, deren zweiten Eingang das Signal von dem Eins-Ausgang der Flip-Flopschaltung zugeführt wird. Mit Hilfe dieser Und-Schaltung wird immer ein Weiterschaltimpuls abgewartet, ehe ein Signal einer Impulsformschaltung SSl zugeführt wird, welche z.B. aus einem monostabilen Flipflop besteht.
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Der Impuls, welcher von der Impulsformschaltung SSl geformt wird, hat eine Länge, welche als in zwei Zeitdauern t^ und to aufgeteilt betrachtet werden kann, wobei t-^ die maximale Zeitdauer zum Weiterschalten der acht geringer wertigen Stellen des Zählers CLR und to die Zeitdauer ist, während welcher die Flip-Flopschaltung FF weitere ankommende Synchronisierimpulse sperren wird, d.h. die Zeit, welche zur Synchronisierung des Zählers gebraucht wird. Der Impuls von der Impulsformschaltung SSl wird dem einen von zwei Eingängen einer Und-Schaltung 23 zugeführt. Der Weiterschaltimpuls von dem Taktoszillator ist weiter dazu geeignet, eine weitere Impulsformschaltung SS2 zu aktivieren, welche z.B. aus einem monostabilen Flipflop besteht. Der von der Impulsformschaltung SS2 geformte Impuls hat eine Zeitdauer t, und wird dem zweiten Eingang der Und-Schaltung 23 zugeführt, welcher ein invertierender Eingang ist. Am Au^sgang der Und-Schaltung 23 wird damit ein Impuls der Länge oder Zeitdauer tp erreicht, dessen Vorderflanke um einen Abstand oder eine Zeitdauer t, nach der Vorderflanke des Weiterschaltimpulses liegt. Der Impuls von der Und-Schaltung 23 wird von dem Ausgang 26 einerseits der Flip-Flopschaltung FF zugeführt, so daß diese Schaltung am Ende des Impulses aufhört, die ankommenden Synchronisiersignale zu sperren, und andererseits wird er dem Steuereingang des Zählers CLR zugeführt, um die acht geringer wertigen Ziffernstellen , d.h. die Ziffernstellen 0-7, auf 0 zu setzen, wobei der Zähler solcher Art ist, daß die Ziffernstelle 8 einen Schritt weitergeschaltet wird.
Mit Hilfe des Diagramms in Fig. 3, in welchem die vertikalen Pfeile die Ursache und Wirkung der Impulse
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ORIGINAL INSPECTED
andeuten, wird im einzelnen erläutert werden, wie die Synchronisierung erreicht wird. Die horizontale Achse des Diagramms stellt die Zeit dar. Fig. 3a zeigt das Synchronisiersignal, welches z.B. von dem Rechner D3 zur Flip-Flopschaltung FF des Rechners Dl kommt. Die Flip-Flopschaltung wird durch das Synchronisiersignal auf Eins gesetzt, was durch den vertikalen Pfeil von Fig. J5a nach Fig. 3b in dem Diagramm angedeutet ist, Fig. 3b zeigt das Signal am Ausgang der Flip-Flopschaltung FF, d.h. am Eingang 24 in Fig. 2. Bis zum Eintreffen des Weiterschaltimpulses von dem Taktoszillator des Rechners am Eingang 25 in Fig. 2 wird sich nichts ereignen. Fig. 3c zeigt den Weiterschaltimpuls, und Fig. 3d zeigt das Signal am Ausgang der Und-Schaltung 21. In dem Diagramm ist angedeutet, daß der Impuls in Fig. 3d durch den Impuls in Fig. 3c bewirkt wird, welcher korrekt ist, vorausgesetzt, daß die Flip-Flopschaltung auf Eins gesetzt ist, d.h. daß das Signal in Fig. 3b einen hohen Pegel hat. Der Impuls in Fig. 3d aktiviert die Impulsformschaltung SSl in Form eines monostabilen Flip-Flops, welche einen Impuls mit der Länge oder Zeitdauer t1 und t2 entsprechend Fig. 3e erzeugt. Der Weiterschaltimpuls in Fig. 3c aktiviert weiter die Impulsformschaltung SS2 in Form eines monostabilen Flip-Flops, welche einen Impuls mit der Länge oder Zeitdauer to entsprechend Fig. ~$ΐ erzeugt. Durch Invertieren des Impulses in Fig. J>f beim Zuführen zu der Und-Schaltung 23 wird am Ausgang dieser Stellung ein Impuls erzeugt, wenn der Impuls von der Impulsformschaltung SS2 beendet ist, siehe Fig. 3g. Der Impuls in Fig. 3g wird folglich die Länge oder Zeitdauer tg haben,
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welche sich aus der Differenz der Längen oder Zeitdauern der von den beiden Impulsformschaltungen SSl und SS2 erzeugten Impulsen ergibt. Der Impuls in Fig. 3g synchronisiert den Zähler durch Setzen der Ziffernstellen 0-7 auf Null. Dieser Impuls setzt auch die Flip-Flopschaltung FF auf Null und hält so die Flip-Flopschaltung FF in dieser Stellung während der Dauer des Impulses gesperrt, d.h. bis die Synchronisierung durchgeführt ist.
Ein Weiterschaltintervall ist definiert als die Zeit, welche zwischen zwei aufeinanderfolgenden Weiterschaltimpulsen von dem Taktoszillator CLO verstreicht. Für den Synchronisiervorgang sind zwei Hauptmöglichkeiten denkbar, und der Einfachheit halber ausgehend von einem System mit nur zwei Rechnern wird eine Hauptmöglichkeit darin bestehen, daß der Zähler des ersten Rechners zur Zeit der Synchronisierung in einem Zustand ist, welcher sich um ein Weiterschaltintervall nach demjenigen des Zählers des zweiten Rechners befindet. Die andere Hauptmöglichkeit besteht darin, daß sich der Zählzustand des einen Rechners weniger als ein Weiterschaltintervall nach dem Zählzustand des anderen Rechners befindet.
Fig. 4 zeigt schematisch, wie die Synchronisierung in einem Zweirechnersystem durchgeführt wird, wenn der Zählzustand des einen Zählers sich mehr als ein Weiterschaltintervall nach dem zweiten Zähler befindet.
Wenn ein Synchronisiersignal z.B. von dem Rechner Dl auf der Leitung El in Fig. 1 vorhanden ist, wird
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dieses Signal sowohl den anderen Rechnern in dem System als auch der Leitung Pl in dem gleichen Rechner Dl zugeführt. Ein solches Signal wird im folgenden als "Eigensynchronisiersignal" bezeichnet werden.
Die Fig. 4a1, b1, ... f1 zeigen die Signale in dem Rechner Dl, und die Fig. 4a1 bM, ... flf zeigen die Signale in dem Rechner D2, dessen Zähler mehr als ein Weiterschaltintervall nach dem Zähler des Rechners Dl liegt. Die Fig. 4a1 und a" zeigen die Werte in den Ziffernstellen 0-7 in dem entsprechenden Rechner, die Fig. 4bf und bf' zeigen die Weiterschaltimpulse, die Fig. 4c1 und c" zeigen die abgehenden Synchronisiersignale, die Fig. 4df und d1' zeigen die ankommenden Synchronisiersignale. In den Fig. 4e* und efI zeigt der hohe Signalpegel den Fall, wenn die Flip-Flopschaltung FF auf Null gesetzt ist, und die Fig. 4f*und fft zeigen das Signal, welches die Ziffernstellen 0-7 des Zählers und die Flip-Flopschaltung FF auf Null setzt.
Es wird angenommen, daß die Zähler des schnelleren Rechners Dl in ihren acht geringer wertigen Ziffernstellen "Einsen" aufweisen (Fig. 4a1). Dies hat zur Folge, daß ein Synchronisiersignal abgegeben werden sollte (Fig. 4bf und c'), wenn der Rechner das nächst» ffcl weitergeschaltet wird. Dieses Synchronisiersignal wird einerseits dem Rechner D2 zugeführt, was in Fig. 4dM gezeigt ist, und es wird andererseits als "Eigensynchronisiersignal" dem Rechner Dl zugeführt (Fig. 4d!). Die Flip-Flopschaltungen FF werden in beiden Rechnern auf Eins gesetzt, Fig. 4e' und e", worauf das Synchronisiersignal auf einen neuen Weiterschaltimpuls wartet. Entsprechend dem Beispiel liegt der Rechner D2 sieben Schalt-
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-lischritte nach dem Rechner Dl, und wenn der nächste Weiterschaltimpuls in jedem Rechner auftritt, werden die Zähler einen Schritt weiter geschaltet und hierauf beide Zähler durch die wartenden Synchronisiersignale synchronisiert, so daß die Ziffernstellen 0-7 "Nullen" aufweisen.
Wie oben erwähnt wird ein Synchronisiersignal nur erzeugt, wenn die Ziffernstelle 7 ihren Wert von "Eins" auf "Null" verschiebt. Bei dieser Synchronisierung wird dies in dem Rechner D2 auftreten, und als Folge hiervon gibt dieser ein Synchronisiersignal an den Rechner Dl (der zweite Impuls in Fig. 4d') und ein "Eigensynchronisiersignal" an den Rechner D2 (zweiter Impuls in Fig. 4dM) ab, wodurch der Synchronisiervorgang ein zweites Mal in den zwei Rechnern wiederholt wird. Dieses Mal wird jedoch keine der Ziffernstellen 7 des Zählers von "Eins" auf "Null" verschoben, weshalb keine weiteren Synchronisiersignale erzeugt werden. So wurden in dem beschriebenen Synchronisiervorgang die tatsächlichen Ziffernstellen jeweils zweimal in dem Rechner auf Null gesetzt.
Fig. 5 zeigt schematisch, wie die Synchronisierung in einem Zweirechnersystem erfolgt, wenn einer der Zähler weniger als ein Weiterschaltintervall nach dem anderen Zähler liegt.
Die Fig. 5a1, bf, ... f1 zeigen die Signale in dem Rechner Dl, und die Fig. 4a", b", ... f" zeigen die Signale in dem Rechner D2, dessen Zähler weniger als ein Weiterschaltintervall nach dem Zähler des Rechners Dl liegt.
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Fig. 5 zeigt die Signale in der gleichen Weise wie Fig. 4. Die Zähler der zwei Rechner haben in ihren acht geringer wertigen Ziffernstellen "Eins" entsprechend den Fig. 5a', a1!. Der Weiterschaltimpuls in dem Rechner Dl (Fig. 5t)') liegt etwas vor dem Weiterschaltimpuls in dem Rechner D2 (Fig. 5b11), weshalb der Zähler in dem Rechner Dl durch den Weiterschaltimpuls so weitergeschaltet werden wird, daß er "Nullen" in den Ziffernstellen 0-7 gleichzeitig mit der Erzeugung des Synchronisiersignale (Fig. 5c') aufweist. Dieses Synchronisiersignal hat keine Wirkung in dem Rechner D2, weil mittlerweile sein Zähler fc durch den Einfluß eines Weiterschaltimpulses (Fig. 5t>tf) in den Ziffernstellen 0-7 (Fig. 5a11) "Nullen" erhalten hat. Andererseits erhält der Rechner Dl ein ''Eigensynchronisiersignal" (Fig. 5d')> welches den Rechner synchronisiert, nachdem der nächste Weiterschaltimpuls erhalten worden ist, und wenn folglich der Zähler Zeit gehabt hat, um einen Schritt weitergeschaltet zu werden (Fig. 5a'). Dies kann so zusammengefaßt werden, daß, wenn die Zähler zweier Rechner um weniger als ein Weiterschaltintervall in der Zeit auseinander liegen, der schnellere Zähler auf den langsameren Zähler warten wird.
Aus diesen beiden Fällen ergibt sich, daß die Wir-P kung von zwischen zwei in einem System zusammenarbeitenden Rechner zugeführten Signalen in weitem Maße von den Toleranzen der Taktoszillatoren abhängen wird. Je geringer die Toleranzen sind, desto geringer ist die Wahrscheinlichkeit, daß der Doppelsynchronisiervorgang auftritt, wie er im Zusammenhang mit Fig. 4 beschrieben worden ist.
Dadurch, daß der häufigste Synchronisiervorgang derjenige ist, bei welchem der schnellere Rechner auf den
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langsameren wartet, wird nicht der gleiche Rechner die
ganze Zeit die Synchronisierung steuern, sondern es tritt ein Wechsel der synchronisierenden Rechner auf. Dies läßt sich erkennen aus Fig. 5* wo der Rechner Dl so weit verzögert wird, daß er nach der Synchronisierung hinter dem Rechner D2 liegt, so daß das nächste Synchronisiersignal mit großer Wahrscheinlichkeit von dem Rechner D2 erzeugt werden wird.
In einem System mit einer Anzahl von Rechnern wird die Steuerung der Synchronisierung unregelmäßig zwischen den Rechnern wechseln, die Rechner, deren Zähler am
schnellsten weitergeschaltet werden, werden jedoch die
Synchronisierung im Mittel öfter als die anderen Rechner steuern.
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Claims (2)

  1. Patentansprüche
    Anordnung zum Synchronisieren einer Anzahl von Zählern jeweils in einem einer Anzahl von Rechnern, welche ein System bilden, in dem die Länge eines primären Intervalls dadurch bestimmt wird, daß ein Zähler eine bestimmte Zähl -stellung erreicht hat, wobei die Synchronisierung einschließt, daß ein vorbestimmter Ziffernwert in einer bestimmten Ziffernstelle in jedem der Zähler aller Rechner gespeichert ist, während die Zähler beim Erreichen jeweils einer für jeden der Rechner bestimmten Ziffernstelle zum Abgeben eines Synchronisiersignals über eine mit jedem Zähler in dem entsprechenden Rechner verbundene Leitung einger-ichtet sind, dadurch gekennzeichnet, daß die Leitung (PIB) allen Rechnern (Dl, D2, D3) gemeinsam ist und in jedem Rechner mit einer sperrenden Logikschaltung verbunden ist, welche einerseits eine beim Erhalten des Synchronisiersignals gesetzte bistabile Flip-Flopschaltung (FF) und andererseits eine Impulserzeugungsschaltung (G) umfaßt, welche beim Setzen der bistabilen Flip-Flopschaltung einen Impuls abgibt, daß der Zähler (CLR), in welchem vorbestimmte Stufen dem vorbestimmten Ziffernwert entsprechen, mit dem Ausgang der Impulserzeugungsschaltung (G) so verbunden ist, daß der Zustand dieser Stufe durch den Impuls geändert wird, und daß der Ausgang der Impulserzeugungsschaltung (G) mit der bistabilen Flip-Flopschaltung (FF) zum Rückstellen dieser Schaltung gleichzeitig mit dem Betrieb des Zählers verbunden ist, wodurch die Flip-Flopschaltung (FF) in dieser Stellung während der Dauer des Synchronisiersignals gesperrt ist, so daß alle Zähler vor dem erneuten Weiterschalten der Zähler synchronisiert sind.
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  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die sperrende Logikschaltung eine Verzögerungsschaltung (A) umfaßt, welche einerseits Impulse die den Zähler vorwärts schalten,- und andererseits ein Signal von der bistabilen Flip-Flopschaltung (FF) erhält, welches durch das Schalten der Flip-Flopschaltung bewirkt wird, wobei die Verzögerungsschaltung (A) eine logische Schaltung enthält, welche ein Signal von der bistabilen Flip-Flopschaltung (FF) zu der vorbestimmten Stufe in dem Moment abgibt, wenn der Weiterschaltimpuls und die Zustandsänderung des Zählers aufgehört haben, wodurch eine Zustandsänderung des Zählers zur gleichen Zeit a durch den Weiterschaltimpuls und durch das Signal von der Flip-Flopschaltung verhinderbar 1st.
    3· Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungsschaltung (A) eine Und-Schaltung (21) umfaßt, welche beim Auftreten sowohl des Weiterschaltimpulseß-als auch des Schaltsignals von der bistabilen Flip-Flopschaltung zum Zuführen eines Signals zu einer ersten monostabilen Flip-Flopschaltung (SSl) aktivierbar ist, eine zweite von dem Weiterschaltimpuls aktivierbare monostabile Flip-Flopschaltung (SS2) vorgesehen ist, und die Verzögerungsschaltung weiter eine Und-Schaltung (23) mit einem invertierenden Eingang um- \ faßt, mit welchem der Ausgang der zweiten monostabilen Flip-Flopschaltung (SS2) verbunden ist, während mit dem zweiten Eingang der Und-Schaltung (23) der Ausgang von der ersten monostabilen Flip-Flopschaltung (SSl) verbunden ist, so daß am Ausgang der zweiten Und-Schaltung (23) ein Signal erreichbar ist, welches bei gleichzeitiger Anwesen-heit des Signals von der bistabilen Flip-Flopschaltung und Abwesenheit des Weitersehaltimpulses auftritt.
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