DE2136780A1

DE2136780A1 - Schaltanordnung zum bilden von zeitlich aufeinanderfolgenden gruppensignalen aus empfangssignalen, insbesondere in der wasserschalltechnik

Info

Publication number: DE2136780A1
Application number: DE19712136780
Authority: DE
Inventors: Egidius Arens
Original assignee: Fried Krupp AG
Current assignee: Fried Krupp AG
Priority date: 1971-07-23
Filing date: 1971-07-23
Publication date: 1973-02-01
Also published as: DE2136780B2; DE2136780C3

Description

Schaltanordnung zum Bilden von zeitlich aufeinanderfolgenden Gruppensignalen aus Empfangssignalen, insbesondere in der Wasserschalltechnik.
Die Erfindung betrifft eine Schaltanordnung zum Bilden von zeitlich aufeinanderfolgenden Gruppensignalen in der Peiltechnik, insbesondere in der Wasserschalltechnik9 vorzugsweise bei einer Empfangsanlage für in einer ebenen Wellenfront einfallende Signale, für eine momentan wirksame, von einander benachbarten, sich ggfl. überlappenden Gruppencharakteristiken, aus Empfangssignalen, die von jeweils einer Anzahl einander benachbarter Wandler aus einer größeren Vielzahl von Wandlern der Empfangsanlage herrühren, durch quantisierte, unterschiedliche zeitliche Verzögerungen, die einerseits durch geometrische Anordnung der Wandler an der Empfangsanlage und andererseits. durch die Ausbreitungsgeschwindigkeit der einfallenden Signale im ubertragungsmedium bedingt sind, unter Verwendung eines Speichers mit Schaltanordnungen zum Einlesen und gezielten Auslesen von Empfangs signalen und eines nachgeschalteten Addierwerks, an dessen Ausgang nacheinander die Gruppensignale der Gruppencharak teristiken erscheinen Es ist aus der USA-Patentschrift NrO 3,039,094 bekannt, die Einfallsrichtung von auf Wandler einer Empfangsanlage in ebener Wellenfront einfallenden Signalen durch Bilden von Gruppensignalen auszuwerten, indem die durch die Wandler in elektrische Größen gewandelten Signale als Empfangssignale begrenzt und dann parallel im Rhythmus einer Taktfrequenz in Speicher in Form von Schieberegistern oder Magnetkernspeichern eingelesen werden, um derartige zeitliche Verzögerungen für die Empfangssignale der einzelnen Wandler zu erzielen, daß die Wandler elektrisch auf eine Gerade, eine Referenzlinie senkrecht zur Richtung der einfallenden Signale, kompensiert werden und somit eine gewünschte Gruppencharakteristik bilden können. Aus dem Speicher werden hierfür aus Speicherpositionen, deren Lage bei vorgegebener Taktfrequenz den notwendigen zeitlichen Verzögerungen entsprechen, die verzögerten Empfangssignale ausgelesen und zu den Gruppensignalen aufsummiert0 Nach der deutschen Auslegemchrift Nummer 1 278 891 (entsprechend der britischen Patentschrift Nr. 1,075,375) ist es auch schon bekannt, verzögerte, begrenzte Empfangssignale bei Ver-endunS eines Magnetkernspeichers direkt mit einer einzigen Leseleitung auszulesen. Hie@@@@@@@@@ in jeder Reihe es Magnetkernspeichers in einem ersten Speicherkern nach einander leber orschatungen die begrenzten Empfangssignale an jedem Wandler jeweils innerhalb eines Zeitintervalls eingelesen und gleichzeitig die begrenzten Empfangssignale im Magnetkernspeicher nacheinander in jeder der Reihen in eine nächste Spalte übertragen. Je ein Lesedraht ist durch je einen Magnetkern jeder Reihe und derjenigen Spalte geführt, die der notwendigen zeitlichen Verzögerung für die Richtung einer gewünschten Gruppencharakteristik entspricht.
Am Ausgang jedes Lesedrahtes erscheinen nacheinander die verzögerten Empfangssignale, die aufintegriert die Gruppensignale der gewünschten Gruppencharakteristik darstellen.
Der Lesedraht, an dem das größte Gruppensignal auftritt, enthält die Gruppencharakteristik, die in Richtung der einfallenden Signale weist.
Der wesentliche Nachteil bei diesen beiden Schaltanordnungen zur Auswertung der Empfangssignale liegt darin1 daß die Amplitudeninformation durch Begrenzung verloren ist, wodurch der sogenannte Antennengewinn, die Bündelung der Gruppencharakteristik, nur gering ist. Es ist zwar in der deutschen Auslegeschrift Nummer 1 278 391 auch eine modifizierte Schaltanordnung angegeben, die diesen Nachteil durch eine Umkodierung der Empfangssignale, beispielsweise durch eine Analog-Digital-Wandlung, beseitigen soll; der zusätzliche Bedarf an gleich aufgebauten Magnetkernspeichern entspricht dann der Stellenzahl des umkodierten Signals und ist somit sehr groß.
In der USA-Patentschrift Nr. 3,356,989 ist bei gleicher Aufgabenstellung eine Umkodierung gemäß einer Deltamodulation vorgeschlagen, wodurch der Bedarf an Speichern zwar vermindert ist, da nun als zeitliche Verzögerung für die umkodierten Empfangssignale jeweils nur ein Schieberegister für jeden Wandler vorgesehen sein muß, wobei aber die Länge der Schieberegister,bei vorgegebener Taktfrequenz, nicht nur für jeden Wandler verschieden ist, sondern auch noch variiert werden muß, wenn unterschiedlich gerichtete Gruppencharakteristiken gebildet werden sollen. Über Torschaltungen, die ihrerseits abhängig von der Anzahl der gewünschten Gruppencharakteristiken angesteuert werden müssen, werden die umkovierten Empfangssignale in Schieberegister eingespeist.
Die umkodierten, verzögerten Empfangssignale am Ausgang der Schieberegister werden einem Addierer zugeführt, der über heitere Torschaltungen mit Demodulatoren für die einzelnen Gruppensignale der verschiedenen Gruppencharakterist iken verbunden ist.
Stets ist bei diesen genannten bekannten Schaltanordnungen mindestens für jeden einzelnen Wandler eine separate zeitliche Verzögerung mit Einlesestelle für das jeweilige Empfangssignal an diesem Wandler vorgesehen. Der Speicheraufwand ist daher verhältnismäßig hoch. Alle Wandler sind entweder direkt oder über Torschaltungen stets mit je ei-ner Einlesestelle des Speichers verbunden, über die die Empfangssignale gleichzeitig oder nacheinander eingelesen werden.
Durch Auslesen und Addieren wird das Gruppensignal für jede Gruppencharakteristik gewonnen.
Es ist nach der britischen Patentschrift Nr. 1 212 106 ferner schon bekannt (entsprechend der deutschen Offenlegungsschrift Nr. 1 616 223), für Empfangssignale zum Bilden von Gruppensignalen für benachbarte Gruppencharakteristiken nur einen einzigen Speicher für entsprechende zeitliche Verzögerungen zu benutzten2 also nicht mehr jeweils ein für jeden einzelnen der Wandler, um den gesamten Schaltaufwand bei Verwendung einer kreisförmigen Anordnung von Wandlern wesentlich zu verringern. Analoge Empfangssignale der Wandler einer Gruppe, von denen je zwei symmetrisch zur Richtung der zu bildenden-Gruppencharakteristik liegen, werden in äquidistante Eingänge einer analogen Verzögerungsleitung eingespeist, an deren einaigemAusgang das aufsummierte Gruppensignal nach einer gesamten Verzögerungszeit erscheint.' die sich ergibt aus dem Abstand zwischen dem zuerst die einfallende Wellenfront empfangenden Wandler und der Referenzlinie senkrecht zur Richtung der zu bildenden Gruppencharalfteristik. Um zyklisch nacheinander Gruppensignale benachbarter Gruppencharakteristiken zu erhalten, werden die Verbindungen zwischen Wandlern einer gruppe und den Eingängen der Verzögerungsleitung durch ein Schalterfeld hergestellt, das nach Erhalt des ersten Gruppensignals, zyklisch um einen Wandler verschoben, die nächste Gruppe von Wandlern mit den Eingängen verbindet. Die Verzögerungsleitung hat also so viele Einlesestellen, wie eine Gruppe Wandler aufweist. Am Ausgang der Verzögerungsleitung erscheinen nacheinander die Gruppensignale, die jeweils in um einen durch den Abstand zweier benachbarter Wandler gegebenen Winkel verschobene, radiale Richtungen weisen Ein Zugriff zu den einzelnen verzögerten Empfangssignalen ist nachteiligerweise jedoch hier nicht möglich, wodurch beispielsweise eine Korrelation von verzögerten Empfangssignalen benachbarter Wandler bei dieser Schaltanordnung nicht durchzuführen ist.
Eine analoge Verzögerungsleitung besteht üblicherweise aus hintereinandergeschalteten, frequenzabhängigen Vierpolen und muß nach ihrem Zusammenbau sorgfältig abgeglichen'und geprüft werden. Eine digitale Verzögerung in Form von Magnetkernspeichern oder Schieberegistern hat demgegenüber den großen Vorteil, ohne Ableich sofort, aus der Fertigung kommend einsatzbereit zu sein. Außerdem ist die Fertigung von Schieberegistern in integrierter Schaltungstechnik unvergleichlich billiger, als die analoger Verzögerungsleitungen.
Der Platzbedarf für analoge Verzögerungen ist sehr viel größer als für Schieberegister oder Magnetkernspeicher, die bei gleicher Genauigkeit die gleichen Verzögerungszeiten liefern.
Die deutsche Offenlegungsschrift Nr. 2 029 712 gibt eine Vorrichtung mit nur einem Schieberegister zur zeitlichen Verzögerung von Empfangssignalen an. Die Empfangssignale einer Gruppe von Wandlern werden gleichzeitig zu äquidi.
stanzen Zeiten, die von einem Taktgeber vorgegeben werden, abgefragt, umkodiert, beispielsweise nach einem Binärkode, und Torschaltungen zugeführt0 Ein Schieberegister, das mit seinem Takteingang ebenfalls mit dem Taktgeber verbunden ist, enthält ein Signal "log1", das mit der Taktfrequenz'umläuft.
Das Schieberegister liefert die notwendigen Verzögerungen durch Erscheinen des Signals Illog1?I" an einem seiner Aus gänge. Diese Ausgänge sind mit Torschaltungen verbunden und schalten die kodierten Empfangssignale dann durch, wenn die Wellenfront den zugehörigen Wandler erreicht hat. Die Torschaltungen sind mit einem Addierer verbunden, an dessen Ausgang nach Dekodierung das Gruppensignal dieser Gruppencharakteristik erscheint. Pro Gruppencharakteristik sind je weils mehrere Torschaltungen und ein Addierer vorgesehen.
Das größte Gruppensignal gibt die Richtung des auf die Wandler einfallenden Signals an.
Diese Schaltanordnung zeichnet sich zwar durch große Einfachheit im Speicherteil aus, ihr entscheidender Nachteil liegt aber in der Vielzahl der Analog-Digital-Wandler, die gleich der Vielzahl der Wandler der gesamten Empfangsanlage sein muß, und in der Zahl der Addierer, die gleich der Zahl der zu bildenden Gruppensignale sein muß.
Zusammenfassend zeigt sich, daß die zahlreichen schon bekannten Lösungsvorschläge zum vorliegenden Problem hinsichtlich der praktischen Anwendbarkeit noch erhebliche Nachteile aufweisen; so ist es bei der Verarbeitung von Empfangssignalen zum Bilden von Gruppensignalen zum Erkennen der Richtung einfallender Signale durch Gruppencharakteristiken, die in verschiedene Richtungen weisen, von Nachteil, die zeitlichen Momentanwerte der Empfangssignale durch Begrenzung zu verlieren. Andererseits ist es bei Berücksichtigung der Momentanwerte nachteilig, eine analoge Verzögerungsleitung zu benutzen, da sie in der obenbeschriebenen Ausführung einen Zugriff zu den einzelnen verzögerten Empfangssignalen nicht gestattet. Bei Umkodierung der Empfangssignale jedes einzelnen Wandlers ist pro Wandler ein Kodierer und pro Gruppencharakteristik ein Dekodierer vorzusehen, womit im allgemeinen die der Vielzahl der Wandler gleiche Vielzahl digitaler Speicher sich um die Zahl der Stellen der digitalen Umkodierung vergrößert. In der Regel ist ferner die Zahl der Addierer und der Dekodierer abhängig von der Zahl der zu bildenden Gruppensignale, so daß die bekannten Lösungen gewichtige Nachteile entweder hinsichtlich des erfarderlichen schaltungstechnischen Aufwands oder hinsichtlich der Beschränkung der Signalverarbeitungsmöglichkeiten aufweisen.
Es ist demzufolge Aufgabe der vorliegenden Erfindung, eine Schaltanordnung anzugeben, die bei erträglichem schaltungstechnischen Aufwand das Bilden von Gruppensignalen einander benachbarter Gruppencharakteristiken ermöglicht und dabei nicht nur Phaseninformation, sondern auch Spannungsverläufe der Empfangssignale über der Zeit, also ihre Momentanwerte, berücksichtigt, und für weitere Signalaufbereitungen dabei einen Zugriff zu beliebig verzögerten Empfangssignalen stets ermöglicht0 Zum Lösen dieser Aufgabe ist von der Uberlegung ausgegangen worden, daß bei Schaltanordnungen nach dem Stand der Technik der schaltungstechnische Aufwand u. a. wesentlich durch die Addierer für jedes der gewünschten Gruppensignale bedingt ist. Es galt, eine Lösung -zu finden, bei der für sämtliche Gruppensignale ein und dasselbe Addierwerk benutzt wird, wobei zugleich anzustreben war, bei digitaler Verarbeitung der Empfangssignale nur einen einzigen Kodierer und Dekodierer zu benötigen.
Diese Aufgabe ist erfindungsgemäß gelöst worden durch eine Eingangsschaltanordnung zur wiederholten, aufeinanderfolgenden Abfrage des jeweiligen momentanen Empfangssignals jedes einzelnen der Wandler der Vielzahl m in benachbarter Reihenfolge der m Wandler und zum Einlesen dieser Empfangssignale über eine Einlesestelle nacheinander in gleicher Reihenfolge in ein und denselben Speicher, innerhalb dessen jedes eingelesene Empfangssignal schrittweise nacheinander bezüglich der Einlesestelle entfernter liegende Speicherpositionen einnimmt und dessen Volumen an Speicherpositionen mindestens und vorzugsweise bestimmt ist durch die maximale zeitliche Verzögerung für das zuerst abgefragte Empfangssignal, und durch eine Ausgangsschaltanordnung zum zerstörungsfreien Auslesen abgespeicherter Empfangssignale von benachbarten Wandlern der Anzahl n aus Speicherpositionen, die bezüglich der Einlesestelle den notwendigen zeitlichen Verzögerungen entsprechen, wobei der Ausgangsschaltanordnung das Addierwerk nachgeschaltet ist, an dessen Ausgang nacheinander di Gruppensignale aus jeweils n Empfangssignalen anstehen.
Die Momentanwerte der Empfangssignale an der Vielzahl m der Wandler werden nach dieser Erfindung wiederholt zeitlich nacheinander in benachbarter Reihenfolge mit einer Taktfrequenz abgefragt, die doppelt si ; ist, wie eine maximal zu verarbeitende Empfangsfrequenz multipliziert mit der t Vielzahl m der Wandler. Dib einzelnen abgefragen, zeitlich seriell vorliegenden Momentanwerte werden nacheinander in gleicher Reihenfolge über nur eine Einlesestelle in einen nur einreihigen Speicher (also nicht mehr eine Speicherreihe pro Wandler) mit der gleichen Taktfrequenz derart eingelesen, daß jeweils der zuletzt abgefragte Momentanwert in die erste Speicherposition des Speichers hinter der Einlesestelle gelangt; der bis dahin dort eingespeicherte Momentanwert rückt zugleich in die nächste Speicherposition, und alle älteren Momentanwerte rücken ebenfalls in eine nächste, der Einlesestelle entfernter liegende, Speicherposition.
Sind die m Wandler beispielsweise kreisförmig angeordnet und wird nur jeweils eine kleinere Anzahl n von'benachbarten Wandlern zum Bilden einer Gruppencharakteristik herangezogen, so liegt eine Referenzlinie als Verbindung zwischen den beiden äußeren der n Wandler senkrecht zur Richtung der zu erzielenden Gruppencharakteristik. Das Lot von jedem Wandler auf diese Referenzlinie, dividiert durch die Ausbreitungsgeschwindigkeit der einfallenden Signale im über tragungsmedium, ist gleich der notwendigen zeitlichen Verzögerung für das Empfangssignal des Wandlers. Die maxiale zeitliche Verzögerung bestimmt das für diese Lösung erfor derliche Volumen an Speicherpositionen im Speicher1 so daß das an einem Wandler zuerst abgefragte Empfangssignal am Ende der maximalen zeitlichen Verzögerung, meistens erst nach wiederholtem Abfragen dieses Wandlers, in der letzten Speicherposition des Speichers enthalten ist. In der vorletzten Speicherposition befindet sich gleichzeitig der Momentanwert des Empfangssignals des benachbarten, also zweiten Wandlers in Abfragerichtung, das von diesem zweiten Wandler vor einer Zeit empfangen wurde, die gleich der maximalen zeitlichen Verzögerung abzüglich einer Schrittzeit zwischen-zwei Abfragezeiep**kten zweier benachbarter, in Abfragerichtung liegender Wandler ist. Da sich die Wellenfront aber zwischen den beiden AbfragezeitpuSften, also in der Schrittzeit, die gleich dem Reziprokwert der Taktfrequenz ist, mit ihrer Ausbreitungsgeschwindigkeit in Richtung auf die Referenzlinie fortbewegt hat, ist im allgemeinen der Momentanwert an diesem zweiten Wandler von dem Momentan wert am ersten Wandler zur Zeit der Abfrage des ersten Wandlers und auch von dem Momentanwert am ersten Wandler Zur Zeite der Abfrage des zweiten Wandlers verschieden.
Nach einer Zeit, die ggfl. erst nach wiederholtem Abfragen der Momentanwerte der Empfangssignale am zweiten Wandler abgelaufen ist, erreicht die Wellenfront diesen zweiten Wandler, so daß nun der Momentanwert seines Empfangssignals dem am ersten Wandler zuerst abgefragten Momentanwert gleich ist. Gleiche Momentanwerte sind zu verschiedenen Zeitpunkten einmal an allen Wandlern erschienen. Wenn das erste abgefragte Empfangssignal in die letzte Speicherposition gelangt ist, sind diese gleichen Momentanwerte auch sämtlich in unterschiedlichen Speicherpositionen des Speichers enthalten.
Zum Bilden des Gruppensignals sind Abfragestellen an denjenigen n Speicherpositionen vorgesehen, in denen gleichgroße Momentanwerte von n Wandlern vorliegen, d. h. mit Speicherpositionen, die den notwendigen zeitlichen Verzögerungen bezüglich der Einlesestelle entsprechen; oder anders ausgedrückt: die Abstände zwischen den Abfragestellen entsprechen den Zeiten, die die Wellenfront braucht, den Weg von einem Wandler zum nächstgelegenen Wandler in Ausbreitungsrichtung zurückzulegen. Diese Abfragestellen werden durch die Ausgangsschaltanordnung mit einem Addierwerk verbunden1 in dem das Gruppensignal für diese Gruppencharakteristik gebildet wird. Die Gruppencharakteristik -weist in radiale Richtung und enthält die Empfangssignale von n benachbarten Wandlern4ere-halbe Anzahl 0,5n jeweils beiderseits der Einfallsrichtung der Wellenfront liegen.
Anschließend, nach der Schrittzeit, die gleich dem Reziprokwert der Taktfrequenz ist, befindet sich der zuerst abgefragte Momentanwert des Empfangssignals des dem ersten Wandler in-Abfragerichtung benachbarten zweiten Wandlers in der letzten Speicherposition. Ebenfalls sind alle übrigen abgespeicherten Empfangssignale eine Speicherposition weitergerückt. An allen mit Abfragestellen ausgestatteten Speicherpositionen befinden sich nun die Momentanwerte derjenigen n Wandler, die zum Bilden eines Gruppensignals einer der ersten Gruppencharakteristik benachbarten Gruppencharakteristik herangezogen werden. Diese Gruppencharakteristik weist auch wieder in radiale Richtung und ist gegen die erste um den Winkel zwischen benachbarten Wandlern in Abfragerichtung verschoben.
Nacheinander erscheinen somit am Ausgang des Addierwerks Gruppensignale benachbarter Gruppencharakteristiken synchron mit der Abfrage der Momentanwerte der Empfangssignale der Wandlerv » Die zeitlich aufeinanderfolgende Abfrage der Empfangsignale an jedem der n Wandler erfolgt durch einen Abtaster, der vorzugsweise als sogenannter Multiplexer in integrierter Schaltungstechnik realisiert ist. Der Multiplexer schaltet gemäß einer Programmierung seiner Ansteuerschaltung, die durch die Taktfrequenz gespeist wird, nacheinander seine Eingänge, die mit dem m Wandlern verbunden sind, auf seinen einzigen Ausgang, der mit der Einlesestelle des Speichers verbunden ist. Der Speicher für die Momentanwerte ist beispielsweise ein Magnetband, oder eine aus Vierpolen zusammengeschaltete Kette.
Durch diese Art des Abfragens ist der große Vorteil gegeben, einen Speicher realisiert-zu haben, der für sämtliche Wandler nur eine einzige Einlesestelle aufweist, und der es dennoch gestattet, beliebig verzögerte Empfangssignale aller Wandler aus den entsprechenden Speicherpositionen (durch entsprechend angeordnete Magnettonköpfe oder Vierpolausgänge) auszulesen, ohne sie zu löschen. Nach dem Auslesen ist dann eine Signalaufbereitung der einzelnen verzögerten Empfangssignale, beispielsweise durch Korrelation, möglich. Außerdem wird in vorteilhafter Weise nur ein einziges Addierwerk zum Bilden aller zeitlich aufeinanderfolgenden Gruppensignale für m benachbarte Gruppencharakte ristiken benötigt.
Diese erfindungsgemäße Lösung ist nicht auf Anwendungen einer bestimmten Art von Speichern beschränkt, wie etwa nur analoger oder nur digitaler Speicher. Um die Verwendung eines analogen Speichers mit den damit verbundenen, bekannten Schwierigkeiten, wie Platzbedarf, Fertigungs- und Abstimmprobleme, auszuschließen, wird in einer vorteilhaften Weiterbildung der Erfindung dem Multiplexer ein einziger Binär- Kodierer in Form eines Analog-Digital-Wandlers nachgeschaltet, der mit einem digitalen Speicher verbunden ist. Diese Weiterbildung hat für die Praxis die besonderen Vorteile, bei geringem Platzbedarf mit billigen, standardisierten Bauelementen viele Informationen verarbeiten zu können.
Die einzelnen abgefragten Momentanwerte der Empfangssignale werden nacheinander gemäß der Taktfrequenz, mit der auch der Multiplexer angesteuert wird, digitalisiert. Die Bits je eines umkodierten Momentanwerts erscheinen entweder seriell in der Schrittzeit, die der Zeit zwischen zwei Abfragezeitpunkten gleich ist, an einem einzigen Ausgang des Analog-Digital-Wandlers oder, bei einer anderen Ausführungsform parallel an parallelen Ausgängen eines Analog-Digital-Wandlers, dem ein digitaler Speicher in Form eines Magnetkernspeichers oder von Schieberegistern nachgeschalet ist.
Bei einer seriellen Binärkodierung werden die Bits, die einen Momentanwert darstellen, in der Schrittzeit über die Einlesestelle in den Speicher eingelesen, der aus einer einzigen Kette von hintereinandergeschalteten Schieberegistern besteht. Jedes Schieberegister weist so viele Speicherzellen auf, daß die digitalen Momentanwerte aller Wandlern einem Abfragezyklus in ihm abgespeichert werden; besteht also die Empfangsanlage aus m Wandlern und jeder Momentanwert aus z bit, so besitzt ein Schieberegister m . z Speicherzellen, wobei jeweils z zusammengehörende Speicherzellen jetzt als eine Speicherposition bezeichnet werden und m Speicherpositionen eine Speichereinheit bilden. Nachdem ein Abfragezyklus beendet ist, ist eine Umlaufzeit vergangen, die gleich der m-fachen Schrittzeit ist, und der nächste Abfragezyklus beginnt. Die Menge der hintereinandergeschalteten Schieberegister mit jeweils m Speicherpositionen ist bestimmt durch die maximal benötigte zeitliche Verzögerung für die Empfangssignale zum Bilden eines Gruppensignals.
Die Ausgangsschaltanordnung ist zweckmäßigerweise in der Grundform realisiert durch festvorgegebene Verbindungen der Eingänge eines binären Serienaddierers mit denjenigen Ausgängen des Speichers, die zu Speicherpositionen gehören, die die nötigen zeitlichen Verzögerungen für die einzelnen Empfangssignale an den n Wandlern zum Bilden eines Gruppensignals aufweisen. Das Addie-rwerk in Form eines binären Serienaddierers liefert über einen einzigen Digital-Analog-Wandler die dekodierten, zeitlich aufeinanderfolgenden h GruppensignåIe für einander benachbarte Gruppencarakteristiken.
Bei einer Umkodierung der Momentanwerte zu z parallel anste- henden Bits, die beim heutigen Stand der Schaltungstechnik weniger Zeit als eine Umkodierung in serielle Bits benötigt, werden die parallelen Ausgänge eines Analog-Digital-Wandlers mit parallelen Ketten hintereinandergeschalteter Schieberegister, als dem digitalen Speicher, verbunden. Jedes Schieberegister weist nun m Speicherzellen auf, und parallele Schieberegister bilden eine Speichereinheit mit m Speicherpositionen. Die den zeitlichen Verzögerungen für die Empfangssignale der n Wandler entsprechenden Speicherpositionen sind je mit z Eingängen eines binären Paralleladdierers verbunden, dem ein einziger Dekodierer in Form eines Digital-Analog-Wandlers nachgeschaltet ist. Die Verbindungen zwischen den entsprechenden Speicherpositionen und den Paralleladdierernstellen die Ausgangsschaltanordnung dar.
Am Ausgang des Dekodierers erscheinen wieder nacheinander die Gruppensignale für die benachbarten Gruppencharakterist iken.
Stets ist es in der Schaltungs- und Verdrahtungstechnik von großem Vorteil, Bedarf an Leiterbahnen zu reduzieren.
Speziell bei der Verwendung von Bausteinen der integrierten Schaltungstechnik ist dies anzustreben, da der Platzbedarf der Bausteine nur sehr klein, der Platzbedarf an Leiterbahnen auch bei Verwendung einer Schaltungstechnik mit gedruckter Verdrahtung im Verhältnis dazu groß ist.
In einer Weiterbildung der Erfindung wird der Bedarf an Leiterbahnen zwischen dem Speicher und dem Addierwerk stark reduziert, indem für jedes Gruppensignal zwei Teilsignale gebildet werden. Für jede zu bildende Gruppencharakteristik liegen, insbesondere bei kreisförmiger Anordnung der Wandler, jeweils zwei Wandler der Gruppe aus n Wandlern symmetrisch zur Richtung der Gruppencharakteristik, so daß die Empfangssignale dieser zwei Wandler die gleiche zeitliche Verzögerung benötigen. Addiert man nun die zeitlich richtig verzögerten Empfangssignale jeweils derjenigen Wandler, die als Halbgruppe auf einer Seite von der Richtung der Gruppencharakteristik liegen, so erhält man zwei gleiche Teilsignale des Gruppensignals. Zur Einsparung von Leiterbahnen werden nun die Empfangssignale mit den gleichen zeitlichen Verzögerungen an nur einer Speicherposition abgegriffen, da sie aber von zwei verschiedenen Wandlern stammen und zu zwei verschiedenen Abfragezeiten abgefragt und eingespeichert wurden, sind hinsichtlich der Verarbeitung im Addierwerk besondere Maßnahmen zu treffen.
Zu einem bestimmten Zeitpunkt liegen an den Ausgängen aller Speichereinheiten des Speichers die zu einem einzigen Wandler gehörenden Momentanwerte als Bits vor, die zu den verschiedenen Abfragezeiten von diesem Wandler empfangen werden, wobei zwischen den einzelnen Abfragezeiten jeweils die Um- laufzeit, die gleich der m-fachen Schrittzeit ist, liegt.
Nach der Schrittzeit, die stets zwischen der Abtastung zweier benachbarter Wandler liegt, erscheinen an denselben Ausgängen der Speichereinheiten die zu dem in Abfragerichtung benachbarten Wandler gehörenden Momentanwerte Nach einer Zeit 0,5n dividiert durch die Taktfrequenz, genannt die Halbgruppenzeit, das heißt dann, wenn der Abtaster den letzten Wandler der betrachteten Halbgruppe abgefragt hat, sind die Empfangssignale der 0,5n Wandler zum Bilden eines Teilsignals nacheinander an den Ausgängen aller Speichereinheiten erschienen. Der Abtaster tastet danach Wandler ab, deren Empfangssignale nicht zum Bilden dieses einen Gruppensignals herangezogen werden. Nach einer Zeit (m - n) geteilt durch die Taktfrequenz, also nach der Zeit, die gleich der Umlaufzeit abzüglich der doppelten Halbgruppenzeit ist, gelangt der Abtaster an den ersten Wandler der anderen Halbgruppe aus 0,5n Wandlern zum Bilden des zweiten Teilsignals desselben Gruppensignals Innerhalb der Halbgruppenzeit werden nun auch diese O,5n Wandler abgetastet, und die Momentanwerte ihrer Empfangssignale erscheinen zu den verschiedenen Abfragezeiten an den Ausgängen der Speichereinheiten. Es werden nun nur die Ausgänge derjenigen Speichereinheiten, die den zeitlichen Verzögerungen für die Empfangssignale der jeweils 0,5n Wandler beiderseits der betrachteten Richtung entsprechen, als Ausgänge des Speichers herausgeführt. Die Anzahl der zu beschaltenden Ausgänge oder Abfragestellen des Speichers für ein komplettes Gruppensignal, bestehend aus zeitlich richtig verzögerten Empfangssignalen der n Wandlerlist also auf die Hälfte reduziert.
Zwei unterschiedliche Wege zum Bilden der Teilsignale erweisen sich bei dieser Weiterbildung der Erfindung als besonders vorteilhaft, nämlich eine Summation der einzelnen nacheinander an den Ausgängen entsprechender Speichereinheiten als Ausgänge des Speichers auftretenden digitalisierten Momentanwerte für jedes Teilsignal entweder gleichzeitig nach der Halbgruppenzeit oder innerhalb der Halbgruppenzeit schrittweise von Speichereinheit zu Speichereinheit vorzunehmen.
Für die gleichzeitige Summation werden jeweils die Ausgänge der entsprechenden Speichereinheiten mit weiteren Schieberegistern verbunden, deren Speicherkapazität sich zwischen zwei benachbarten um jeweils eine Speicherzellen-Einheit unterscheiden. Bei einer parallelen Binärkodierung ist eine Speicherzell-en-Einheit indentisch mit einer Speicherzelle und bei einer seriellen Binärkodierung ist eine Speicherzellen-Einheit identisch mit z hintereinandergeschalteten Speicherzellen. Zum Bilden des ersten Teilsignals ist die letzte Speichereinheit über das Schieberegister mit der größten Speicherkapazität und der Eingang des Speichers direkt mit einem Teiladdierer im Addierwerk verbunden. Das Schieberegister mit der größten Speicherkapazität bewahrt das am längsten verzögerte Empfangssignal für die Halbgruppenzeit abzüglich der Schrittzeit auf, weil erst dann das letzte Empfangssignal zum Bilden des ersten Teilsignals am Eingang des Speichers ansteht. Alle übrigen Ausgänge des Speichers sind über die entsprechend jeweils kürzeren Schieberegister ebenfalls mit dem Teiladdierer verbunden1 an dessen Ausgang nach der Halbgruppenzeit das erste Teilsignal erscheint.
Das zweite Teilsignal wird in gleicher Weise gebildet, indem das Schieberegister mit der größten Speicherkapazität nun mit dem Eingang des Speichers und der Ausgang der letzten Speichereinheit direkt mit einem zweiten Teiladdierer für das zweite Teilsignal verbunden ist. Nachdem das erste Teilsignal nach der Halbgruppenzeit am Ausgang des ersten Teiladdierers erschienen ist, werden vom Abtaster Wandler abgetastet, die zum Bilden des ersten Gruppensignals nicht hinzugezogen werden. Nach der Zeit, die bezogen auf den Zeitpunkt des zuerst abgefragten n dlers gleich der Umlaufzeit abzüglich der,, doppelten Halbgruppenzeit ist, erscheint nun das erste1 zum Bilden des zweiten Teilsignals benötigte Empfangssignal am Eingang des Speichers. Dieses Empfangssignal wird im Schieberegister mit der größten Speicherkapazität für die Dauer der Halbgruppenzeit abzüglich der Schrittzeit aufbewahrt, weil erst dann am Ausgang der letzten Speichereinheit des Speichers das Empfangssignal des letzten Wandlers zum Bilden des zweiten Teilsignals mit der entsprechenden größten zeitlichen Verzögerung erscheint. Am Ausgang des zweiten Teiladdierers erscheint das zweite Teilsignal um die Umlaufzeit abzüglich der Halbgruppenzeit später als das erste Teilsignal. Zum Bilden des Gruppensignals wird das erste Teilsignal für diese Zeit in einer weiteren Verzögerungsschaltung gespeichert und dann einem Endaddierer zugeführt, dessen zweiter Eingang direkt mit dem zweiten Teiladdierer für das zweite Teilsignal verbunden ist. Die beiden Teiladdierer und der Endaddierer zusammen bilden das Addierwerk, das ausgangsseitig über einen Binär-Dekodierer in Form eines Digital-Analog-Wandlers die zeitlich aufeinanderfolgenden Gruppensignale aufweist.
Dieses gleichzeitige Aufsummieren eines digitalen Teilsignals hat den Vorteil, daß nur ein einziger Teiladdierer pro Teilsignal benötigt wird, der in der Schrittzeit die Addition parallel vornimmt, Bei der Alternativ-Lösung des schrittweisen Aufaddierens der beiden Teilsignale besteht das Addierer aus zwei Teiladdierern mit (0,5n-1')Schritt-Teiladdierern und dem Endaddierer. Die(O,Sn-l) Schritt-Teiladdierer eines Teiladdierers sind über ein Verzögerungsglied mit einer Verzögerung, die gleich der Schrittzeit ist, aneinandergereiht, indem das Verzögerungsglied jeweils zwischen Ausgang des einen Schritt-Teiladdierers und einem Eingang des nächsten Schritt-Teiladdierers liegt.
Zum Bilden des ersten Teilsignals ist der erste der Schritt-Teiladdierer des ersten Teiladdierers mit seinem einen Eingang über das Verzögerungsglied mit der letzten Speichereinheit und mit seinem anderen Eingang mit der Speichereinheit für die zweitlängste zeitliche Verzögerung verbunden.
Die anderen Schritt-Teiladdierer sind mit ihren freien Eingängen in ihrer Reihenfolge mit den Speichereinheiten für immer kürzere zeitliche Verzöge-runnFdeZer letzte Schritt-Teiladdierer mit dem Eingang des Speichers zusammengeschaltet. Sein Ausgang ist der Ausgang des Teiladdierers für das erste Teilsignal, das in der Verzögerungsschaltung für die Umlaufzeit abzüglich der Halbgruppenzeit gespeichert und anschließend dem Endaddierer zugeführt wird.
Zum Bilden des zweiten Teilsignals ist der erste Schritt-Teiladdierer des zweiten Teiladdierers mit seinem einen Eingang über das Verzögerungsglied mit dem Eingang des Speichers verbunden und mit seinem zweiten Eingang mit dem Ausgang der Speichereinheit für die nächst längere zeitliche Verzögerunge Die nächstfolgenden Schritt-Teiladdierer sind mit ihren noch unbeschalteten Eingängen mit den Ausgängen der gleichen Speichereinheiten für nächst längere zeitliche Verzögerungen, und der letzte Schritt-Teiladdierer mit dem Ausgang der letzten Speichereinheit verbunden. Der Ausgang des letzten Schritt-Teiladdierers ist der Ausgang des zweiten Teiladdierers und liefert das zweite Teilsignal.
Zwischen den einzelnen Schritt-Teiladdierern liegen jeweils Verzögerungsglieder mit der Schrittzeit als Verzögerung, da nach jeder Summierung jeweils erst das nächste zu summierende Empfangssignal des als nächsten abgetasteten Wandlers nach einer Schrittzeit am Ausgang der Speichereinheit erscheint, die der zeitlichen Verzögerung für diesen Wandler entspricht. Dieses am Ausgang der Speichereinheit erscheinende Empfangssignal wird dann zur vorher gebildeten Summe zuaddiert.
Die Alternative des schrittweisen Aufaddierens ermöglicht beim derzeitigen Stand der Schaltungstechnik die Verarbeitung binärer Signale mit einer wesentlich größeren Zahl an Bits in sehr viel kürzeren Zeiten, als das gleichzeitige parallele Aufsummieren, bei dem nicht nur zwei sondern 0,5n Signale gleichzeitig summiert werden. Es kommt auf die aktuelle Aufgabenstellung an, welcher Art der Tei'laddition der Vorzug zu geben ist.
Das Bilden zweier Teilsignale, die einen definierten zeitlichen Abstand zueinander einnehmen, gibt die vorteilhafte Möglichkeit1 den Störabstand, beispielsweise durch Korrelation, zu verbessern, oder andere spezifische, an sich bekannte Signalaufbereitungen anzuschließen, für die es nicht genügt, nur das komplette Gruppensignal am Ausgang der Schaltanordnung zur Verfügung zu haben.
Eine schärfere Bündelung einer Gruppencharakteristik,.kann bekanntlich dadurch erzielt werden, daß die einzelnen Empfangssignale mit Staffelungswerten bewertet werden, wie es z. Bo in dem Buch "Microwave Scanning Antennas", 1964, Academic Press, New York, London, von R.C. Hansen nachzulesen ist.
In der erfindungsgemäßen Vorrichtung werden zu diesem Zweck, in einer weiteren vorteilhaften Variante, die verzögerten Empfangssignale mit Staffelungswerten in einem Hultiplizierwerk multipliziert und danach die Produkte als bewertete, verzögerte Empfangssignale in beschriebener Weise addiert.
Für einen Einsatz der erfindungsgemäßen Vorrichtung in ver- schiedenen Empfangsanlagen, mit unterschiedlicher geometrischer Anordnung der Wandler und somit auch unterschiedlichen nötigen zeitlichen Verzögerungen für die Empfangssignale, die dann anders sind als bei kreisförmiger Anordnung der Wandler, werden in einer Weiterführung der Erfindung die Ausgänge aller Speichereinheiten des Speichers mit einem steuerbaren Wahlschalter als Ausgangsschaltanordnung verbunden.
Mit dem Wahlschalter ist eine Umschaltung der Eingänge des Multiplizierwerks bzw. des Addierwerks auf unterschiedliche Speichereinheiten möglich, entsprechend den nötigen zeitlichen Verzögerungen aufgrund der vorgegebenen geometrischen Anordnung der Wandler. Weil die Staffelungswerte ebenfalls von der geometrischen Anordnung der Wandler abhängig sind, ist es darüberhinaus zweckmäßig, den Wahlschalter mit einem weiteren Umschalter zu koppeln, der zugleich die neu benötigten Staffelungswerte in das Multiplizierwerk eingibt.
Die besonderen Vorteile der erfindungsgemäßen Schalt anordnung liegen darin, daß, aufgrund der zeitlich nacheinander erfolgenden Abtastung der momentanen Empfangssignale der Wandler, nur ein einziger Speicher mit nur einer Einlesestelle benötigt wird, und daß für eine digitale Verarbeitung nur ein einziger Binär-Kodierer zur Anwendung kommt. Bei der digitalen Verarbeitung besteht der Speicher aus gleichlangen Schieberegistern als Speichereinheiten, die beim seriellen Umkodieren sämtlich hintereinandergeschaltet sind. Für ein Umkodieren jedes Empfangssignals in gleichzeitig vorliegendeEparallele Bits wird ein Speicher aus parallelen Ketten von hintereinandergeschalteten, gleichlangen Schieberegistern zum Verzögern benutzt, wobei eine parallele Umkodierung beim heutigen Stand der Schaltungstechnik der Umkodierer in kürzerer Zeit erfolgen kann als eine serielle.
Zum Bilden jedes Gruppensignals wird stets das gleiche Addierwerk benutzt, an dessen Ausgang zeitlich nacheinander die Gruppensignale für benachbarte Gruppencharakteristiken erscheinen. Die zeitliche Folge der Gruppensignale ist außerdem vorteilhaft für eine Schirmbilddarstellung, indem, beispielsweise ein Zeiger auf dem Bildschirm gemäß der Abtast-Taktfrequenz umläuft, dessen Leuchtlänge jeweils der Größe der Gruppensignale gleicht. Radiale Stellungen der Leuchtlängen geben dann Richtung und Intensität einfallender Signale an, wobei in an sich bekannter Weise eine Bezugsrichtung auf dem Bildschirm eingeblendet wird.
Außerdem ist es von Vorteil, daß die einzelnen verzögerten Empfangssignale aus dem Speicher abgreifbar sind, so daß eine Verbesserung des Bündelungsmaßes der Gruppencharakteristik durch Bewertung der einzelnen Empfangssignale mit Staffelungswerten gegeben ist, die der vorgegebenen geometrischen Anordnung der Wandler angepaßt sind; ebenso ist eine Bildung von zeitlich aufeinanderfolgenden Teilsignalen möglich, die durch geschickte Weiterverarbeitung eine Verbesserung des Störabstandes ermöglicht. Derartige Weiterverarbeitungen sind in der analogen Technik in verschiedenen Varianten bekannt.
Die Erfindung ist nachstehend anhand der Zeichnung in Ausführungsbeispielen näher erläutert. Es zeigt: Fig. 1 eine kreisförmige Anordnung einer Vielzahl m von Wandlern, Fig..2 ein Zeitdiagramm für quantisierte zeitliche Verzögerungen in Abhängigkeit von nötigen zeitlichen Verzögerungen bei einer Anordnung der Wandler gemäß Fig. 1, Fig. 3 ein Blockschaltbild der erfindungsgemäßen Schaltanordnung, Fig. 4 eine Ausführung gemäß Fig. 3 bei serieller Umkodierung von abgetasteten Empfangssignalen, Fig. 5 eine Ausführung nach Fig. 4 mit zwei Teiladdierern zum Bilden zweier Teilsignale, Fig. 6 eine Ausführung gemäß Fig. 3 bei paralleler Umkodierung von abgetasteten Empfangssignalen, Fig. 7 eine Variante nach Fig. 5 zum gleichzeitigen. Addieren der Teilsignale, Fig. 8 eine Variante nach Fig. 6 zum schrittweisen Addieren zweier Teilsignale, Fig. 9 eine Weiterbildung des Blockschaltbildes nach Fig. 3 für verschiedene Empfangsanlagen mit unterschiedlich angeordneten Wandlern, Fig. 10 eine Prinzipschaltung zur Approximation eines Zwischenwertes zwischen zwei benachbarten, quantisierten zeitlichen Verzögerungen, Fig. 11 ein Blockschaltbild der erfindungsgemäßen Schaltanordnung gemäß Fig. 3, für sehr hohe Empfangsfrequenzen und Fig. 12 ein Blockschaltbild der erfindungsgemäßen Schaltanordnung gemäß Fig.'3 für eine Anzeige eines Teils von Gruppensignalen als Sektor Fig. 1 zeigt schematisch eine kreisförmige Anordnung einer Vielzahl m von Wandlern Wi(i = 1,...,m), als Empfangsanlage 1; zum Bilden einer Gruppencharakteristik, die in Richtung Ri weist, wird eine Gruppe einander benachbarter Wandler W25 der Anzahl n verwendet, wobei die .:rzahl n kleiner als die Vielzahl m ist. Die Gruppe der n Wandler W2j besteht aus zwei Halbgruppen Gr und Gl, die beiderseits der Richtung Ri liegen und jeweils aus 0,5n Wandlern Wj bestehen.
Zum Bilden einer Gruppencharakteristik, die in Richtung Ri = R1 weist, werden die 0,5n Wandler Wj(j = 1,2,...,0,5n) der Halbgruppe Gr und die 0,5n Wandler Wj(j = (m - 0,5n),...,m) herangezogen. Nachdem diese n Wandler W2j ein einfallendes Signal einer Wellenfront aus der Richtung R1 empfangen haben, werden ihre Empfangssignale für eine weitere Verarbeitung zeitlichen Verzögerungen tj(j = 1,2,...,0,5n) unterworfen. Diese zeitlichen Verzögerungen tj sind einem Lot von jedem der n Wandler W2j auf eine Referenzlinie Rri proportional, die senkrecht zur Richtung Ri liegt und eine Verbindungslinie zwischen den äußeren der Wandler Wj bildet, die für die Richtung R1 gleich den Wandlern W(0,5n) und W(m - 0,5n) sind. Die zeitlichen Verzögerungen tj selbst erhält man dadurch1 daß jedes Lot durch die Ausbreitungsgeschwindigkeit im Ubertragungsmedium dividiert wird.
Zum Bilden einer Gruppencharakteristik in Richtung R2 werden wiederum Empfangssignale von Wandlern W2j benutzt und zwar die der Wandler W2 bis W(O,5n + 1) und dervWandler W(m - 0,5n + 1) bis W(m +1)=W1.
Die Empfangssignale der Wandler W(m - 0,5n + 1) bis W(O,5n + 1) benötigen wegen der kreisförmigen Anordnung der Wandler Wi die gleichen zeitlichen Verzögerungen tj zum Bilden des Gruppensignals für die Gruppencharakteristik in Richtung R2, wie die vorhergenannte Gruppe von n Wandlern Wj, da die Anzahl n der Wandler W2j für jede Gruppe gleich ist und die Gruppencharakteristik in Richtung R2 ebenfalls in radiale Richtung weist. Die Richtung R2 ist gegen die Richtung R1 um einen Winkel 0' in Drehrichtung 3 verschoben , der gleich dem Winkel zwischen zwei benachbarten Wandlern W1, W2 ist.
Bei der erfindungsgemäßen Weiterverarbeitung der Empfangssignale werden die Wandler Wi nacheinander in Drehrichtung 3 immer wieder abgefragt. Eine Taktfrequenz fTakt, die gleich dem Reziprokwert der Zeit zwischen zwei Abfragezeiten zweier benachbarter Wandler Wi/W(i + 1) ist und im Folgenden als Schrittzeit5/ bezeichnet ist, ist wenigstens doppelt so groß wie eine maximal auszuwertende Empfangsfrequenz einfallender Signale multipliziert mit der Vielzahl m der Wandler Wi.
Fig. 2 zeigt ein Zeitdiagramm realisierbarer zeitlicher Vertv zögerungen in Abhängigkeit von nötigen zeitlichen Verzögerungen tjnfür die Empfangssignale an den n kreisförmig angeordneten Wandlern W2j zum Bilden einer Gruppencharakte- ristik, wenn nur quantisierte zeitliche Verzögerungen tv realisierbar sind, die ganzzahlige Vielfache einer zeitlichen Verzögerungseinheit sind. Als diese zeitliche Verzögerungseinheit ist die Schrittzeit< multipliziert mit der Vielzahl m gewählt, die im Folgenden als Umlaufzeit T bezeichnet wird.
Die Umlaufzeit T ist diejenige Zeit, die verstrichen ist, bis alle m Wandler Wi einmal abgetastet worden sind, also bis ein Abfragezyklus beendet ist. Auf einer in dem Zeitdiagramm eingezeichneten Winkelhalbierenden H des Koordinatensystems liegen alle die Punkte, bei denen die notwendigen zeitlichen Verzögerungen tj gleich den realisierbaren zeitlichen Verzögerungen tv sind. Werden zur Realisierung der nötigen zeitlichen Verzögerung aber quantisierte zeitliche Verzögerungseinheiten, nämlich die Umlaufzeit T und Vielfache 2T,3T,...,qT davon benutzt, so ist es nicht immer gegeben, daß eine nötige zeitliche Verzögerung tj auch exakt durch eine quantisierte zeitliche Verzögerung tv realisierbar ist. Einzelheiten dieses Zeit-Diagramms werden im Zusammenhang mit Schaltungsbeschreibungen erläutert.
Fig. 3 zeigt ein Blockschaltbild der erfindungsgemäßen Schaltanordnung. Die Wandler Wi(i = 1,0..,m) sind mit m Eingängen 4ei(i = 1,...,m) einer Eingangsschaltanordnung 4 verbunden.
Diese Eingangsschaltanordnung 4 schaltet nacheinander gemäß der Taktfrequenz fTakt aus einem Taktgeber 5 die Empfangssignale der Wandler Wi an ihren Ausgang 4a, der mit nur-einer Einlesestelle 6e eines Speichers 6 verbunden ist. Der Speicher 6 besteht aus hintereinanderliegenden Speicherpositionen SP.
In die erste Speicherposition SPe werden über die Einlesestelle 6e die an den Wandlern Wi nacheinander abgefragten Empfangssignale in der Reihenfolge der Abfrage der Wandler Wi mit der Taktfrequenz fTakt eingelesen0 Mit jedem neu eingelesenen Empfangssignal, das heißt mit jedem Abtasten des nächsten, benachbarten Wandlers Wt + 1) rücken alle vorher eingespeicherten Empfangssignale im Speicher 6 um eine Speicherposition SP von der Einlesestelle 6e fort und die erste Speicherposition SPe wird frei für das jüngste, abgefragte Empfangssignal. Nachdem alle m Wandler Wi einmal abgefragt wurden, sind m hintereinanderliegende Speicherpositionen SP des Speichers 6 gefüllt. Jeweils m Speicherpositionen SP werden als Speichereinheit SE betrachtet. Die Abtastung der Wandler Wi erfolgt fortlaufend und immer werden Uis nacheinander die zu Abtastzeiten an den Wandlern Wi anliegenden Empfangssignale erneut in den Speicher 6 eingelesen.
Schon eingelesene Empfangssignale werden nicht gelöscht, sondern rücken mit jedem Abtastschritt eine Speicherposition SP weiter von der Einlesestelle 6e fort, Nach q Abfragezyklen ist die letzte Speicherposition SP d@@@ qten Speichereinheit SEq mit dem zu allererst abgefragten Empfangssignal des Wandlers W1 belegt. Die Menge q der Speichereinheiten SEk(k = 1,..
OO.q) wird durch die maximal notwendige zeitliche Verzögerung t" bestimmt und beträgt t1 geteilt durch die Umlaufzeit T, wie in Fig. 2 dargestellt. Das zu allererst abgefragte Empfangssignal am Wandler W1 ist jetzt bezüglich der Einlesestelle 6e um die zeitliche Verzögerung t1 verschoben und befindet sich in der letzten von q zum m Speicherpositionen SP des Speichers 6. Die Empfangssignale aller Wandler Wi der q Abfragezyklen befinden sich in entsprechenden Speicherpositionen SP, die kürzeren zeitlichen Verzögerungen t2, t3,.o.t(0,5n) bezüglich der Einlesestelle 6e entsprechen. Somit sind verschiedenen Speicherpositionen SP q verschiedene zeitliche Verzögerungen für die Empfangssignale zuzuordnen.
Das Empfangssignal des Wandlers W1, das vor einer Zeit tl abgefragt wurde, befindet sich in der letzten Speicherposition SP des Speichers 6. Das zeitlich richtig verzögerte Empfangs signal am Wandler W2 mit einer zeitlichen Verzögerung t2 ist an einer Speicherposition SP zu finden, die vom Ende des Speichers 6 nur (m + 1) Speicherpositionen SP entfernt liegt da für kreisförmige Anordnung der Wandler Wi gemäß Fig. 2 die nötige zeitliche Verzögerung t2 in der vorletzten Speichereinheit SE(q - 1) am besten angenähert ist und das Empfangssignal des Wandlers W2 jetzt an vorletzter Speicherposition SP dieser Speichereinheit SE(q - 1) liegt.
An der Abszissenachse des Zeitdiagramms in Fig. 2 sind die Speichereinheiten SEkfür zeitliche Verzögerungen tv zu entnehmen, wobei jedem der m Wandler Wi eine Speicherposition SP innerhalb der entsprechenden Speichereinheit SEkzuzuordnen ist.
Beispielsweise sind zu einer Abfragezeit in der letzten Speicherposition SP in jeder Speichereinheit SEk die zu verschiedenen Umlaufzeiten T, 2T, 3T,...,qT abgefragten Empfangssignale vom Wandler W1, in der vorletzten Speicherposition SP zu den Zeiten # , T + i', 2T + # ,... abgefragte Empfangssignale vom Wandler W2 und in der ersten Speicherposition SP jeder Speichereinheit SEk zu den Zeiten m <,T T + abgefragte Empfangssignale vom Wandler Wm.
Zum Bilden der Gruppencharakteristik in Richtung R1 liegt gemäß Fig0 2 in der letzten Speichereinheit SEq und' innerhalb dieser in der letzten Speicherposition SP das zeitlich richtig verzögerte Empfangssignal des Wandlers W1, in der vorletzten Speichereinheit SE(q - 1) und innerhalb dieser an der vorletzten Speicherposition SP.das zeitlich richtig verzögerte Empfangssignal für den Wandler W2, in der elften Speichereinheit SE11 von der Einlesestelle 6e aus gezählt und innerhalb dieser Speichereinheit SE11 an der drittletzten Speicherposition SP das zeitlich richtig verzögerte Empfangssignal des Wandlers W3. In gleicher Weise sind die zeitlich richtig verzögerten Empfangssignale der n Wandler WU in den entsprechenden Speichereinheiten SEk zu finden.
Nach der Schrittzeit zu sind alle eingespeicherten Empfangssignale um eine Speicherposition SP weitergerückt Zum Bilden der Gruppencharakteristik in Richtung R2 werden wieder die gleichen zeitlichen Verzögerungen tj benötigt, jetzt für die Wandler W2 bis W(0,5n + 1) und W(m - 0,5n + 1) bis W(m + 1) = W1, also die gleichen Speicherpositionen SP wie zum Bilden des Gruppensignals der Gruppencharakteristik, die in Richtung R1 weist.
Dem Speicher 6 ist eine Ausgangsschaltanordnung 7 nachgeschaltet, die aus dem Speicher 6 die zeitlich richtig ver-Wzj zögerten Empfangssignale der einzelnen n Wandler ausliest und einem Addierwerk 8 zugeführt, Am Ausgang des Addierwerks 8, das die passend verzögerten Empfangssignale addiert, erscheint ein Gruppensignal 9.1 für die Gruppencharakteristik, die in Richtung R1 weist0 Nach der Schrittzeitf erscheint bei unveränderter Ausgangsschaltanordnung 7 das Gruppensignal 9.2 für die Gruppencharakteristik, die in Richtung R2 weist, da im Speicher 6 alle eingespeicherten Empfangssignale eine Speicherposition SP weitergerückt sind und die Eingangsschaltanordnung 4 jetzt ein vom Wandler W2 aufgenommenes Empfangssignal an seinen Ausgang 4a durchschaltet, das über die Einlesestelle 6e in die erste Speicherposition SPe des Speichers 6 eingelesen wird. Während der Umlaufzeit T = m/fTakt-= m .t erscheinen nacheinander Gruppensignale 9i(i = 1,.00,m) für Gruppencharakteristiken, die in Richtung Ri(i = weisen, am Ausgang des Addierwerks 8. Die Ausführung des Speichers 6 ist der gewünschten Verarbeitung der Empfangssignale entsprechend zu wählen. Bei Verarbeitung analoger Signale kann der Speicher 6 z.B0 als ein Magnetschichtspeicher (Platte, Draht oder Band) ausgebildet sein, der sich unter einer raumfesten Einlesestelle 6e gleichförmig-wegbewegt und längs dessen Bewegungsbahn Abnahmestellen die Ausgangsschaltanordnung 7 darstellen.
Die Gruppensignale 9i-können auf einer Kathodenstrahlröhre 11 dargestellt werden, indem gemäß der Drehrichtung 3 nacheinander durch eine Zeitablenkung gemäß der Taktfrequenz fTakt aus dem Taktgeber 5 ein Zeiger umläuft, dessen Leuchtlänge der Größe des jeweiligen Gruppensignals 9i entspricht.
Radiale Stellungen der Leuchtlängen geben dann Richtung und Intensität einfallender Signale an, wobei in an sich bekannter Weise eine Bezugsrichtung auf den Bildschirm der Kathodenstrahlröhre 11 eingeblendet wird.
Fig. 4 zeigt eine Ausführung der erfindungsgemäßen Schaltanordnung nach Fig. 3, bei der die Empfangssignale nicht als analoge Größen verarbeitet werden, sondern nach einem seriellen Binär-Kode in z Bits umkodiert werden. Die serielle Eingangsschaltanordnung 4s besteht aus einem Abtaster 4.1, der vorzugsweise durch einen in integrierter Schaltungstechnik aufgebauten Multiplexer realisiert wird, dem ein Binär-Kodierer in Form eines Analog-Digital-Wandlers 4.2pos nachgeschaltet ist (Digitale Elektronik in der Meßtechnik und Datenverarbeitung, F. Doktor und J. Steinhauer 1971 Band I und II Philips Fachbücher, Deutsche Philips GmbH Hamburg).
Der Abtaster 4.1 wird über eine vorprogrammierte Ansteuerschaltung 4.1.1 derart angesteuert, daß sein Ausgang 4.1a jeweils nach Ablauf der Schrittzeit# nacheinander auf seine Eingänge 4.1.ei(i = 1,.0.,m) geschaltet wird, so daß nach der Umlaufzeit T = m't alle Eingänge 4.10e.i einmal mit dem Ausgang 4.1.a zusammengeschaltet wurden. Die Ansteuerschaltung 4.101 ist mit einem Taktfrequenzgeber 5.1 des Taktgebers 5 verbunden. Der Analog-Digital-Wandler 402.s wandelt während der Schrittzeit # das an dem jeweiligen Wandler Wi abgetastete Empfangssignal in ein serielles Bitwort mit z,Bits um, die am Ausgang 4s.a dieser seriellen Eingangsschaltanordnung 4s nacheinander im Abstand der Schrittzeit,c erscheinen.
Mit einer Speicherfrequenz z @ fTakt werden die z Bits eines Empfangssignals während der Schrittzeit X in einen als Serienspeicher 6s aufgebauten Speicher 6, über die Einlesestelle 6e eingespeichert, wobei die Speicherfrequenz z fTakt in einem Speicherfrequenzgeber 5.2 des Taktgebers 5 synchron zu der Taktfrequenz fTakt erzeugt wird Der Serienspeicher 6.s enthält wieder q Speichereinheiten SEk(k = 1,...,q). Jede Speichereinheit SEk weist ihrerseits m Speicherpositionen SP auf, wobei jede Speicherposition SP aus z Speicherzellen besteht. Innerhalb der Umlaufzeit T hat ein Empfangssignal eines Wandlers Wi eine Speichereinheit SEk durchlaufen.
An die Speicherpositionen SP der Speichereinheiten SEk,die den nötigen zeitlichen Verzögerungen tj(j = 1,...0,5n) (vergleiche Fig. 2) entsprechen, werden Eingänge eines binären Serienaddierers 8.s, als Addierwerk 8, angeschlossen, dem ausgangsseitig ein seriell arbeitender DigitaSAnalog-Wandler 10.s (siehe "Elektronik Informationen", Heft Nr. 3, Seite 26, erschienen im März 1961) nachgeschaltet ist0 Verbindungen 7W2j(2j = 1,...,n) stellen die Ausgangsschaltanordnung 7 dar, wie sie im Blockschaltbild gemäß Fig. 3 symbolisch gezeigt ist. Am Ausgang des seriell arbeitenden Digital-Analog-Wandlers 10.s erscheinen die Gruppensignale 9i(i = 1,..0,m) nacheinander im Rhythmus der Taktfrequenz fTakt.
Mit dieser erfindungsgemäßen Schalt anordnung lassen sich auch in einfacher Weise zwei Teilsignale 9Gr, 9Gl eines Gruppensignals 9i vorteilhafterweise herstellen.
In Fig. 1 ist gezeigt, daß die Halbgruppe Gr mit 0,5n Wandlern Wj und die Halbgruppe Gl mit 0,5n Wandlern Wj jeweils symmetrisch zur Richtung Ri liegen. Verzögert man dieeinzelnen Empfangssignale, die zu einer Wellenfront einfallender Signale gehören, gemäß den angegebenen zeitlichen Verzögerungen tj, so erhält man zwei Teilsigna-le 9Gr, 9Gl, die dann gleich groß sind, wenn einfallende Signale gerade aus der Richtnng Ri auf die Empfangsanlage 1 gelangen. Die Summe der beiden Teilsignale 9Gr, 9Gl ist das Gruppensignal 9i.
Fig. 5 zeigt eine Ausführung der erfindungsgeäßen Schaltanordnung zum Bilden der beiden Teilsignale 9Gr, 9Gl unter Verwendung der seriellen Eingangsschaltanordnung 4s und dem nachgeschalteten Serienspeicher 6.s gemäß Fig. 4. Das Addierwerk 8 besteht nun aus zwei Teiladdierern 8.s.1, 8.s.2, denen ein Endaddierer 8ES zum Bilden des Gruppensignals 9i aus den beiden Teilsignalen 9Gr, 9Gl nachgeschaltet ist.
Dem binären Teiladdierer 8.s.1 werden die zeitlich richtig verzögerten Empfangssignale über Verbindungen 7Wj(j = 1,...,0,5n) und dem Teiladdierer 8.s.2 über Verbindungen 7Wj(j = ...,m) zugeführt. Ein Ausgangssignal des binären Teiladdierers 8.s.1 ist das Teilsignal 9Gr, das aus den zeitlich richtig verzögerten Empfangssignalen der Halbgruppe Gr von 0,5n Wandlern Wj gebildet ist, die von der Richtung Ri der Gruppencharakteristik in Drehrichtung 3 liegen, während ein Ausgangssignal des Teiladdierers 8.s.2 das Teilsignal 9Gl derjenigen Empfangssignale ist, die von der Richtung Ri der Gruppencha-Oa5n rakteristik entgegen der Drehrichtung 3 liegenden Wandler Wj empfangen wurden.
Eine Ausführung der erfindungsgemäßen Schaltanordnung mit einer Umkodierung der einzelnen Empfangssignale gemäß einem Binärkode-in z parallel vorliegende Bits zeigt Fig. 6 Die parallele Eingangsschaltanordnung 4p besteht hier wieder aus dem Multiplexer 4.-1, der über die Ansteuerschaltung 4.1.1 angesteuert wird, die ihrerseits mit dem Taktfrequenzgeber 5.1 des Taktgebers 5 verbunden ist. Der einzige Ausgang 4.1.a des Multiplexers 4.1 ist mit einem parallel arbeitenden Analog-Digital-Wandler 4.3 verbunden, der z Ausgänge 4.a,1,.
...,4.a.z gemäß der Zahl z paralleler Bits aufweist. Die z Ausgänge 4.a.1,...,4.aoz sind über einen z-Bit-Paralleleingang als Einlesestelle 6e mit einem Parallelspeicher 6p verbunden1 als wieder einzigem Speicher 6 bezüglich der Vielzahl m von abzufragenden Wandlern Wi der Empfangsanlage 1.
Der Parallelspeicher 6.p besteht aus q Speichereinheiten SEk (k = 1,...,q), wobei jede Speichereinheit SEk aus z parallelen Schieberegistern besteht und je q Schieberegister hin-tereinandergeschaltet und mit ihren Takteingängen (nicht gezeichnet) mit dem Taktfrequenzgeber 5.1 des Taktgebers 5 verbunden sind. Je eine Speicherposition SP besteht aus z parallelen Speicherzellen in einer der Speichereinheiten SEk.
Die nötigen zeitlichen Verzögerungen tj.werden wieder in denjenigen Speichereinheiten SEk angenähert abgegriffen, die sich für eine kreisförmige Anordnung der-Wandler Wi aus Fig. 2 ergeben. Die den n Wandlern W2j zum Bilden einer Gruppencharakteristik zugeordneten Speicherpositionen SP in den Speichereinheiten SEk werden über n Verbindungen 7W2j (7W1,...,7W(m-0,5n),...7Wm) als Ausgangsschaltanordnung 7 einem binären-Paralleladdierer 8.p als Addierwerk 8 zugeführt.
Eine nötige Ausgangsbitzahl des binären Paralleladdierers 8.p bestimmt sich aus der Anzahl n der für ein Gruppensignal 9i in Betracht gezogenen Wandler W2j und aus der Zahl z der Bits der umkodierten Empfangssignale. Dem binären Paralleladdierer 8.p ist ein Digital-Analog-Wandler 10.p nachgeschaltet, der an seinem Ausgang nacheinander die Gruppensignale 9i liefert.
Um die Verbindungen 7W2j zu reduzieren, kann vorteilhaft eine Variante der Schaltanordnung gemäß Fig0 5 verwendet werden, die in Fig. 7 dargestellt ist. Bei der seriellen Umkodierung der Empfangs signale in z serielle Bits besteht der Serienspeicher 6.s aus q hintereinandergeschalteten Speichereinheiten SEk, wobei jede Speichereinheit SEk jeweils m Speicherpositionen SP und jede Speicherposition SP jeweils z Speicherzellen aufweist. Jede Speichereinheit SEk besitzt, im Gegensatz zu den vorher beschriebenen Ausführungen, nur einen einzigen Ausgang an ihrem Ende, also an ihrer letzten Speicherzelle. Der Ausgang der letzten Speichereinheit SEq entspricht der zeitlichen Verzögerung t1, das heißt, wenn ein schrittweise durch den Serienspeicher 6s geschobenes Empfangssignal diesen Ausgang erreicht, ist seit dem Passieren der Einlesestelle 6e gerade die Zeit t1 verstrichen, Der Ausgang an der vorletzten Speichereinheit SE(q - 1) entspricht der zeitlichen Verzögerung t2 bezüglich der Ein- lesestelle 6e (vergleiche Fig. 2) und so folgend, wobei der Eingang der ersten Speichereinheit SEI der zeitlichen Verzögerung t(0,5n) entspricht, wie es in Fig. 2 dargestellt ist. Es werden bei der Schaltanordnung gemäß Fig. 7 also nicht mehr die verzögerten Empfangssignale aus Speicherpositionen SP innerhalb jeweils einer Speichereinheit SEk abgegriffen, sondern jeweils am Ausgang einer Speichereinheit SEk, Somit ist der Aufwand für die Ausgangsschaltanordnung 7 von n Verbindungen 7W2j auf die Hälfte, nämlich auf 0,5n Verbindungen 7Wj, verringert.
Hat die serielle Eingangsschaltanordnung 4s nach je einem Abfragezyklus das Empfangssignal am Wandler W1 erneut durchgeschaltet, so steht in diesem Moment an jedem Ausgang jeder Speichereinheit SEk ebenfalls das Empfangssignal des Wandlers W1 jedoch von Abfragezeit#####en vorhergehender Abfragezyklen, wobei am Ausgang der letzten Speichereinheit SEq das Empfangssign des Wandlers W1 ansteht, das vor der Zeit t1 vom Wandler W1 empfangen wurde. Nach der Schrittzeit < steht dann am Ausgang der vorletzten Speichereinheit SE(q - 1) das Empfangssignal des Wandlers W2, das vor der Zeit t2 empfangen wurde. Wiederum nach der Schrittzeit# ist am Ausgang der Speichereinheit SE11 als beste Annäherung der nötigen zeitlichen Verzögerung t3 (vergleiche Fig. 2) dasjenige Empfangssignal des Wandlers WS abzunehmen, das vor etwa einer Zeit t3 vom Wandler W3 empfangen wurde, und so folgend sind die Empfangssignale aller Wandler Wj an den den zeitlichen Verzögerungen tv entsprechenden Speichereinheiten SEk abzunehmen.
Jeweils die Schrittzeit # liegt zwischen den einzelnen, zeitlich richtig verzögerten Empfangssignalen, die zu einem Teilsignal 9Gr bzw. 9Gl aufzusummieren sind. Um eine gleichzeitige Addition der einzelnenlnacheinander eintreffendenl richtig verzögerten Empfangssignale der Wandler Wj, zum Beispiel der Halbgruppe Gr durchzuführen, werden an die Ausgänge der Speichereinheiten SEk, für das angegebene Beispiel an die Speichereinheiten SE6, SE11, SE(q - 1), SEq, und an die Einlesestelle 6e des Serienspeichers 6s Schieberegister 12.j (j = 1,...,0,5n) geschaltet, deren Speicherzeiten sich gerade -um die Schrittzeit r unterscheiden. Das Schieberegister 12(0,5n) mit der größten Speicherzeit ist mit der letzten Speichereinheit SEq verbunden und speichert das Empfangssignal mit der zeitlichen Verzögerung t1 solange, bis der letzte der Wandler Wj der ersten fialbgruppe Gr abgetastet wird und sein Empfangssignal an der Einlesestelle 6e des Serienspeichers 6s erscheint. Die größte Speicherzeit ist somit gleich der Halbgruppenzeit 0,5@.# abzüglich der Schrittzeit, nämlich (0,5n - 1) C Diese größte Speicherzeit wird im längsten Schieberegister 12(0,5n) durch (0,5n - 1) Speicherzellen Einheiten Ed(d = 1,2,0..,(0,5n - 1)) und eine Schiebefrequenz realisiert0 Bei serieller Umkodierung enthält jede Speicherzellen-Einheit Ed des Schieberegisters 12,(0,5n) z Speicherzellen und die Schiebefrequenz ist gleich der Speichertaktfrequenz z fTakt.
Das Schieberegister 12.(0,5n - 1) ist mit der vorletzten Speichereinheit SE(q - 1) verbunden und besteht aus (0,5n - 2) Speicherzell-en-Einheiten E1, E2,...,E(0,5n - 2).
Sein benachbartes Schieberegister 12.3 weist für unser angegebenes Beispiel lediglich zwei Speicherzell-en-Einheiten EI, E(0,5n - 3) auf und das Schieberegister 12.2, zum Bilden des ersten Teilsignals 9Gr, nur eine Einheit EI. Die Ausgängè der Schieberegister 12.2, 12.3, 12.0,5n und die dem Einlesestelle 6e sind mit Serien-Teiladdierer 8.s.1 verbunden. Nach der Halbgruppenzeit 0,5n# abzüglich der Schrittzeit , nämlich nach der Zeit (0,5n - 1) # , erscheinen nämlich an den Schieberegistern 12j gleichzeitig die zeitlich richtig verzögerten Empfangssignale der 0,5n Wandler Wj der Halbgruppe Gr zum Bilden des ersten Teilsignals 9Gr im Serien-Teiladdierer 8.s.1 Nachdem der Wandler W(0,5n) abgetastet worden ist, erscheint nun nach der Umlaufzeit T abzüglich der Halbgruppenzeit 0,5n T~ das momentane Empfangssignal des Wandlers W(m --0,5n) am Aus- 4.5,a gang/der Eingangsschaltanordnung 4s, das als erstes Empfangssignal der zweiten Halbgruppe Gl der Wandler Wj(j = (m - 0,5n), O..,m) zum Bilden des zweiten Teilsignals 9Gl gehört, Zu dieser Abtastzeit liegen an allen Ausgängen der Speichereinheiten SEk jeweils die Empfangssignale dieses Wandlers W(m-0,5n) von den verschiedenen Abtastzeiten vorangegangener Abfrage zyklen an, Zum Bilden des zweiten TeilsignalsgGl wird das an der Einlesestelle. 6e des Serienspeichers 6s anstehende Empfangssignal benötigt. Da nun aber erst nach der Halbgruppenzeit 0,5n .# abzüglich der Schrittzeit# der Wandler Wm in der Abtastfolge erreicht wird, muß dieses Empfangssignal für die Halbgruppenzeit 0,5n# abzüglich der Schrittzeit in dem Schieberegister 12.1 aufbewahrt werden. Das Schieberegister 12.1 besteht deshalb'ebenfalls aus (0,5n - 1) SpeicherzellenEinheiten Ed wie das Schieberegister 12.(0,5n), das für das Bilden des ersten Teilsignals 9Gr das Empfangssignal des Wandlers W1 am Ausgang der letzten Speichereinheit SEq für die gleiche Zeit aufbewahrte. Nach der Schrittzeit# erscheint an der Einlesestelle 6e des Serienspeichers 6.s das momentan abgefragte Empfangssignal des Wandlers W(m - 0,5n + 1) und ebenso Empfangssignale dieses Wandvorangegangenen Abfragezylken lers W(n - 0,5n + 1) aus / an den Ausgängen aller Speichereinheiten SEk. Am Ausgang der Speichereinheiten SE6 wird dieses Empfangssignal abgegriffen, da es zum Bilden des zweiten Teilsignals 9Gl die zeitliche Verzögerung t4 (vergleiche Fig. 2) benötigt, und für eine Zeit, die gleich der Halbgruppenzeit 0,5n# abzüglich der doppelten Schrittzeitz ist, im Schieberegister 12.2 gespeichert. Um Aufwand an Schaltmitteln einzusparen, wird zum Erreichen dieser nun am Ausgang der Speichereinheit SE6 erforderlichen Speicherzeit (0,5n - 2)# das hier schon vorliegende Schieberegitter 12.2 mit nur einer Speicherzellen-Einheit El nun derart verlängert, daß es insgesamt (0,5n - 2) Speicherzellen-Einheiten Ed (d = 1,2,...,(0,5n - 2)) enthält und damit die Speicherzeit (0,5n - 2) t bewirkt.
Wiederum nach der Schrittzeiti' erscheint am Ausgang der Speichereinheit SE11 das Empfangssignal des Wandlers W(m - 2), das für eine Speicherzeit, die gleich der Halbgruppenzeit abzüglich der dreifachen Schrittzeitt ist, im Schieberegister 12.3 aufbewahrt wird. Bei dieser vorteilhaften Variante der erfindungsgemäßen Schaltanordnung ist für das Aufbewahren dieses Empfangssignals zum gleichzeitigen Addieren der zeitlich richtig verzögerten Empfangssignale der 0,5n Wandler Wj der zweiten Halbgruppe Gl kein zusätzlicher Schaltaufwand erforderlich, da das Schieberegister 12.3 schon die nötige Anzahl von Speicherzellen-Einheiten Ed (d = 1,...,(0,5n - 3)) aufweist. Das für das zweite Teilsignal 9 Gl hinter der Speichereinheit SE(q - 1) abzugreifende Empfangssignale des Wandlers W(m - 1) braucht für die Addition nur um eine Speicherzellen-Einheit El verzögert zu werden und kann deshalb aus dem schon vorliegenden Schieberegister 12.(0,5n - 1) hinter dessen ersten Speicherzellen-Einheit El abgegriffen werden. Wiederum nach der Schrittzeitz erscheint dann am Ausgang der letzten Speichereinheit SEq das Empfangssignal des Wandlers Wm mit der zeitlichen Verzögerung t1, welches als letztes zum Bilden des zweiten Teilsignals 9Gl für das Gruppensignal 9i der Gruppencharakteristik, die in Richtung Ri weist, benötigt wird. Es wird also der Ausgang der letzten Speichereinheit SEq direkt mit Serieneinem Teiladdierer 8.s.2 verbunden, der das zweite Teilsignal 9Gl bildet.
Nachdem das erste Teilsignal 9Gr gebildet wurde, vergeht eine Zeit, die gleich der Umlaufzeit T abzüglich der Halbgruppenzeit 0,5n < ist, bis das zweite Teilsignal 9Gl für das gleiche Gruppensignal 9i am Ausgang des zweiten Teiladdierers 8.s.2 erscheint.
Das erste Teilsignal 9Gr wird deshalb für die Umlaufzeit T abzüglich der Halbgruppenzeit 0,5n $ in einer Verzögerungsschaltung 13 aufbewahrt und danach zu dem zweiten Teilsignal 9Gl in dem Endaddierer 8ES addiert. Dem Endaddierer 8ES ist ein Digital-Analog-Wandler 10.s nachgeschaltet, an dessen Ausgang das Gruppensignal 9i als Summe der beiden Teil- signale 9Gr und 9Gl erscheint. Jeweils im Abstand der Schrittzeitt erscheinen die Gruppensignale 901, 9.2,...,9.m der.
einander benachbarten Gruppencharakteristiken in Drehrichtung 3.
Der Vorteil dieser in Fig. 7 aufgezeigten Varianten liegt darin, daß nur immer am Ende von Speichereinheiten SEk des Serienspeichers 6s die einzelnen richtig verzögerten Empfangssignale einer Halbgruppe Gr bzw. Gl von 0,5n Wandlern Wj abgegriffen werden, so daß im Serienspeicher 6s gleichlange Schieberegister mit nur einem einzigen Ausgang an ihrer letzten Speicherzelle benutzt werden, die billig und räumlich sehr klein sind Bei einer Umkodierung der Empfangssignale in z parallele Bits entsprechend der Darstellung in Fig. 6 wird die Schaltanordnung gemäß Fig. 7 nur insofern geändert, daß die parallele Eingangsschaltanordnung 4p mit nachgeschaltetem Parallelspeicher 6.p vorgesehen ist und die Schieberegister 12j gerade z mal parallel angeordnet sind, wobei eine Speicherzellen-Einheit E lediglich aus einer Speicherzelle besteht. Die Schieberegister 12werden wie der Parallelspeicher 6p mit der Taktfrequenz fTakt des Taktfrequenzgebers 5.1 beaufschlagt. Die Serienzaddierer 8.s.1 und gs.2 -@eil sind durch je einen binären ParallelAaddierer zu ersetzen9 und die Verzögerungsschaltung 13 wird in diesem Fall durch z parallele Schieberegister realisiert, die sämtlich die Speicherzellenzahl (m - 0,5n) aufweisen. Wegen dieser offensichtlichen Äquivalenz ist der Inhalt der Fig. 7 nicht noch einmal für den Fall der Umkodierung in z paralele Bits dargestellt.
Fig. 8 zeigt eine Weiterbildung der Erfindung zum Bilden zweier Teilsignale 9Gr, 9Gl und des Gruppensignals 9i durch schrittweises Aufaddieren der verzögerten Empfangssignale im modifizierten Addierwerk 8 für den Fall der Umkodierung der Empfangssignale in z parallele Bits. Das Addierwerk 8 besteht hier aus jeweils (0,5n - 1) Schritt-Teiladdierern 8.3.d; d ~ 1,...,(0,5n - 1); 8.4.d;d = 1,...,(0,5n - 1) für jedes Teilsignal 9Gr, 9Gl und einem parallelen Endaddierer 8EP. Die letzte Speichereinheit SEq des binären Parallelspeichers 6.p ist über ein Verzögerungsglied 14 mit einer Verzögerungszeit, die der Schrittzeitt gleich ist, mit einem Eingang 8.3.1.e.1 eines Schritt-Teiladdierers 8.3.1 verbunden1 der mit seinem anderen Eingang 8030f.e.2 mit den Ausgängen der Speichereinheit SEk für die zweitlängste zeitliche Verzögerung verbunden ist, also im genannten Beispiel mit der vorletzten Speichereinheit 3E(q - 1) für die zeitliche Verzögerung t2.
Das Verzögerungsglied 14 wird deshalb vorgesehen, damit das erst nach der Schrittzeit < an der vorletzten Speichereinheit SE(q - 1) auftretende Empfangssignal des dem Wand- ler Wi benachbarten Wandlers W(i + 1) mit der zeitlichen Verzögerung t2 zeitrichtig mit dem Empfangssignal des vorherigen Wandlers Wi addiert werden kann. Die Ausgänge des Schritt-Teiladdierers 8.3.1 sind über ein gleiches Verzögerungsglied 14 mit Eingängen 8.3.2.e.1 eines gleich aufgebauten Schritt-Teiladdierers 8.3.2 verbunden, dessen zweite Eingänge 8.3.2.e.2 mit den Ausgängen der Speichereinheit SE11 verbunden sind, die das zeitrichtig verzögerte Empfangssignal des nächst benachbarten Wandlers W(i + 2) liefert. Die folgenden Schritt-Teiladdierer 8.3.3 bis 8.3.(0,5n - 1) sind in gleicher Weise verdrahtet, wodurch eine schrittweise, zeitrichtige Addition der nacheinander abgefragten Empfangssignale eines Teilsignals 9Gr erreicht wird. Am Ausgang des Schritt-Teiladdierers 8.3.(0,5n - 1) erscheinen die Teilsignale 9Gr.i. für die Halbgruppe Gr von Wandlern Wj, die in Drehrichtung 3 zur Richtung Ri der Gruppencharakteristik liegen.
Nach der Umlaufzeit T abzüglich der doppelten Halbgruppenzeit n t seit dem Beginn des Bildens des ersten Teilsignals 9Gr erscheint an der Einlesestelle 6e -des Parallelspeichers 6.p das zeitrichtig verzögerte Empfangssignal des zur Referenzlinie Rri am nächsten liegenden Wandlers Wj, für die Referenzlinie Rr1 ist es der Wandler W(m - 0,5n), wie es in Fig. 1 dargestellt ist. Dieses Empfangssignal wird über ein Verzögerungsglied 14, einem Schritt-Teilad- dierer 8.4.1 zugeführt, dessen zweite Eingänge 8.4.1.e.2 mit der Speichereinheit SEk verbunden ist, die der nächst größeren zeitlichen Verzögerung tj entspricht, im genannten Beispiel ist es die Speichereinheit SE6 für t4 gemäß Fig. 2o Wiederum nach der SchrittzeitY erscheint am nächsten Ausgang des Parallelspeichers 6.p, nämlich an der Speichereinheit SEil, das zeitlich richtig verzögerte Empfangssignal des nächst benachbarten Wandlers W(m - 3) in Drehrichtung 3, das zu dem Ergebnis der vorherigen Addition in einem Schritt-Teiladdierer 8o4.2 addiert wird. Uber ein weiteres Verzögerungsglied 14 ist dieser Schritt-Teiladdierer 8.4.2 mit einem weiteren Schritt-Teiladdierer 8.4.3 verbunden, der seinerseits mit dem nächst benachbarten Ausgang (SE(q - 1)) des Parallelspeichers 6.p verbunden ist. Der letzte Schritt-Teiladdierer 8.4(0,5n - 1) ist mit den Ausgängen der letzten Speichereinheit SEq des Parallelspeichers 6.p verbunden und liefert ausgangsseitig die Teilsignale 9Gl.i für die Halbgruppe Gl von Wandlern Wj, die zur Richtung Ri der Gruppencharakterietik entgegen der Drehrichtung 3 liegen.
Zwischen der Bildung des ersten Teilsignals 9Gr und des des Grup ensignals 9i zweiten Teilsignals 9GlJvergeEt jeweils die Umlaufzeit T abzüglich der Halbgruppenzeit o,5n<C , deshalb wird das erste Teilsignal 9Gr über Schieberegister als Ver'zögerungsschaltung 13 verzögert, deren Speicherzellenzahl (m - 0,5n) ist0 Die Schieberegister der Verzögerungsschaltung 13 und die Verzögerungsglieder 14, beispielsweise realisiert durch Speicher-Flip-Flops, sind sämtlich mit dem Taktfrequenzgeber 5.1 für die Taktfrequenz fTakt verbunden1 damit alle verzögerungsbestimmenden Schaltelemente synchron betrieben werden, was hier jedoch der Übersicht halber nicht dargestellt worden ist.
Dem Endaddierer 8EP ist ein Digital-Analog-Wandler 10.p nachgeschaltet, an dessen Ausgang die Gruppensignale 9i nacheinander im Zeitabstand der Schrittzeit< erscheinen.
Fig. 9 zeigt eine Weiterführung der erfindungsgemäßen Schaltanordnung nach Fig. 3 für verschiedene Empfangsanlagen mit unterschiedlich angeordneten Wandlern Wi. Während Fig. 2 die realisierbaren zeitlichen Verzögerungen tv in Abhängigkeit von den notwendigen zeitlichen Verzögerungen tj für eine kreisförmige Anordnung von m Wandlern Wi darstellte, gemäß denen in Fig. 4 bis Fig. 8 jeweils feste Verbindungen 7W2 als Ausgangsschaltanordnung 7 vorgesehen waren, wird mit der Schaltanordnung gemäß Fig. 9 das Problem einer Anpassung an die zu unterschiedlichen Anordnungen der Wandler Wi u gehörenden, zeitlichen Verzögerngen tj gelöst, dadurch, daß die Ausgänge nicht nur bestimmter, sondern jetzt aller Speichereinheiten SEk(k = 1,...,q) des Speichers 6 heraus- geführt sind und jeweils mit Eingängen von maximal n Wahlschaltern 15.25(2j s 1,2,..,n) als Ausgangsschaltanordnung 7 verbunden sind. Es werden maximal n Wahlschalter 15011...,15n verwendet, wenn wieder n Wandler W2j zum Bilden einer Gruppencharakteristik herangezogen werden sollen, wobei jeder Wahlschalter 15.2j der Wahlschalter 15.1,...,15n so viele Eingänge aufweist, wie der Speicher 6 Speichereinheiten SEk hat. Durch einen Umschalter 16 sind die Wahlschalter 15.2j ansteuerbar, derart, daß nur jeweils ein einziger Eingang jedes Wahlschalters 15.2j auf seinen einzigen Ausgang geschaltet ist. Gemäß der geometrischen Anordnung der Wandler Wi einer im Moment verwendeten Empfangsanlage ist der Ausgang des Wahlschalters 15.1 über einen seiner Eingänge mit derjenigen Speichereinheit SEk verbunden, die der längsten nötigen zeitlichen Verzögerung entspricht, der Ausgang des Wahlschalters 15.2 ist über einen seiner Eingänge mit derjenigen Speichereinheit SEk verbunden, die der zweitlängsten tj nötigen zeitlichen Verzögerung entspricht. Alle übrigen Wahlschalter 15.2j sind entsprechend durch den Umschalter 16 eingestellt, wobei der Umschalter 16 für in Frage kommende Geometrien von Empfangsanlagen vorprogrammiert ist.
Es ist bekannt, das Bündelungsmäß von Gruppencharakteristiken durch Amplitudenbewertung der Empfangssignale zu beeinflussen, indem der Geometrie der Anordnung der Wandler Wi ange- paßte Staffelungswerte mit den zeitlich verzögerten Empfangssignalen multipliziert werden. Auch bei dieser erfindungsgemäßen Schaltanordnung läßt sich diese Bewertung vorteilhaft realisieren, indem im Zuge der Ausgangsschaltanordnung 7 die zeitlich richtig verzögerten Empfangssignale an den A'usgängen der Wahlschalter 15.2j mit individuellen Staffelungswerten multipliziert werden. Beim Umschalten der zeitlichen Verzögerungen ti für unterschiedliche geometrische Anordnungen von Wandlern Wi müssen dann auch die Staffelungswerte geändert werden. Jeder Ausgang der Wahlschalter 15.2j wird dazu gemäß Fig. 9 mit Multiplizierwerken 17.2j(2j = verbunden, deren zweite Eingänge mit einem Staffelwertgeber 18 für unterschiedliche, gemäß der geometrischen Anordnung der Wandler vorgegebene Staffelungswerte zusammengeschaltet sind.
Die Ausgänge der einzelnen Multiplizierwerke 1702j entsprechen den Ausgängen der Ausgangsschaltanordnung 7 nach Fig. 4 bis Fig. 8, wobei der Ausgang des Multiplizierwerks 17.1 die Verbindung 7W1, der Ausgang des Multiplizierwerks 17.2 die Verbindung 7W2 usw. darstellen, usw. Zum Bilden zweier Teilsignale 9Gr, 9gel, ie in Fig. 7 oder Fig. 8 dargestellt, werden nur 0,5n Wahlschalter 15.j(j = 1,...0,5n) und Multiplizierwerke 17,j(j = 1,...,0,5n) benötigt, deren Ausgänge dann den Verbindungen 7W1/7Wm und 7W2/7W(m - 1),...,7W0,5n/7Wm entsprechen. Der Umschalter 16 ist mit dem Staffelwertgeber 18 verbunden und bewirkt ein Umschalten der Staffelungswerte im Staffelwertgeber gemäß vorgegebenem Programm.
Aus obengenannten verdrahtungstechnischen Gründen kann es sinnvoll sein, möglichst wenige Ausgänge des Speichers 6 vorzusehen, wodurch jedoch die Quantisierung der zeitlichen Verzögerungseinheiten entsprechend grob wird. Zur Verbesserung der Annäherung an nötige zeitliche Verzögerungen tj, zum Beispiel gemäß Fig. 2, kann in einer Weiterbildung dieser Erfindung eine Approximationsschaltung vorgesehen werden. Fig. 10 zeigt eine solche Approximationsschaltung, die zur Approximation einer gewünschten zeitlichen Verzögerung tj = t + x t dient. Die Zeit x . liegt innerhalb einer zeitlichen quantisierten Verzögerungseinheit, nämlich der Umlaufzeit T = m .# , die durch-Eingang und Ausgang einer Speichereinheit SEk gegeben ist. Der Eingang der Speichereinheit SEk weist ein Empfangssignal mit einer zeitlichen Verzögerung t auf, die kürzer als die gewünschte ist.
Der Ausgang der Speichereinheit SEk weist ein um die Umlaufzeit T = m1 dagegen verschobenes Empfangssignal auf 1 dessen zeitliche Verzögerung t + mt länger als die gewünschte ist.
Die gewünschte zeitliche Verzögerung tj = t + x . t liegt zwischen Eingang-und Ausgang der Speichereinheit SEk. Nur Eingang und Ausgang der Speichereinheit SEk sind zugänglich und werden jeweils mit einem Multiplizierer 19.1 und 19.2 verbunden.
Ist die Speichereinheit SEk Teil eines Analogwert-Speichers 6, so wird dem Multiplizierer 19.1 als Multiplikant eine analoge Größe (m - x)/m zugeführt, wobei die Größe bestimmt ist durch die längere zeitliche Verzögerung (t + mT) abzüglich der gewünschten zeitlichen Verzögerung tj = t + x.t'bezogen auf die Umlaufzeit T = m .#. Dem Multiplizierer 19.2 wird eine analoge Größe (x/m) zugeführt, die gleich ist der gewünschten zeitlichen Verzögerung tj = t + x.#abzüglich der kürzeren zeitlichen Verzögerung t bezogen auf die Umlaufzeit T = m . 1 . Bei Verwendung eines digitalen Speichers 6, der mit in z serielle Bits kodierten Empfangssignalen gespeist wird, arbeiten die Multiplizierer 19.1 und 19.2 seriell binär, wobei ihre Multiplikanten seriell als binäre Größe eingespeist werden. Bei Verwendung parallel binärkodierter Empfangssignale sind die Multiplizierer 19.1 und 19.2 sowie ihre Multiplikanten entsprechend aufgebaut.
Die Multiplizierer.19.1 und 19.2 sind ausgangsseitig mit einem ihrem Aufbau angepaßten Addierer 8.5 verbunden, an dessen Ausgang das Signal mit der gewünschten zeitlichen Verzögerung tj = t + x.<abzunehmen ist. Mit Hilfe der üblichen Exponentialschreibweise zum Betrachten zeitlich sich ändernder Größen läßt sich nachweisen, daß zumindest bei hinreichend niedrigen Empfangsfrequenzen mit Hilfe der Approximationsschaltung nach Fig. iO eine gute Annäherung an die grwünschte zeitliche Verzögerung tj erreichbar ist.
Andererseits ist eine feinere Quantisierung der Umlaufzeit als der quantisierten zeitlichen Verzögerungseinheit T = m/fTakt auch dadurch möglich, daß die Taktfrequenz fTakt erhöht wird.
Beim heutigen Stand der integrierten Schalttechnik ist jedoch eine beliebige Erhöhung der Taktfrequenz noch nicht gegeben, da der Abtaster in Form des Multiplexers innerhalb einer Schrittzeit #, die gleich dem Reziprokwert der Taktfrequenz fTakt ist, nacheinander verschiedene analoge Empfangssignale zweier benachbarter Wandler Wi durchschalten muß, was mehr Zeit erfordert als ein Durchschalten bialler Größen Eine @ Verkleinerung der Umlaufzeit T ist aber nach einem zusätzlichen Gesichtspunkt dieser Erfindung dadurch zu erreichen, daß die Eingangsschaltanordnung 4 und der Speicher 6 der erfindungsgemäßen Schaltanordnung mehrfach aufgebaut wird. Bei einer zu erzielenden quantisierten zeitlichen Verzögerungseinheit von T' =tm/v werden v Eingangsschaltanordnungen 4'a, 4'b,.., 4'v und v Speicher 6'a, 6'b,...,6'v benutzt, wie in Eig. 11 dargestellt. Die Abtaster in den v.Eingangsschaltanordnungen 4'a, 4'b,...,4'v werden derart angesteuert, daß die m Wandler Wi(i = 1,...,m) in gleicher Reihenfolge, Jedoch um gleiche Wandlerzahlen m/v versetzt mit der Taktfrequenz fTakt abgetastet werden. Wenn die Eingangsschaltanordnung 4'a das Empfangssignal am Wandler W1a durchschaltet, ist gleichzeitig der Abtaster der Eingangsschaltanordnung 4'b mit dem Wandler W1b im Eingriff, der m/v Wandler Wi in Drehrichtung 3 vom Wandler Wla entfernt angeordnet ist, und der Abtaster der Eingangsschaltanordnung 4'v mit dem Wandler W1v, der vom Wandler W1a auch wieder m/v Wandler Wi, aber entgegen der Drehrichtung 3 entfernt angeordnet ist.
Bei gleicher Taktfrequenz fTakt sind somit die verzögerten Empfangssignale mit einer feineren Stufung der quantisierten zeitlichen Verzögerungseinheit T' = m/vfTakt aus den nachgeschalteten Speichern 6a,...,6v mit nur einer Ausgangsschaltanordnung 7 abnehmbar, der das Addierwerk 8 nachgeschaltet ist. Ein anderer großer Vorteil liegt bei der mehrfachen Anwendung der Eingangsschaltanordnung 4 mit nachgeschaltetem Speicher 6' darin, daß einfallende Signale mit höheren Empfangsfrequenzen auswertbar werden,- da die einzelnen Wandler Wi schon nach der Umlaufzeit T geteilt durch v, also nach T' = T/v, erneut abgefragt werden, das heißt mit einer v-fachen Taktfrequenz. Die maximal auszuwertende Empfangsfrequenz liegt jetzt v mal höher als bisher.
Der Mehraufwand durch-den Einbau mehrerer Eingangsschatanordnungen 4 mit nachgeschalteten Speichern 61 ist insbesondere dann von Vorteil,-wenn Empfangsfrequenzen einfallender'Signale noch ausgewertet werden sollen, die so hoch liegen, daß die technolognsch bedingten Verarbeitungszeiten des Abtasters 4.1 sowie des Digital-Analog-Wandlers 4.2.s bzw. 4.3 größer sind als die Schrittzeitlf zwischen zwei für die Auswertung so hoher Empfangsfrequenzen notwendigen Abtastzeiten, die stets gleich dem Reziprokwert der Taktfrequenz fTakt für die Steuerung der Gesamtanordnung dieser Schaltanordnung ist.
Die Gruppensignale 9i am Ausgang des Addierwerks 8 werden wieder der Kathodenstrahlröhre 11 zugeführt, deren Zeitablenkung in Drehrichtung 3 durch die Taktfrequenz fTakt erfolgt, und angezeigt.
Nach einem weiteren Gesichtspunkt der Erfindung ist es aber auch möglich, nur einen bestimmten Sektor S, also nur einen bestimmten Teil der Gruppensignale 9i, auf der Kathodenstrahlröhre 1l darzustellen, nämlich beispielsweise nur die Gruppensignale 9y(y = 1,2,...,w) von Gruppencharakteristiken, die in die Richtungen Ry(y - 1,2,...,w) weisen, wobei w kleiner als m ist. (siehe Fig. 1) Zu diesem Zweck werden, wie in Fig. 12 dargestellt, einer Auswahlschaltung 20 alle nacheinander erzeugten Gruppensignale 9i(i = zugeführt, deren zweiter Eingang mit dem Ausgang der Anwahlschaltung 4.1.1 der Eingangsschaltanordnung 4 verbunden isto Die Auswahlschaltung 20 schaltet nur diejenigen der Gruppen- signale 9i an ihren Ausgang' die zu Gruppencharakteristiken der Richtungen Ry(y = 1,...,w) gehören. Alle übrigen Gruppensignale 9(i - y) erscheinen nicht am Ausgang der Auswahlschaltung 20, der mit der Kahtodenstrahlröhre 11 verbunden ist. Die Kathodenstrahlröhre 1-1 zeigt nun nur die Gruppensignale 9y an, die im Sektor liegen. Wieder entspricht die Leuchtlänge des Zeigers der Intensität und seine Lage im Sektor S der Richtung Ry der einfallenden Signale.
Es sei noch erwähnt, daß die erfindungsgemäße Schaltanordnung ebenfalls zum Senden geeignet ist, indem denjenigen Speichereinheiten SEk des Speichers 6, die den zeitlichen Verzögerungen tj entsprechen, ein ggfls. digitales Sendesignal zugeführt wird und das Ende des Speichers 6 ggfls.
er den Analog-Digital-Wandler das bzw 4.3, mit deren abtaster 4.1 verbunden ist, dessen Eingänge kei(i = 1,...,m) über Verstärker mit Tiefpaßverhalten mit den nun zum Senden verwendeten Wandlern Wi zusammengeschaltet sind Die Anstellerschaltung 4.1.1 steuert gemäß Programm den Abtaster 4.1 ans so daß das Sendesignal gemaß den durch die zeitlichen Verzögerungen tj bewirkten Gruppencharakteristiken abge etrahlt wird. Durch eine 4nderung des Programms der Ansteuerschaltung 4.1,1 ist die Möglichkeit gegeben, nur einige ausgewählte der Richtungen Ri, ,B, in die 1 Richtungen Ry(y = 1,...,w; wcm) zu senden, wodurch dann nur der Sektor S mit Schallenergie w-benachbarter Gruppencharakteristiken überdeckt wird.
- Patentansprüche -

Claims

PATENTANSPRÜCHE Schaltanordnung zum Bilden von zeitlich aufeinanderfolgenden Gruppensignalen in der Peiltechnik, insbesondere in der Wasserschalltechnik, vorzugsweise bei einer Empfangsanlage für in einer ebenen Wellenfront einfallende Signale, für eine momentan wirksame, von einander benachbarten, sich ggfl. überlappenden Gruppenchar'akteristiken, aus Empfangssignalen, die von jeweils einer Anzahl einander benachbarter Wandler aus einer größeren Vielzahl von Wandlern der Empfangsanlage herrühren, durch quantisierte, unterschiedliche zeitliche Verzögerungen, die einerseits durch geometrische Anordnung der Wandler an der Empfangsanlage und andererseits durch die Ausbreitungsgeschwindigkeit der einfallenden Signale im Übertragungsmedium bedingt sind, unter Verwendung eines Speichers mit Schaltanordnungen zum Einlesen und gezielten Auslesen von Empfangssignalen und eines nachgeschalteten Addierwerks, an dessen Ausgang die Gruppensignale der Gruppencharakteristiken erscheinen, gekennzeichnet durch eine Eingangsschaltanordnung (4) zur wiederholten, aufeinanderfolgenden Abfrage des jeweiligen momentanen Empfangssignals jedes einzelnen der Wandler (Wi; i = i,...,m) der Vielzahl m in benachbarter Reihenfolge der m Wandler (Wi) und zum Einlesen dieser Empfangssignale über eine Einlesestelle (6e) nacheinander in gleicher Reihenfolge in ein und denselben Speicher (6), innerhalb dessen jedes eingelesene Empfangssignal schrittweise nacheinander bezüglich der Einlesestelle (6e)'entfernter liegende Speicherpositionen (SP) einnimmt und dessen Volumen an Speicherpositionen (SP) mindestens und vorzugsweise bestimmt ist durch die maximale zeitliche Verzögerung (tal) für das zuerst abgefragte Empfangssignal, und durch eine Ausgangsschaltanordnung (7) zum zerstörungsfreien Auslesen abgespeicherter Empfangssignale von benachbarten Wandlern (W2j; 2j = 1,2,.0.n) der Anzahl n aus Speicherpositionen (SP), die bezüglich der Einlesestelle (6e) den nötigen zeitlichen Verzögerungen (tj; j = 1,.00,O,5n) entsprechen, wobei der Ausgangsschaltanordnung (7) das Addierwerk (8) nachgeschaltet ist, an dessen Ausgang, nach einander die Gruppensignale (9i; i = i,...,m) aus jeweils n Empfangssignalen anstehen.

Schaltanordnung nach Anspruch 1 unter Verwendung eines beliebigen seriellen Binär-Kodierers, ihm nachgeschalteter Schieberegister als Speicher, binärer Addierer und eines entsprechenden Binär-Dekodierers, gekennzeichnet durch eine serielle Eingangsschaltanordnung (4s) in Form eines steuerbaren Abtasters (4.1) zum Abfragen der Empfangssignale, mit nachgeschaltetem seriellen z-bit Binär-Kodierer als seriellen Analog-Digital-Wandler (4.2.s), wobei der Abtaster (4.1) m Eingänge (4.1.e.i.; i = 1,..01m), die je mit einem Ausgang der Wandler (Wi) der Vielzahl m verbunden sind, und einen einzigen Ausgang aufweist, der über eine Ansteuerschaltung (4.1.1) nacheinander kurzzeitig auf jeweils einen der m Eingänge (4.1.e.i) gemäß einer Taktfrequenz (fTakt) eines Taktfrequenzgebers (5o1) in einem Taktgeber (5) schaltbar ist, die mindestens doppelt so groß ist wie eine maximal zu verarbeitende Empfangsfrequenz der Einpfangssignale multipliziert mit der Vielzahl m der Wandler (Wi), und wobei am einzigen Ausgang des nachgeschalteten, seriellen Analog-Digital-Wandlers (4.2.s) als Ausgang(4.s.a) der seriellen Eingangsschaltanordnung (4s) seriell in einer Schrittzeit ( t), die gleich dem Reziprokwert der Taktfrequenz (fTakt) und gleich der Zeit ist, die zwischen zwei Abtastungen liegt, eine Zahl z von Bits des mit z-bit-verschlüsselten Empfangssignals erscheinen, durch einen binären Serienspeicher (6.s) als Speicher (6) aus q hintereinandergeschalteten Schieberegistern, als Speichereinheiten (SEk (k = 1,...,q)), mit jeweiliger Speicherzellenzahl der Vielzahl m multipliziert mit der Zahl z, und mit je einem Takteingang, der mit einem Speicherfrequenzgeber (5ç2) des Taktgebers (5) verbunden ist, dessen Speicherfrequenz gleich dem Produkt aus der Zahl z multipliziert mit der Taktfrequenz (fTakt) ist, wobei die z hintereinanderliegendes Speicherzellen eine Speicherposition (SP) darstellen und wobei die Menge q multipliziert mit dem Produkt z m bei vorgegebener Speicherfrequenz (z fTakt) durch die maximale zeitliche Verzögerung (t1) gegeben ist, womit der binäre Serienspeicher (6.s) z . m . q Speicherzellen aufweist und sein Volumen an Speicherpositionen (SP) gleich dem Produkt aus q und m ist, durch eine Verbindung des Eingangs des ersten Schieberegisters als Einlesestelle (6.e) des binären Serienspeichers (60s) mit dem einzigen Ausgang des seriellen Analog-Digital-Wandlers (4.2.s), durch die zweite Schaltanordnung (7) in Form von maximal n ######### Verbindungen (7W2j; 2j = 1,...,n) zwischen dem Addierwerk und verschiedenen Speicherpositionen (SP) des Serienspeichers (6.s), deren Lagen bezüglich der Einlesestelle (6e) bestimmt sind durch jeweils ein Lot von jedem der n Wandler (W2jg 2j = 1,...,n) auf eine gemeinsame Referenzlinie (Rri; i = 1,...,m), die senkrecht zur Richi tung (Ri; i » 1,...,m) der momentanen Gruppencharakteristik liegt, und durch das Addierwerk (8) in Form von mindestens einem binären Serienaddierer (8.s), dessen Eingänge mit den Ausgängen des binären Serienspeichers (6.s) als Verbindungen (7W2j; 2j = 1,.01n) verbunden sind, mit Abgriff der zeitlich aufeinanderfolgenden Gruppensignale (9i; i = am Ausgang eines dem binären Serienaddierer (8.s) nachgeschalteten seriellen D:igital-Analog-Wandlers (10.s) als Binär-Dekodierer.

3. Schaltanordnung nach Anspruch 1 unter Verwendung eines beliebigen Binär-Kodierers ihm nachgeschalteter Schieberegister als Speicher, binärer Addierer und eines entsprechenden Binär-Dekodierers, gekennzeichnet, durch einen dem Abtaster (4.1) nachgeschalteten Binär-Kodierer in Form eines parallelen Analog-Digital-Wandlers (4.3) mit z parallelen Ausgängen als Ausgänge (4,a,1,,,,,4.ao) einer parallelen Eingangsschaltanordnung (4p) für eine Zahl z von parallelen Bits des z-bit-verschlüsselten Empfangssignals, durch einen binären Parallelspeicher (6.p) aus der gleichen Zahl z einander identischer Ketten von jeweils q hintereinandergeschalteten Schieberegistern mit jeweils m Speicherzellen und je einem mit dem Taktfrequenzgeber (5.1) des Taktgebers (5) verbundenen Takteingang, wobei die Menge q multipliziert mit m bei vorgegebener Taktfrequenz (fTakt) durch die maximale zeitliche Verzögerung (t1) gegeben ist, womit das Volumen an Speicherzellen dieses Parallelspeichers (6p) gleich ist dem Produkt z q m und jede Speichereinheit (SEk) durch z parallele Schieberegister sowie eine Speicherposition (SP) durch je z parallele Speicherzellen einer Speichereinheit (SE) charakterisiert ist, durch eine Verbindung der Ausgänge (4.a.1,...,4.a.z) der parallelen Eingangsschaltanordnung (4p) über einen z-bit-Paralleleingang als Einlesestelle (6e) mit dem Anfang jeder Kette, durch die Ausgangsschaltanordnung (7) in Form von maximal n Verbindungen (7W2j; 2j = 1,...,n) von verschiedenen Speicherpositionen (SP) der Speichereinheiten (SEk; k = des Parallelspeichers (6p), wobei deren Lage durch jeweils ein Lot von jedem der n Wandler (W2j) auf eine gemeinsame Referenzlinie (Rri) bestimmt ist, die senkrecht zur Richtung (Ri) der momentanen Gruppencharakteristik liegt, mit dem Addierwerk (8) in Form von mindestens einem binären Paralleladdierer (8.p), dessen Eingänge über die Verbindungen (7W2j; 2j = i,...1n) mit den Ausgängen des Parallelspeichers (6.p) verbunden sind, mit Abgriff der zeitlich aufeinanderfolgenden Gruppensignale (9i) am Ausgang eines dem binären Paralleladdierer (8.p) nachgeschalteten parallelen Digital-Analog-Wandler (10.p) als Binär-Dekodierer.

4. Schaltanordnung nach einem oder mehreren der vorgenannten Ansprüche, zum Bilden zweier Teilsignale eines Gruppensignals und des Gruppensignals als Summe der beiden Teilsignale, wobei jedes Teilsignal aus den zeitlich verzögerten Empfangssignalen einer Halbgruppe von Wandlern der Hälfte der Anzahl n der Wandler gebildet ist und jeweils zwei Wandler jeder Halbgruppe symmetrisch zur Richtung der Gruppe pencharakteristik angeordnet sind, dadurch gekennzeichnet, daß das Addierwerk (8), aus zwei Teiladdierern (8.s.1, 8.s.2) und einem Endaddierer (8ES) besteht, wobei für jedes Teilsignal (9Gl bzw. 9Gr) einer der Teiladdierer (80so1 bzw.

8.s.2) vorgesehen ist, dessen 0,5n Eingänge jeweils mit Serien Ausgängen des/Speichers (6.5)als Verbindungen (7Wj) zusammengeschaltet sind, deren Lage durch jeweils ein Lot von jedem der 0,5n Wandler (Wj) auf eine gemeinsame Referenzlinie (Rri) bestimmt ist, und daß die Ausgänge dieser zwei Teiladdierer (8.s.1, 8.s.2) mit dem Endaddierer (8ES) verbunden sind.

5. Schaltanordnung nach einem oder mehreren der vorhergenannten Ansprüche, dadurch gekennzeichnet, daß die Speichereinheiten (SEk; k = 1,..0,q) des Speichers (6) nur einen Ausgang an jeweils der letzten Speicherposition (SP) aufweisen, daß jeder Ausgang von Speichereinheiten (SEk), der jeweils der nötigen, gewünschten zeitlichen Verzögerung (tj; j = 1,...,0,5n) am nächsten liegt, über ein Schieberegister (12.j, j = 1,...,0,5n) mit je einem der beiden'Teiladdierer (8.s.1 bzw. 8.s.2) zum Bilden der Teilsignale (9erg 9Gl) verbunden ist, wobei die Schieberegister (12j) unter schiedlich viele Speicherzellen-Einheiten (Ed) enthalten und das längste Schieberegister (0,5n - 1) Speicherzellen Einheiten (Ed, d = 1,...,(0,5n - 1)) aufweist und an einem beider Enden des Speichers (6.s bzw. 6.p) angeschlossen ist, während die benachbarten Schieberegister @@@ die mit den benachbarten Ausgängen des Speichers (6.s bzw. 6.p) verbunden sind jeweils eine Speicherzellen-tinheit (Ed) kürzer sind, so daß am anderen Ende des Speichers (6.s bzw. 6.p) kein Schieberegister (12j) vor dem Teiladdierer (8.s.1 bzw. 8.s.2) liegt, und daß ausgangsseitig an die beiden Teiladdierer (8.s.i bzw. 8.s.2) der Endaddierer (8ES, 8EP) angeschlossen ist, wobei zwischen dem Endaddierer (8ES, 8EP) und demjenigen Teiladdierer (8.s.1), der mit der letzten Speichereinheit (SEq) des Speichers (6.s. bzw. 6.p) über das längste Schieberegister (12.0,5n) verbunden ist, eine zusätzliche Verzögerungsschaltung (13) mit einer Verzögerungszeit die gleich einer Umlaufzeit (T = m/fTakt) abzüglich einer Halbgruppenzeit (0,5n/fTakt = 0,5n t) gleich ist, liegt.

6 Schaltanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speichereinheiten (SEk) des Speichers (Parallelspeichers 6.p) nur einen Ausgang an jeweils der letzten Speicherposition (SP) jeder Speichereinheit (SEk) aufweisen, daß in dem Addierwerk (8) in Form von Schritt-Teiladdierern (8.3.d; 8.4.d; d = 1,...,(0,5n - 1) zu schrittweisem Bilden eines Teilsignals (9Gr bzw. 9G1) jeder Schritt- Teiladdierer (8.3.d bzw. 8.4.d) mit einem zweiten Ein -gang (8.3.d.e.2 bzw. 8.4.d.e.2) jeweils an-Ausgängen von Speichereinheiten (SEk) angeschlossen sind, die den gewünschten, nötigen zeitlichen Verzögerungen (tj) am nächsten liegen, und daß Ausgängeijedes Schritt-Teiladdierers (8.3.d bzw. 8.4.d) jeweils ein Verzögerungsglied (14) nachgeschaltet ist, das seinerseits ausgangsseitig auf den ersten Eingang des jeweilig benachbarten Schritt-Teiladdierers (8.3.d/ 8.3.(d + 1) bzw. 8.4.d/8.4.(d + 1)) geschaltet ist, wobei jedes Verzögerungsglied (14) eine Verzögerung aufweist, die der Schrittzeit () zwischen zwei Abtastungen gleich ist, mit Abnahme des ersten Teilsignals (9Gr) an dem Schritt-Teiladdierer (8.3(0,5n - i)), der mit seinem zweiten Eingang (8.3.(0,5n - 1).e.2) direkt mit der Einlesestelle (6e) des Speichers (Parallelspeicher 6p)verbunden ist, und mit Abnahme des zweiten Teilsignals (9G1) an dem Schritt-Teiladdierer (8.4.(O,5n - 1)); dessen zweiter Eingang (8.4.(0,5n - 1) e.2) direkt mit dem Ausgang der letzten Speichereinheit (SEq) des Speichers (Parallelspeicher 6p) verbunden ist, und daß zum Bilden des Gruppensignals (9i) das zweite Teilsignal (9Gl) direkt mit dem Endaddierer (8EP) und das erste Teilsignal (9Gr) über die Verzögerungsschaltung (13) auf den Endaddierer (8EP) geschaltet ist, mit Abnahme der Gruppensignale (9i) am Ausgang des dem Endaddierer (8EP) nachgeschalteten Digital-Analog-Wandlers (10.p).

7. Schalt anordnung nach einem oder mehreren der vorgenannten Ansprüche, dadurch gekennzeichnet, daß im Zuge der Ausgangsschaltanordnung (7) zwischen dem Ausgang jeder Speichereinheit (SEk) des Speichers (6) und den Eingängen des Addierwerks (8) ein binäres Nultiplizierwerk (17.23; 2j = 1,..0,n) geschaltet ist, wobei auf seinen zweiten Eingang Staffelungswerte aus einem Staffelungswertgeber (18) geschaltet sind.

8. Vorrichtung nach einem oder mehreren der vorgenannten Ansprüche, dadurch gekennzeichnet, daß die Ausgangsschaltanordnung (7) steuerbare Wahlschalter (15.2j; 2j = sind, wobei der Ausgang jedes Wahlschalters (15.2j) auf denjenigen seiner Eingänge geschaltet ist, der eine aufgrund der geometrischen Anordnung der n Wandler (W2j) nötigen zeitlichen Verzögerung (tj) entspricht, und daß der Ausgang jedes Wahlschalters (15.2j) mit einem der Eingänge des Addierwerks (8) verbunden ist.

9. Schaltanordnung nach Anspruch 7 und 8, dadurch gekennzeichnet, daß ein Umschalter (16) zum gleichzeitigen Ansteuern des Wahlschalters (ins) und Umschalten des Staffelungswertgebers (18) vorgesehen ist.

10. Schaltanordnung nach einem oder mehreren der Ansprüche 1 bis 6 gekennzeichnet zur Approximation einer gewünschten zeitlichen Verzögerung (t +X), die zwischen zwei benachbarten quantisierten zeitlichen Verzögerungen (t, t + m ) liegt, nämlich zwischen einer kürzeren zeitlichen Verzögerung (t) zwischen Einlesestelle (6e) und Eingang einer Speichereinheit (SEk) und einer längeren zeitlichen Verzögerung (t + m#) zwischen Einlesestelle (6e) und Ausgang der Speichereinheit (SEk), durch eine Verbindung jeweils des Ausgangs der Speichereinheit (SEk) zum einen Eingang eines ersten Multiplizierers (19.2), auf dessen zweiten Eingang die gewünschte (t + x t) abzüglich der kürzeren zeitlichen Verzögerung (t), bezogen auf die zeitliche Verzögerung (m# = T) zwischen Eingang und Ausgang der Speichereinheit (SEK), geschaltet ist, und durch ein Verbindung des Eingangs derselben Speichereinheit (SEk) zu einem Eingang eines zweiten Multiplizierers (19.1), auf dessen zweiten Eingang die längere (5 + m#) abzüglich gewünschten zeitlichen Verzögerung (t + xt),bezogen auf die zeitliche Verzögerung (m# = T) zwischen Eingang Ausgang der Speichereinheit, geschaltet ist, sowie durch einen den Multiplizierern (19.1, 19.2) nachgeschalteten Addierer (8.5), dessen Ausgang mit einem der Eingänge des Addierwerks (8) verbunden ist.

11. Schaltanordnung nach Anspruch 1, dadurch gekennzeichnet, daß v Eingangsschaltanordnungen (4'a, 4'b,...,4'v) mit jeweils nachgeschaltetem Speicher (6'a, Ób,..,¢v) vorgesehen sind, daß die Ausgangsschaltanordnung (7) eingangsseitig mit allen v Speichern (Ca, 6'b,..,6'v) und ausgangsseitig mit dem einen Addierwerk (8) verbunden ist, und daß die v Eingangsschaltanordnungen (4'a, 4'b,...,4'v) bei der Abfrage gleichzeitig jede mit einem anderen Wandler (W1a, W1b, W1v) verbunden sind, wobei eine Wandlerzahl m/v von Wandlern (Wi) zwischen diesen v Wandlern (W1a, W1b,...,W1v) bei der nacheinander erfolgenden Abfrage aller m Wandler (Wi) eingehalten bleibt.