DE3218833A1 - Peileinrichtung, insbesondere akustische unterwasser-peileinrichtung - Google Patents
Peileinrichtung, insbesondere akustische unterwasser-peileinrichtungInfo
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Description
Die Erfindung betrifft eine Peileinrichtung gemäß Gattungsbegriff
des Anspruches 1 und geht von einem Stand der
Technik aus, wie er in der DE-PS 21 36 780 dargestellt ist.
Die dort und in der Zusatz-DE-PS 21 63 053 beschriebene
Schaltungsanordnung zum Bilden von zeitlich aufeinanderfolgenden
Gruppensignalen aus Empfangssignalen ist gekennzeichnet
durch einen einreihigen Serienspeicher, in den
die Empfangssignale der einzelnen Wandler über eine einzige
Einlesestation seriell und wiederholt eingespeichert
und anschließend schrittweise fortgeschaltet werden. Die
von den Wandlern einer Gruppe stammenden Empfangssignale
werden aus dem Serienspeicher parallel ausgelesen und
einem Addierwerk zugeführt, welches nacheinander die gesuchten
Gruppensignale bildet. Da sich zur Erhöhung der
Bündelung einer Gruppenrichtcharakteristik und gleichzeitigen
Unterdrückung von Nebenzipfeln eine Bewertung der
einzelnen Wandlersignale mit Staffelungskoeffizienten
empfiehlt, sieht eine Ausführungsform der bekannten Peileinrichtung
die Einschaltung eines Multiplizierers zwischen
Speicher und Addierwerk vor, in welchem die einzelnen
Empfangssignale mit einem zugeordneten, von einem Koeffizientengeber
gelieferten Staffelungskoeffizienten multipliziert
werden. Die Verwendung eines einzigen als Magnetband
oder Schieberegister ausgebildeten Serienspeichers hat zwar
den Vorteil, daß nur eine einzige Einleseschaltung benötigt
wird und für alle Gruppensignale dasselbe Addierwerk eingesetzt
werden kann, begrenzt aber die Folgefrequenz
für die Bildung der Gruppensignale erheblich, so daß eine
eindeutige Überwachung eines Suchgebietes mit sich ständig
ändernden Situationen kaum durchführbar ist.
Aufgabe der Erfindung ist es, mit vertretbarem Schaltungsaufwand
und unter Verwendung von an sich bekannten Baugruppen
der digitalen Signalverarbeitungstechnik eine vielseitig
einsetzbare Peileinrichtung zu schaffen, welche
leicht an unterschiedliche Randbedingungen angepaßt und
nicht nur zur zyklischen Abtastung eines großen Peilwinkelbereichs
sondern auch für Sonderzwecke wie Zielverfolgung
und Zielanalyse eingesetzt werden kann. Diese Aufgabe wird
für Empfangsbetrieb durch die im Anspruch 1 gekennzeichneten
Merkmale und für Sendebetrieb durch die Merkmale des
Anspruchs 5 gelöst, wobei vorteilhafte Weiterbildungen den
Unteransprüchen entnehmbar sind. Sie zeichnet sich infolge
des erzielten Bündelungsgewinns durch große Reichweite
sowie durch hohe Winkelauflösung aus und ermöglicht
eine gleichzeitige Überwachung und Beobachtung des gesamten
Azimutbereiches. Sie gewährleistet eine gute
Richtungstrennung gleichzeitig einfallender Signale und
ermöglicht nicht nur das Erfassen von Signalquellen
sondern auch die Bestimmung wesentlicher Signalparameter.
Da sie mittels Laufzeitkompensation arbeitet, wird die
Peilrichtung von der Frequenz der Empfangs- oder Sendesignale
praktisch nicht beeinflußt. Von Vorteil ist ferner,
daß die Bildung der Richtdiagramme nicht auf eine ebene
oder rotationssymmetrische Anordnung der Wandler beschränkt
sondern auch bei Anordnung der Wandler auf einer beliebig
gekrümmten Fläche ohne zusätzlichen Schaltungsaufwand
durchführbar ist.
Je nach Art der verwendeten Wandler und Lage der
Betriebsfrequenzen kann die Peileinrichtung mit akustischen
oder elektromagnetischen einschließlich optischen
Signalen arbeiten. Die Wandler sind Energiewandler,
welche im Empfangsfall die Energie der ankommenden Wellen
in elektrische Signale zur Verarbeitung in der Peileinrichtung
bzw. im Sendefall die elektrischen Signale der
Peileinrichtung in die abzustrahlende Energieform also
beispielsweise Schallwellen, elektromagnetische Wellen
oder Lichtwellen umwandeln. Ein bevorzugtes Anwendungsgebiet
der Peileinrichtung sind Sonaranlagen, wo mit Hilfe
einer solchen Peileinrichtung ein großer Winkelbereich
systematisch im passiven oder aktiven Bereich abgetastet
werden kann. Die Erfindung wird nachfolgend anhand von
Ausführungsbeispielen einer akustischen Unterwasser-Peileinrichtung
beschrieben. Dabei zeigt
Fig. 1 schematisch eine Anordnung zur Richtungsbildung
bei zeitdiskreter Abtastung der
Empfangssignale mehrerer auf einer gekrümmten
Fläche angeordneter Wandler;
Fig. 2 eine Ausführungsform der Peileinrichtung
für Empfangsbetrieb;
Fig. 3 eine abgewandelte Ausführungsform der
Eingangsschaltung und des Signalspeichers;
Fig. 4 eine erste Ausführungsform der Peileinrichtung
für Sendebetrieb;
Fig. 5 eine Ausführungsform, bei der gleichzeitig
drei Sende-Richtdiagramme gebildet werden;
Fig. 6 und 7 zwei abgewandelte Ausführungsformen
des Adressensteuerzählers;
Fig. 8 bis 12 einige weitere Ausführungsformen
von Peileinrichtungen mit digitaler Richtdiagrammbildung
für Sendebetrieb.
Anhand von Fig. 1 soll zunächst das Prinzip der Richtungsbildung
bei zeitdiskreter Abtastung der Empfangssignale
kurz erläutert werden. Zur Bildung eines Richtdiagramms
in der Empfangsrichtung β, welcher bei Fernfeldbetrachtung
eine dazu senkrecht stehende ebene Schallwellenfront WF
entspricht, werden die Empfangssignale einer die Wandler
W 1 bis WN umfassenden Wandlergruppe ausgenutzt. Das
Empfangssignal jedes Wandlers steht am Eingang eines
diesem Wandler zugeordneten Vorverstärkers VV, dem ein
Tiefpaßfilter TP nachgeschaltet ist. Die Ausgangssignale
der Tiefpaßfilter werden von einem Abtaster AT mit einer
Abtastfrequenz f A abgetastet und in einem nachgeschalteten
A/D-Umsetzer digitalisiert. Von dort gelangen sie jeweils
in ein dem betreffenden Wandler zugeordnetes Schieberegister
REG, in welchem sie im Rhythmus der Abtastfrequenz weitergeschoben
werden. Auf diese Weise werden die Empfangssignale
der von der Wellenfront zuerst erreichten Wandler
um die Laufzeitdifferenz t i ≈ n i /f A verzögert. Die Abtaster,
die A/D-Umsetzer sowie die Schieberegister werden von einer
gemeinsamen hier nicht dargestellten Abtaststeuerung
synchron fortgeschaltet. Zur Reduzierung der Nebenzipfel
des Richtdiagramms werden die verzögerten, zu einer ebenen
Schallwellenfront gehörigen Abtastwerte x i (t - τ i ) der Einzelwandler
Wi in den Multiplizierern MPL mit geeigneten
Staffelungskoeffizienten A i multipliziert und anschließend
im Addierer ADD für die angegebene Peilrichtung addiert.
Für andere Peilrichtungen werden unterschiedliche Wandlerkombinationen
zur Richtungsbildung herangezogen, wobei die
Empfangssignale eines Einzelwandlers zu mehreren Peilrichtungen
beitragen können, jedoch dementsprechend verzögert
sein müssen und mit Staffelungskoeffizienten multipliziert
werden können. Bei einer von der Kreisform abweichenden,
unregelmäßigen aber strömungsgünstigen Kontur
F der Wandleranordnung würde eine sequentielle Verarbeitung
der einzelnen Wandlersignale zur gewünschten Peilrichtung
eine komplizierte Auswahlelektronik der für die entsprechende
Peilrichtung richtig verzögerten Abtastwerte und
der benötigten Staffelungskoeffizienten bedingen. Die
Parallelverarbeitung ist insbesondere in dieser
Hinsicht günstiger. Sie benötigt darüber hinaus wesentlich
weniger Leitungsverbindungen.
Nach dem Abtasttheorem muß die Abtastfrequenz f A bekanntlich
mindestens um den Faktor 2 größer sein als die höchste
auftretende Signalfrequenz f max bzw. bei Schmalbandsignalen
als die Frequenzbandbreite Δ f. Eine Abtastfrequenz
von z. B. 3 f max führt jedoch im ungünstigen Fall zu beträchtlichen
Phasenfehlern, so daß je nach Anforderung an die
Richtcharakteristik die Abtastfrequenz wesentlich höher
beispielsweise zu f A = 30 f max gewählt werden sollte. Die
Systemtaktfrequenz zur Bildung der Richtdiagramme braucht
allerdings nicht entsprechend erhöht zu werden, sondern
kann mit der zur Signalrekonstruktion theoretisch erforderlichen
Frequenz von mindestens 2 f max multipliziert mit
der Anzahl der Gruppen bzw. Richtdiagramme ablaufen.
Die Erfindung wird nachfolgend anhand eines in Fig. 2
wiedergegebenen Ausführungsbeispiels erläutert. Dabei sind
folgende Größen vorausgesetzt worden:
Maximale Signalfrequenz | ||
f max = 10 kHz | ||
Gesamtzahl der Wandler bzw. Wandlerzeilen | N = 99 | |
maximale Wandlerzahl pro Gruppe | n = 30 | |
Abtastfrequenz je Einzelwandler | f A = 300 kHz | |
Frequenz der Richtdiagrammbildung | f D = 25 kHz | |
Quantisierung incl. Vorzeichen @ | - Signalspannungen x i (t): | 8 Bit |
- Staffelungskoeffizienten A i : | 6 Bit | |
- Produkte A i · x i (t): | 11 Bit | |
Anzahl der Richtdiagramme | 61 |
Im Beispiel sind vier Gruppen I bis IV von je höchstens
30 Wandlern gebildet. Die Empfangsspannungen von je 4 bzw.
je 3 Einzelwandlern, die von 1 bis 99 numeriert sind, werden
nach geeigneter Vorverstärkung und Tiefpaßbegrenzung über
je einen "1 aus 4-Multiplexer" MUX seriell an die A/D-Umsetzer
A/D 1 bis A/D 30 geleitet und einer 8 Bit-Quantisierung
unterzogen. Werden voraussetzungsgemäß maximal 30
Wandler zu einer Gruppe zusammengefaßt, so sind an die
vier bzw. drei Eingänge der Multiplexer MUX 1 bis MUX 30
jeweils vier bzw. drei Wandler angeschlossen, die keinesfalls
in der gleichen Gruppe benötigt werden. Wie man
sieht, sind die Wandler 1 bis 30 jeweils an einen der
Multiplexer MUX 1 bis MUX 30 geführt. Gleiches gilt für die
Wandler 31 bis 60, 61 bis 90 und 91 bis 99. Selbst wenn
beim Schwenken des Richtdiagramms nach anfänglicher Benutzung
der Wandler 1 bis 30 im zweiten Winkelschritt die
Wandler 2 bis 31 zu einer Gruppe zusammengefaßt sind, ist
wiederum jeder dieser Wandler an einen anderen Multiplexer
angeschlossen. Die Größe der Wandlergruppen kann unterschiedlich
sein und beliebig gewählt werden, beispielsweise
wie dargestellt drei Gruppen I bis III von jeweils
30 Wandlern.
Jeder A/D-Umsetzer
wird wegen der sequentiellen Verarbeitung der Spannung von
4 Wandlern mit einer Verarbeitungsfrequenz f U von
f U = 4 × 300 kHz = 1,2 MHz
betrieben. Mit dieser Umsetzerfrequenz f U werden digitalisierte
Empfangssignale x i (t) der 30 A/D-Umsetzer parallel
in die Speichermatrix des Signalspeichers SS eingegeben.
Dieser besteht aus 30 parallelen Speichereinheiten S 1 bis
S 30, die je eine Speichertiefe entsprechend der vierfachen
maximal erforderlichen Laufzeitverzögerung aufweisen.
Beträgt die größte zu kompensierende Laufzeitdifferenz
z. B. ca. 1,67, so sind bei einer
Abtastfrequenz von 300 kHz
entsprechend einem Abtastintervall von 3,3 µs demzufolge
mindestens 500 Signalworte mit je 8 Bit pro Wandler
laufend zu speichern. Da die Empfangssignale von 4 Wandlern
in einer Speicherzelle abgelegt werden, muß die Speichertiefe
wenigstens 2000×8 Bit betragen.
Als Speicherzeilen könnte man an und für sich Schieberegister
einsetzen, welche jedoch wegen des notwendigen
wahlfreien Zugriffs auf jeden gespeicherten Signalwert
nach jeder Schieberegisterstufe über einen Abgriff verfügen
müßten. Dies bedeutet einen enormen Verdrahtungsaufwand.
Wesentlich günstiger ist die Verwendung von
Schreiblesespeichern (RAM), beispielsweise solche mit 2048
Zellen mit je 8 Bit. Derartige Speicher mit wahlfreiem
Zugriff sind handelsüblich. Bei der folgenden Erläuterung
eines Ausführungsbeispiels wird folglich davon ausgegangen,
daß jede Speichereinheit des Signalspeichers SS, eines
Koeffizientenspeichers SK und eines Verzögerungszeitspeichers
SV durch einen Schreiblesespeicher RAM gebildet
ist. Jede Speicherzelle kann einzeln über die Adresseneingänge
durch codierte Adreßworte sowohl zum Einschreiben
als auch zum Auslesen der Signalworte adressiert
werden. Die Steuerung der Einschreibadressen kann in bekannter
Weise mittels eines Einschreibadressen-Steuerzählers
ZE erfolgen. Er erzeugt am Ausgang Q₁ fortlaufend,
für alle 30 Speichereinheiten des Signalspeichers SS
gleichzeitig, die Einschreibadressen 0, 1, 2, . . ., 2047 und beginnt
wieder von vorn, so daß die adressierten Speicherzellen
der Speichereinheiten S 1 bis S 30 laufend mit den
neu anfallenden Empfangssignalen überschrieben werden,
und zwar jeweils zyklisch nacheinander mit den Empfangswerten
der vier an die Multiplexer angeschlossenen Wandler.
Der Signalwert des ersten (I) der vier an einen Multiplexer
angeschlossenen Wandler wird folglich fortlaufend in
die Signalspeicherzellen mit den Adressen 4 · n mit n = 0,
1, 2, . . ., 511, also in die Zellen 0, 4, 8, . . ., 2040, 2044,
0, 4 . . . eingeschrieben. Der Signalwert des jeweils zweiten
(II) einem Multiplexer zugeordneten Wandlers in die
Speicherzellen 4 · n + 1, der des dritten (III) in die Zellen
4 · n + 2 und der des vierten (IV) in die Zellen 4 · n + 3.
Am Ausgang Q₂ erzeugt der Einschreibadressen-Steuerzähler
ZE im gleichen Takt während eines Vierer-Zyklus jeweils
nur die Adresse 4 · n des ersten Wandlers. Im einfachsten
Fall, wenn der Einschreibadressen-Steuerzähler Dualzahlen
erzeugt, bedeutet dies, daß die Adressen am Ausgang Q₂ aus
denjenigen am Ausgang Q₁ einfach dadurch gewonnen werden,
daß man die zwei niederwertigsten Bits von der Adresse am
Ausgang Q₁ gleich "0" setzt. Die für die Richtungsbildung
erforderliche Auswahl der um den notwendigen Betrag zu
verzögernden Signalwerte aus dem Signalspeicher SS erfolgt
hier über einen aus 30 parallelen Schreiblesespeicher bestehenden
Verzögerungszeitspeicher SV und einen zwischen
diesen und den Signalspeicher SS eingeschalteten Subtrahierer
SU mit 30 parallelen Stufen SU 1 bis SU 30. Der
Verzögerungszeitspeicher SV wird von einem Adressenzähler
ZA angesteuert. Im Verzögerungszeitspeicher SV sind die
für die entsprechenden Wandlersignale zur Richtungsbildung
erforderlichen Verzögerungszeiten als vierfache ganzzahlige
Vielfache (4 · m) des Taktintervalles 1/f U (entsprechend
einer Zeitquantelung in Schritten des Einzelwandler-Abtastintervalles
4/f U =1/300 kHz=3, µs) gespeichert,
d. h. in den 30 RAM's des Speichers SV stehen unter derselben
Adresse (Adresse 1 für Richtdiagramm 1 . . ., Adresse
61 für Richtdiagramm 61) die für das jeweilige Richtdiagramm
den Einzelwandlern der Wandlergruppe zugeordneten
zeitlich gequantelten Verzögerungszeiten. Subtrahiert man
nun von den in Viererschritten (4 · n) vom Einschreibadressenzähler
ZE abgegebenen Zahlen am Ausgang Q₂ diese
ebenfalls in Viererschritten (4 · m) gequantelten Verzögerungszeiten
und benutzt das Ergebnis 4 n - 4 m als
Ausleseadresse für die Speicherzelle im Signalspeicher SS,
so wird zwar ein Signalwert mit der richtigen Verzögerungszeit
(die Ausleseadresse läuft der Einleseadresse um die
Verzögerungstaktzeit 4 m hinterher) ausgelesen, aber dieser
Signalwert gehört grundsätzlich zum ersten der vier einem
Multiplexer zugeordneten Wandler. Um nun den für das
jeweilige Richtdiagramm erforderlichen, richtigen Signalwert der vier
Wandler anzusprechen, werden im Speicher SV nicht die der
Verzögerungszeit entsprechenden Zahlen 4 · m gespeichert,
sondern, je nachdem ob der erste (I), zweite (II), dritte
(III) oder vierte (IV) der am Multiplexer liegenden Wandler
benutzt werden soll, wird ein Wandlerwahlkorrekturwert
K = 4, 3, 2 oder 1 zur Zahl 4 m addiert und das Resultat,
das im folgenden "Verzögerungszahl V" genannt wird,
im Verzögerungszeitspeicher SV abgelegt. Dies gewährleistet,
daß die richtig verzögerte Empfangsspannung aus
dem Signalspeicher SS, und zwar vom richtigen Wandler an
den Multiplizierer MPL durchgeschaltet wird.
Tabelle 1 soll anhand beispielhaft aufgeführter Fälle von
erforderlichen Verzögerungszeiten τ i für die an einem
Multiplexer liegenden Wandler I, II, III, IV verdeutlichen,
welche Verzögerungszahlen V im Speicher SV abzuspeichern
sind. Zugrunde gelegt wird eine Abtastfrequenz pro Einzelwandler
von 300 kHz entsprechend einem Abtastintervall von
3, µs.
Der Ausleseadressensteuerungszähler ZA zählt laufend von
1 bis 61. Sein Zählerstand bezeichnet die Richtdiagramm-Nr.
und veranlaßt zum einen, daß die zugehörigen Verzögerungszahlen
V der dieses Richtdiagramm bildenden 30
Wandler aus dem Verzögerungszeitspeicher SV parallel an
die 30 Stufen des Subtrahierers SU ausgelesen werden, und
zum anderen, daß die 30 zu diesem Richtdiagramm gehörigen
Staffelungskoeffizienten A i, k aus den 30 Speichereinheiten
des Koeffizientenspeichers SK parallel an die
Multiplizierer MPL gelegt werden.
Die 30 Ausleseadressen für die Speichereinheiten des
Signalspeichers SS werden von den 30 parallelen Subtrahierstufen
durch Subtraktion der entsprechenden Verzögerungszahlen
von der gerade benutzten Einschreibadresse
Q₂ gebildet. Dadurch laufen die Ausleseadressen für die
einzelnen Signalspeichereinheiten den Einleseadressen um
die Verzögerungszahlen nach, so daß die in den angesprochenen
Speicherzellen der Signalspeichereinheiten abgelegten
Signalwerte der für dieses Richtdiagramm erforderlichen
Wandler mit der erforderlichen Verzögerungszeit an den
Multiplizierer MPL gelangen und mit den zugehörigen
Staffelungskoeffizienten multipliziert werden.
Die Subtrahierer SU arbeiten nach folgendem Prinzip: Ergibt
sich eine Differenz D 0, so bezeichnet diese
Differenz die Ausleseadresse für den Signalspeicher. Tritt
jedoch eine negative Differenz D < 0 auf, so wird der
Absolutbetrag |D | dieser Differenz von 2048 subtrahiert
und das Ergebnis als Ausleseadresse benutzt.
Tabelle 2 möge das verdeutlichen.
Die völlig voneinander unabhängigen, willkürlich herausgegriffenen
Beispiele a) bis f) in Tabelle 3 sollen veranschaulichen,
wie die Ausleseadressen abhängig von der Einschreibadresse
und von der die Verzögerungszeit τ i und der
die Wandlerwahl beinhaltenden Verzögerungszahl V über den
Subtrahierer erzeugt werden. Die Beispiele beziehen sich
auf den 1. Kanal mit dem Multiplexer MUX 1 und den Wandlern
1, 31, 61, 91. Die Einzelwandler-Abtastfrequenz beträgt
300 kHz entsprechend einem Abtastintervall von 3, µs.
Stellvertretend sei das Beispiel c) in Tabelle 3 erläutert:
Der Einschreibadressenzähler ZE gibt an seinem Ausgang Q₁
gerade die Einschreibadresse mit der lfd. Nr. 3 mit dem
Dualcode . . . 011 ab. Dies bedeutet (wegen 3 4 n + 3) für
den ersten Kanal, daß der vierte (IV) am Multiplexer MUX 1 angeschlossene
Wandler mit der Nr. 91 (vgl. Fig. 2) abgetastet
und sein A/D-gewandeltes Signal in die Zelle 3 des Signalspeicher-RAM's
eingelesen wird. Die Dualzahl Q₂ am Ausgang
des Einschreibadressenzählers ZE wird hier durch
Nullsetzen der beiden niederwertigsten Bits von Q₁ gewonnen.
Es ergibt sich folglich Q₂ Dual=. . . 000 entsprechend
der lfd. Nr. Q₂=0. Bei diesem willkürlich gewählten
Beispiel soll zu diesem Zeitpunkt gerade aus der
Speichereinheit S 1 das um 100 µs verzögerte Signal des
ersten (I) am Multiplexer MUX 1 liegenden Wandlers, also
Wandler Nr. 1, an den Multiplizierer MPL ausgelesen werden.
Dazu wird die vorher berechnete und im V-Speicher SV abgelegte
Verzögerungszahl, die sich aus der Summe von
4 · 100 µs/3, µs+Wandlerwahlkorrektur K (hier wegen
Wandler Nr. 1I K = 4) zu 4 · 30 + 4 = 124 ergibt, von
der Zahl Q₂=0 subtrahiert. Die sich ergebende negative
Differenz D = -124 < 0 führt auf eine Ausleseadresse von
2048-124=1924. Die Adresse 19244 n + 0 führt wie gewünscht
dazu, daß das Signal von Wandler Nr. 1 mit einer
Verzögerungszeit von 100 µs an den Multiplizierer A₁ ausgelesen
wird.
Die Beispiele a), b) und c) sollen zeigen, daß - auch wenn
der Einschreibadressenzähler zufällig eine benachbarte
Einschreibadresse (Q₁ = 0, 1 bzw. 3) ausgibt - die Ausleseadresse
die gleiche (nämlich 1924) bleibt und daß die
für diese Beispiele in der Verzögerungszahl enthaltene
Wandlernummer (Nr. 1) und die gequantelte Verzögerungszeit
(von 100 µs) in jedem Falle realisiert wird.
Die Subtrahierer SU 1 bis SU 30 können durch entsprechend
arbeitende Addierer ersetzt werden, wenn der Einschreibadressenzähler
ZE rückwärts zählt und wenn von den vier
an einen gemeinsamen Multiplexer angeschlossenen Wandlern
der gerade auszuwählende durch Addition des Wandlerwahl-Korrekturwertes
K (4, 3, 2 oder 1) in der Verzögerungszahl berücksichtigt wird.
Aus den 30 Speichereinheiten S 1 bis S 30 des Signalspeichers
SS werden also parallel die zu einem Richtdiagramm
gehörenden 8-Bit-Signalwerte x i (t - τ i ) von maximal 30 Wandlern
an die 30 parallel arbeitenden Multiplizierer MPL geleitet
und mit den zugehörigen, ebenfalls aus 30 Schreiblesespeichern
eines Koeffizientenspeichers SK abgerufenen
6-Bit-Staffelungskoeffizienten A i, k multipliziert. Die
Auswahl der benötigten Staffelungskoeffizienten aus dem
Koeffizientenspeicher SK erfolgt über den Adressenzähler
ZA. Er wird im Rhythmus eines Systemtakts von f T =1,525 MHz
geschaltet, der sich aus der Multiplikation der Richtdiagrammanzahl
61 mit der Diagrammbildungsfrequenz von 25 kHz, d. h.
zu f T =61×25 kHz=1,525 MHz ergibt. Die durch
die Multiplikation entstehenden 14 Bit-Worte werden auf
11 Bit reduziert und im gezeigten Ausführungsbeispiel
mit Hilfe einer Verzögerungsschaltung VZ so verzögert,
daß die einzelnen Stufen des Kettenaddierers ADD nacheinander
die zu dem jeweiligen Richtdiagramm gehörenden Produkte
A i · x i (t) addieren.
Die Verzögerungsschaltung VZ kann jedoch entfallen, wenn
man unmittelbar entsprechend verzögerte Signale aus dem
Signalspeicher SS ausliest und mit den zugehörigen
Koeffizienten multipliziert. Dies läßt sich dadurch erreichen,
daß die zu einem Richtdiagramm gehörigen Werte
aus Signal- und Koeffizientenspeicher jeweils um ein
Taktintervall 1/f T verspätet an die Multiplizierer A 2 bis
A 30 gelangen. Lediglich die Multiplizierer A 1 und A 2 erhalten
die zugehörigen Werte gleichzeitig. Das erreicht
man dadurch, daß die für jeweils ein Richtdiagramm erforderlichen
Verzögerungszahlen V im V-Speicher und die
Staffelungskoeffizienten A i, k im Koeffizientenspeicher SK
bis auf die ersten beiden Werte um je einen Adressenwert
verschoben eingespeichert werden.
Bei einer im Beispiel angenommenen maximalen Signalfrequenz
von etwa 10 kHz wird für die Bildung der einzelnen
Richtdiagramme eine Frequenz von f D =25 kHz, d. h.
entsprechend etwa 2,5 f max verwendet. Für die Bildung der
61 Richtdiagramme nacheinander beträgt wie erwähnt die
Systemtaktfrequenz f T =61×25 kHz=1,525 MHz, so daß
folglich am Ausgang ADA des Kettenaddierers ADD im Abstand
von 656 ns je ein aus einer vorgegebenen Richtung aufgenommener
Gruppensignalwert zur Weiterverarbeitung ansteht.
Die Auslesegeschwindigkeit für jeweils 30 Schreiblesespeicher
des Verzögerungszeitspeichers SV des Signalspeichers SS
und des Koeffizientenspeichers SK, sowie die Arbeitsgeschwindigkeit
der Multiplizierer und Addierer liegt mit
1,525 MHz in einer Größenordnung, die von kommerziell erhältlichen
Halbleiterbausteinen ohne Schwierigkeiten erzielt
wird. Die bezüglich der Verarbeitungsgeschwindigkeit
kritischen Bausteine sind normalerweise die Multiplizierer.
Es stehen jedoch Multiplizierer-Bausteine zur
Verfügung, welche Taktfrequenzen bis zu 10 MHz sicher verarbeiten.
Folglich kann die im Beispiel wiedergegebene
Schaltungsanordnung auch mit höheren Ortungsfrequenzen
beispielsweise breitbandig bis zu 50 kHz betrieben werden.
Die Systemtaktfrequenz f T liegt dann bei 7,6 MHz. Man könnte
auch mehr als 61 Richtdiagramme bilden, beispielsweise
neben den genannten 61 Diagrammen für die Rundumbeobachtung
weitere Richtdiagramme für spezielle Richtungen, zum
Beispiel für eine automatische Zielverfolgung, oder Richtdiagramme
mit abweichender Richtcharakteristik für spezielle Zielanalysezwecke.
Ferner kann man die zu einer Gruppe zusammengefaßten
Wandler in Untergruppen oder Blöcke unterteilen
(Split-Beam-Verfahren). Hierzu braucht lediglich der
Kettenaddierer ADD ebenfalls in zwei Blöcke unterteilt zu
werden, so daß am Ausgang die Signale zweier Halbdiagramme
auftreten.
Anstatt die Signale von vier in Fig. 2 an einen gemeinsamen
Multiplexer MUX angeschlossenen Wandlern seriell mit
der vierfachen Einzelwandler-Abtastfrequenz f u in eine einzige
Signalspeichereinheit S 1 bis S 30 mit einer vierfachen
Speichertiefe von 2048 Worten einzulesen, kann man, wie
im Teilschaltbild von Fig. 3 dargestellt ist, auf den
analogen Multiplexer verzichten. Mittels vier paralleler
A/D-Umsetzer werden die Signale der vier Wandler in vier
parallele Signalspeicher-RAM's mit einer Speichertiefe
von je 512 Worten im Takt von f A =f U /4=300 kHz eingeschrieben.
Zur Richtungsbildung muß dann außer der Berücksichtigung
der richtigen Verzögerungszeit auch das richtige der vier
Wandlersignale durch Wahl des zugehörigen Signalspeicher-RAM's
S i/j an den Multiplizierer durchgeschaltet werden.
Die Wandlerwahl-Steuergrößen, die praktisch dem Wandlerwahl-Korrekturwert
K entsprechen, können beispielsweise
wieder in die Verzögerungszahlen integriert werden, oder
es wird ein separater Speicher benötigt, der ebenfalls vom
Adressensteuerungszähler ZA angesteuert wird.
Die z. B. in der Verzögerungszahl enthaltene codierte
Wandler-Nr. kann, wie in Fig. 3 gestrichelt angedeutet,
einen Multiplexer steuern, der das jeweils richtige der
vier RAM's an den Multiplizierer durchschaltet. Auf den
Multiplexer kann auch verzichtet werden, wenn durch die
codierte Wandler-Nr. nur das entsprechende der vier
RAM's aktiviert und an den Multiplizierer durchgeschaltet
wird.
In bezug auf die erforderliche Speicherkapazität ergibt
diese Alternative im Vergleich zu Fig. 2 keinen Unterschied.
Von Vorteil ist, daß der analoge Multiplexer entfällt
und die Einschreibtaktfrequenz um den Faktor 4 verringert
wird. Dem steht der vierfache Bedarf an A/D-Umsetzern
gegenüber.
Die bisher beschriebene Arbeitsweise arbeitet mit fest
vorgegebenen Verzögerungszahlen im Verzögerungszeitspeicher SV
und fest vorgegebenen Koeffizienten im Koeffizientenspeicher
SK. Folglich könnte man für diese Speicher anstelle
der beschriebenen Schreiblesespeicher RAM auch
sogenannte Festwertspeicher ROM einsetzen und gegebenenfalls
austauschen, sofern Richtdiagramme anderer Art
und Zusammensetzung erzeugt werden sollen. Die dargestellte
Verwendung von Schreiblesespeichern RAM in den
Speichern SV und SK schafft darüber hinaus die Möglichkeit,
den Inhalt dieser Speicher bei Bedarf zu ändern.
Hierzu dient der Steuerrechner RE, über den aus einer
Richtdiagramm-Bibliothek in Form eines Diagrammspeichers
SD jederzeit während des Ortungsbetriebes andere Kombinationen
von Verzögerungszahlen und Koeffizienten in die
betreffenden Speicher überführbar sind. Auf diese Weise
lassen sich alternative Peilrichtungen oder unterschiedliche
Richtcharakteristiktypen vorgeben. Im Diagrammspeicher
SD sind in Form entsprechender Verzögerungszahlen für
den Verzögerungszeitspeicher SV bzw. entsprechender zugehöriger
Staffelungskoeffizienten für den Koeffizientenspeicher
SK zu solchen unterschiedlichen Peilrichtungen
oder Richtdiagrammtypen gehörige Verzögerungszahl- und Koeffizientendaten
abgelegt und als "vorgefertigte" Verzögerungszahl/Koeffizientenblöcke
abrufbar. Bei Anwahl eines solchen
Datenblocks werden über den Steuerrechner RE die erforderlichen
Verzögerungszahlen V in die Schreiblesespeicher
des Verzögerungszeitspeichers SV und die zugehörigen
Staffelungskoeffizienten in die Schreiblesespeicher des
Koeffizientenspeichers SK in kürzester Zeit umgeladen.
Der Richtungsbildner arbeitet dann nach der durch den
neuen Datenblock vorgeschriebenen Prozedur. Diese kann
beispielsweise folgenden Zwecken dienen:
Anwahl beliebiger Richtcharakteristiktypen für beliebige Peilrichtungen;
stärkere Bündelung des Richtdiagramms unter Inkaufnahme größerer Nebenzipfel, sofern das Ortungsziel bereits erfaßt ist und genauer analysiert werden soll;
Verwendung von Diagrammen mit stärkerer Unterdrückung der Nebenzipfel gegebenenfalls für spezielle Richtungen unter Inkaufnahme einer geringeren Bündelung, um Störgeräusche aus anderen speziellen Richtungen zu unterdrücken;
Bildung von Teildiagrammen (Split-Beams);
Konzentration der Empfangsdiagramme in einen bestimmten Peilsektor;
Addition zweier Peildiagramme entsprechend einer Erhöhung der Wandlerzahl n für das resultierende Diagramm, dadurch erhöhter Bündelungsgewinn und genauere Winkelauflösung ohne Erhöhung der Nebenpegel;
feste Einstellung einer bestimmten Anzahl von Richtdiagrammen für die laufende Rundumüberwachung und Wahlmöglichkeit der restlichen Richtdiagramme für spezielle Richtungen, beispielsweise für eine automatische Zielverfolgung;
Reduzierung der Anzahl der Richtdiagramme z. B. auf die Hälfte und eventuell Ausrichtung in einen bestimmten Sektor. Dadurch kann die Diagrammbildungsfrequenz verdoppelt werden, beispielsweise für eine genauere Analyse der Empfangssignale.
Anwahl beliebiger Richtcharakteristiktypen für beliebige Peilrichtungen;
stärkere Bündelung des Richtdiagramms unter Inkaufnahme größerer Nebenzipfel, sofern das Ortungsziel bereits erfaßt ist und genauer analysiert werden soll;
Verwendung von Diagrammen mit stärkerer Unterdrückung der Nebenzipfel gegebenenfalls für spezielle Richtungen unter Inkaufnahme einer geringeren Bündelung, um Störgeräusche aus anderen speziellen Richtungen zu unterdrücken;
Bildung von Teildiagrammen (Split-Beams);
Konzentration der Empfangsdiagramme in einen bestimmten Peilsektor;
Addition zweier Peildiagramme entsprechend einer Erhöhung der Wandlerzahl n für das resultierende Diagramm, dadurch erhöhter Bündelungsgewinn und genauere Winkelauflösung ohne Erhöhung der Nebenpegel;
feste Einstellung einer bestimmten Anzahl von Richtdiagrammen für die laufende Rundumüberwachung und Wahlmöglichkeit der restlichen Richtdiagramme für spezielle Richtungen, beispielsweise für eine automatische Zielverfolgung;
Reduzierung der Anzahl der Richtdiagramme z. B. auf die Hälfte und eventuell Ausrichtung in einen bestimmten Sektor. Dadurch kann die Diagrammbildungsfrequenz verdoppelt werden, beispielsweise für eine genauere Analyse der Empfangssignale.
Bei Sendebetrieb erfolgt die Bildung der Richtdiagramme
nach dem gleichen Prinzip. Das Sendesignal wird durch
Einfügen von Signalverzögerungszeiten derart verzögert
an die einzelnen für die Erzeugung eines Richtdiagramms
ausgewählten Wandler geführt, daß sich eine ebene Wellenfront
in der gewünschten Senderichtung β ausbreitet.
Zur Unterdrückung von Nebenpegeln des Senderichtdiagramms
werden die den einzelnen Wandlern zugeführten
Signale mit Staffelungskoeffizienten A i gewichtet. Bei
Sendebetrieb können jedoch nicht alle Richtdiagramme
gleichzeitig erzeugt werden, weil jeder Einzelwandler
zu einer bestimmten Zeit jeweils nur einem Richtdiagramm
zugeordnet werden kann. Stehen wie im Beispiel 99
Wandler zur Verfügung und sollen zur Bildung eines
Richtdiagramms 30 Wandler herangezogen werden,
so können allenfalls drei Richtdiagramme gleichzeitig
erzeugt werden, wobei ein Wandler im wesentlichen nur zu
einem Richtdiagramm beitragen wird. Dies bedeutet,
daß die einzelnen gleichzeitig erzeugten Richtdiagramme
hinsichtlich ihre Abstrahlrichtung genügend
voneinander abweichen müssen, beispielsweise bei drei
Diagrammen um je 120°. Ist hingegen der Winkelversatz
benachbarter Richtdiagramme kleiner, so daß manche
Wandler zur Erzeugung beider Richtdiagramme beitragen
müssen, so kann man diese nur nacheinander erzeugen.
Verwendet man für die Erzeugung eines Richtdiagramms eine Sendeimpulsdauer T p und
sollen beispielsweise 61 Richtdiagramme unmittelbar nacheinander gebildet werden,
so wird hier eine Zeitdauer 61×T p benötigt, während
der keine Echos empfangen werden können. Diese Nahbereichspause
läßt sich verkürzen, wenn, wie oben erwähnt,
mehrere z. B. drei Richtdiagramme praktisch gleichzeitig
erzeugt werden.
Es ist bekannt, daß Sendeimpulse frequenzmoduliert
und/oder amplitudenmoduliert oder auf andere Weise mit
einem speziellen zeitlichen Sendesignalverlauf versehen
werden können. In manchen Fällen sind unterschiedliche
Frequenz- oder Hüllkurvenverläufe wählbar oder über
einen Rechner programmierbar. Die Signalerzeugung kann
digital oder analog erfolgen. Wichtig im Rahmen der
vorliegenden Erfindung ist, daß das Sendesignal zeit-
und amplitudenquantisiert, also digitalisiert für den
Senderichtungsbildner zur Verfügung steht und zwar zur
zeitquantisierten Annäherung der benötigten Verzögerungszeiten
τ i für die Richtungsbildung mit einer entsprechend
hohen Abtastrate, die bei einer Sendesignalfrequenz von
10 kHz, z. B. f A =300 kHz beträgt. Durch den
Sende-Richtungsbildner soll das Sendesignal, z. B. ein
Sendeimpuls von 300 ms Dauer mit glockenförmiger Hüllkurve,
derart verzögert an die einzelnen zur Erzeugung
des Richtdiagramms ausgewählten Wandler geführt werden,
daß sich die von den Wandlern abgestrahlten Signale
zeit- und phasenrichtig zu einer ebenen Wellenfront
addieren, welche sich in der gewünschten Senderichtung
β ausbreitet.
Fig. 4 zeigt als Ausführungsbeispiel eine Schaltungsanordnung
für Sendebetrieb, bei der wiederum von der
Verwendung von 99 Wandlern ausgegangen wird, mit deren
Hilfe von 61 gewünschten Richtdiagrammen während der Sendepulsdauer
T p jeweils nur eines erzeugt und ausgesandt werden kann.
Die Schaltungsanordnung umfaßt wie bei Empfangsbetrieb
einen Einschreibadressenzähler ZE, einen Signalspeicher
SS, einen Multiplizierer MPL, einen Koeffizientenspeicher
SK, einen Adressensteuerzähler ZA, einen Verzögerungszeitspeicher
SV, einen Subtrahierer SU, einen Steuerrechner
RE, sowie eine Richtdiagramm-Bibliothek in Form
eines Speichers SD. Ein vorzugsweise programmierbarer
Sendesignalgenerator SG liefert ein digital kodiertes
Sendesignal an seinem Ausgang SGA, welches gleichzeitig
in alle 30 Speichereinheiten (RAMs) des Signalspeichers
SS eingeschrieben wird. Die einzelnen Speichereinheiten
haben hier eine Speichertiefe von 512 Worten mit je acht
Bit. Angenommen wurde wieder eine maximale Signalverzögerung
von 1,67 ms und eine Abtastfrequenz f A =300 kHz,
woraus sich eine Mindestspeichertiefe von 500 Signalworten
ergibt. Schreiblesespeicher mit 512 Speicherzellen
von je acht Bit sind bekannt. Das Sendesignal wird fortlaufend
in die Speicherzellen 0, 1, 2 . . . 511, 0, 1, 2,
. . . eingeschrieben. Für einen Sendeimpuls von 300 ms
Dauer ergeben sich bei der gewählten Abtastfrequenz von
300 kHz 90 000 Signalwerte. Da der Signalspeicher SS mit
einer Speichertiefe von 512 Worten nur einen Bruchteil
des Sendeimpulses aufnehmen kann, werden die zuvor eingeschriebenen
Signalwerte laufend mit den neuen Signalwerten
überschrieben.
Bei den im Verzögerungszeitspeicher SV abzuspeichernden
Verzögerungszahlen ist abweichend vom Empfangsbetrieb
bei Sendebetrieb kein Wandlerkorrekturwert K zu berücksichtigen.
Dieser wird vielmehr in einem besonderen
Speicher SW für die Wandlerwahl abgelegt. Außerdem wird
von den Subtrahierern SU beim Auftreten negativer Differenzen
D < 0 die Ausleseadresse durch Subtraktion des
Absolutbetrages |D | vom Wert 512 gebildet. Die Subtraktion
der in ganzzahligen Vielfachen des Taktintervalls
1/f A gequantelten Verzögerungszeiten τ i , die hier zugleich
die Verzögerungszahl bilden, von der gerade
anliegenden Einschreibadresse gewährleistet, daß die so
gebildeten Ausleseadressen der Einschreibadresse um
die erforderliche Verzögerungszeit nachlaufen. Damit
gelangen die Sendesignalwerte mit der richtigen Verzögerungszeit
an die Multiplizierer, wo sie mit den zu
diesem Richtdiagramm gehörigen Staffelungskoeffizienten
A i multipliziert werden. Subtrahierer SU und Multiplizierer
MPL werden hier mit einer zur Signalrekonstruktion
erforderlichen Taktfrequenz von f D =25 kHz betrieben.
Während der gesamten Dauer eines Sendeimpulses steht der
den 30 hierfür eingesetzten Wandlern zugeordnete Satz
von Verzögerungszahlen am Subtrahierer SU. Erst wenn
das nächste Richtdiagramm gebildet werden soll, wird
ein neuer Satz von Verzögerungszahlwerten an den Subtrahierer
gelegt. Dies erfolgt über den Adressensteuerzähler
ZA mit der Richtdiagramm-Folgefrequenz f P ,
welche gleich oder kleiner ist als der Reziprokwert
1/T p der Sendeimpulsdauer. Auch die Staffelungskoeffizienten
stehen während der gesamten Zeitdauer des
Sendeimpulses an den Multiplizierern MPL. Gleiches
gilt für die Wandlerauswahlsignale vom Wandlerwahlspeicher
SW, die den zwischen die Leistungsverstärker
LV und die einzelnen Wandler eingeschalteten Leistungsschalter
SCH zugeführt werden.
Die Ausgangssignale der 30 Multiplizierer werden mit
der Taktfrequenz f D gleichzeitig über 30 parallele
D/A-Wandler in Analogsignale zur Ansteuerung der 30
Leistungsverstärker LV 1 bis LV 30 umgesetzt. Die für
ein bestimmtes Richtdiagramm gleichzeitig einzusetzenden
Wandler, maximal 30, werden mittels der Leistungsschalter
SCH 1 bis SCH 30 ausgewählt, die wiederum durch Signale
aus dem Wandlerwahlspeicher SW angesteuert werden.
Während der Aussendung eines Sendeimpulses sind die
Leistungsschalter ständig zu den ausgewählten Wandlern
hin durchgeschaltet und werden erst umgeschaltet, wenn
ein anderes Richtdiagramm eingeschaltet wird.
Um zu gewährleisten, daß zu Beginn eines jeden Sendeimpulses
für die Dauer der jedem Wandler zugehörigen
Verzögerungszeit keine Signale an den entsprechenden
Wandler, also nur Signale "0" an den betreffenden
Multiplizierer gelangen, wird dem auszusendenden
Sendeimpuls schon bei der Sendesignalerzeugung im Sendesignalgenerator
SG eine der maximalen Verzögerungszeit
τ max entsprechende Anzahl von Werten "0" vorangestellt,
in diesem Fall maximal 512. Dies erweist sich als zweckmäßig,
weil beim Einschalten der Anlage die einzelnen
Speicherzellen des Signalspeichers SS im allgemeinen nicht
einen definierten Zustand haben und da eine der maximalen
Verzögerungszeit entsprechende Pause zwischen aufeinanderfolgenden
Sendeimpulsen erforderlich ist. Andernfalls
würden den Wandlern noch im Signalspeicher vorhandene
Signalwerte vom vorhergehenden Richtdiagramm
oder im Speicher zufällig vorhandene Werte
zugeführt. Da in dem Signalspeicher SS fortlaufend
sowohl eingeschrieben als auch ausgelesen wird,
ist eine Synchronisation von Schreib- und Lesetakt erforderlich.
Dies läßt sich mit einem Muttergenerator und
nachgeschaltetem Frequenzteiler beispielsweise im
Verhältnis 300 kHz : 12=25 kHz erreichen.
Wie zuvor hinsichtlich der Bildung von Empfangsrichtdiagrammen
erläutert, kann man in den Richtdiagrammspeicher
SD verschiedene zur Bildung unterschiedlicher Richtdiagramme
dienende Datensätze eingeben, welche über einen
Steuerrechner RE in den Verzögerungszeitspeicher SV,
den Koeffizientenspeicher SK, sowie in die Speichereinheiten
des Wandlerwahlspeichers SW eingegeben werden
können. Dies ist in Fig. 4 gestrichelt eingezeichnet.
Darüber hinaus kann der Steuerrechner im Sendesignalgenerator
SG unterschiedliche Sendesignalformen anwählen
oder programmieren. Wie im Empfangsfall kann
auch hier der Subtrahierer SU durch einen Addierer ersetzt
werden, wenn der Einschreibadressenzähler ZE
rückwärts zählt. Will man eine Signalumschaltung
zwischen Leistungsverstärker und Wandler vermeiden,
kann man für die Wandlerwahl anstelle der Wahlschalter
SCH 1 bis SCH 30 digitale Demultiplexer gleicher Anzahl vorsehen,
die dann zwischen den Multiplizierer MPL und die
D/A-Umsetzer einzuschalten sind. Dann ist aber für jeden
Wandler ein D/A-Umsetzer sowie ein Leistungsverstärker
erforderlich. Die Leitungsschalter SCH entfallen. Die
Staffelungskoeffizienten A i könnte man auch dadurch
berücksichtigen, daß man mit ihnen die Verstärkung der
entsprechenden Leistungsverstärker steuert. Dann entfielen
die Multiplizierer.
Wie bei Empfangsbetrieb kann man auf die Wahlmöglichkeit
unterschiedlicher Richtdiagrammsätze verzichten, wodurch
der Richtdiagrammspeicher entfällt. Der Koeffizientenspeicher
SK, der Signalverzögerungsspeicher SV und der
Wandlerwahlspeicher SW können dann durch Festwertspeicher
(ROM, PROM, EPROM) ersetzt werden. Statt dessen
kann man auch mit unterschiedlichen Richtdiagrammsätzen
programmierte Festwertspeicher austauschbar vorsehen.
Auch der Sendesignalgenerator SG kann mit einem in
einem Festwertspeicher oder einem Schreiblesespeicher
abgelegten Sendeimpuls arbeiten, so daß Sendeimpulse
unterschiedlicher Dauer oder Form auswählbar sind.
Fig. 5 zeigt eine Schaltungsanordnung zur gleichzeitigen
Bildung von drei im Winkel gegeneinander versetzten
Sende-Richtdiagrammen. Soweit die Baugruppen mit denjenigen,
der zuvor erläuterten Schaltungen übereinstimmen,
werden sie nicht erneut aufgeführt. Da die
Signale der praktisch gleichzeitig auszusendenden drei
Richtdiagramme im digitalen Teil des Richtungsbildners
seriell abgearbeitet werden, müssen die Multiplizierer,
die die Adressen bildenden Subtrahierer, sowie der die
Adressen für den Verzögerungszeitspeicher, Koeffizientenspeicher
und Wandlerwahlspeicher erzeugende Adressensteuerzähler
mit der dreifachen Taktfrequenz von drei
3 · f D =75 kHz betrieben werden. Im gleichen Takt schalten
die 30 digitalen Demultiplexer DEMUX die Multiplizierer-Ausgangssignale
umlaufend im Dreierzyklus an die entsprechenden,
für die drei Richtdiagramme benötigten
Wandler durch. Hier sind, wie bereits in der zuvorerwähnten
Alternative zum Schaltbild gemäß Fig. 4, für
jeden Wandler je ein D/A-Umsetzer sowie je ein Leistungsverstärker
erforderlich. Die für die drei gleichzeitig
zu bildenden Richtdiagramme erforderlichen Verzögerungszeit-,
Koeffizienten- und Wandlerwahl-Daten
können jetzt nicht mehr während der gesamten Sendeimpulsdauer
ständig an den zugehörigen Subtrahierern,
Multiplizierern bzw. Demultiplexern liegen. Vielmehr
müssen diese Datensätze gesteuert vom Adressensteuerzähler
ZA im Takt vom 75 kHz umlaufend im Dreierzyklus
bereitgestellt werden. Hierzu muß der Adressensteuerzähler
entsprechend abgewandelt werden. Zwei Beispiele
zeigen die Fig. 6 und 7.
Fig. 6 zeigt einen Adressensteuerzähler ZA mit Addierer.
Vorausgesetzt wird, daß die Verzögerungszeit-, Koeffizienten-
und Wandlerwahl-Datensätze für jeweils drei
gleichzeitig zu bildende Richtdiagramme fortlaufend
unter benachbarten Adressen abgespeichert sind, also
der erste Richtdiagrammsatz unter den Adressen 1, 2 und
3, der zweite Richtdiagrammsatz unter den Adressen 4, 5,
und 6 usw. Der Adressensteuerzähler ZA und der nachfolgende
Multiplizierer werden mit der Diagrammfolgefrequenz
f P nur bei jedem neuen Richtdiagramm fortgeschaltet.
Während der ganzen Zeitdauer der gleichzeitig
ausgesandten drei Richtdiagramme legt der
Multiplizierer den mit drei multiplizierten Zählerstand
ständig an den einen Eingang des Addierers. Dieser
addiert im Takt vom 75 kHz, die über den Multiplexer angebotenen
Zahlen 1, 2 oder 3 zyklisch hinzu. Das Ergebnis
stellt dann die Adresse für die Speichereinheiten der
Speicher SV, SK und SW dar. Gibt der Zähler beispielsweise
gerade die Zahl 4 ab, so ergibt sich nach Multiplikation
mit 3 die Zahl 12, und die zyklisch für diese
Dreierkombination von Richtdiagrammen an die entsprechenden
Speichereinheiten abgegebenen Adressen lauten
13, 14, 15.
Fig. 7 zeigt eine andere Art der Adressensteuerung.
Hier wird ein von 1 bis 21 zählender Adressensteuerzähler
ZA verwendet, der mit der Richtdiagrammfolgefrequenz
f P fortgeschaltet wird. Er steuert wie bisher
außer dem dargestellten Verzögerungszeitspeicher SV
auch den Koeffizientenspeicher SK sowie den Wandlerwahlspeicher
SW. Der Verzögerungszeitspeicher SV ist
in drei parallele, den einzelnen Richtdiagrammen zugeordnete
Speicherbereiche I, II und III unterteilt.
Die Speichertiefe der einzelnen Speichereinheiten reduziert
sich entsprechend auf ein Drittel. Der während
der Dauer der Aussendung der drei Richtdiagramme konstant
anstehende Zählerstand bewirkt als Adresse für
alle Speicherbereiche, daß die drei Sätze von Verzögerungszahlen
gleichzeitig ständig an den nachgeschalteten
Multiplexern MUX liegen. Diese werden im Takt
von 75 kHz angesteuert und übertragen die Datensätze der
drei Richtdiagramme zyklisch an die folgenden Subtrahierer
SU. Die Ansteuerung des Koeffizientenspeichers
und des Wandlerwahlspeichers erfolgt in entsprechender
Weise. Anstelle der 30 Multiplexer könnte man auch 30
umlaufende Zwischenspeicher verwenden.
Während bei den Ausführungsbeispielen nach den Fig. 4
und 5 Schreiblesespeicher RAM im Signalspeicher SS
Verwendung finden, werden im Ausführungsbeispiel gemäß
Fig. 8 hierfür sogenannte FIFO-Speicher (first in -
first out) benutzt. Hier kann das Einschreiben und Auslesen
der Daten asynchron mit unterschiedlichen Taktfrequenzen
erfolgen, weil im Gegensatz zu einem Schieberegister
die eingeschriebenen Daten nicht mit der Taktfrequenz
weitergeschoben werden, sondern gleich bis zum letzten
freien Speicherplatz durchlaufen und in der gleichen
Reihenfolge ausgelesen werden, wie sie eingeschrieben
wurden. Anstelle der in Fig. 4 vorgesehenen 30 Subtrahierer
sind in Fig. 8 30 Abwärtszähler Z₁ bis Z₃₀,
ferner 30 Auslesetakt-Freigabetore F₁ bis F₃₀, sowie
30 Übertragungs-Freigabetore T₁ bis T₃₀ eingesetzt.
Der Einschreibeadressenzähler entfällt hier.
Zu Beginn der Aussendung eines Richtdiagramms werden
über den Adressensteuerzähler ZA die zum entsprechenden
Richtdiagramm gehörigen Verzögerungszahlen der 30
hierfür ausgewählten Wandler aus dem Verzögerungszeitspeicher
SV an die Setzeingänge der 30 Abwärtszähler
Z 1 bis Z 30 gelegt. Die Verzögerungszahlenwerte sind
ganzzahlige Vielfache des Einschreibtaktintervalls 1/f A .
Mit dieser Frequenz wird das digitale Sendesignal
gleichzeitig parallel in alle FIFO-Speichereinheiten S₁
bis S₃₀ eingeschrieben. Die erforderlichen Verzögerungszeiten
für das Auslesen aus den FIFO-Speichern erreicht
man dadurch, daß die Auslesetakt-Freigabetore F₁ bis
F₃₀ erst nach dem Herabzählen des jeweiligen Zählers
den Einschreibtakt an die FIFO-Speicher freigeben. Während
des Herabzählens der jeweiligen Zähler geben die Übertragungsfreigabetore
T 1 bis T 30 nur Nullen an die
Multiplizierer. Nach dem Herabzählen lassen sie von den
aus den FIFO-Speichereinheiten mit der Taktfrequenz f A =300 kHz
ausgelesenen Sendesignaldaten nur jeden zwölften
Wert und zwar mit der Richtdiagrammbildungsfrequenz von
f D =25 kHz durch.
Sollen wie beim Ausführungsbeispiel gemäß Fig. 5 gleichzeitig
mehrere, z. B. drei im Winkel gegeneinander versetzte,
Richtdiagramme erzeugt werden, so kann dies ebenfalls
unter Verwendung von FIFO-Speichern im Signalspeicher
SS geschehen. Ausgehend von der Schaltungsanordnung
gemäß Fig. 8 ist an Anlehnung an die Schaltungsanordnung
gemäß Fig. 5 die Einschaltung von 30
Demultiplexern zwischen den Multiplizierer MPL und die
D/A-Umsetzer erforderlich. Die steuerbaren Leistungsschalter
SCH entfallen, man benötigt die dreifache
Anzahl von Abwärtszählern, Auslesetakt-Freigabetoren,
FIFO-Speichern und Übertragungsfreigabetoren. Außerdem
werden wegen der seriellen Abarbeitung der drei Richtdiagramme
zusätzlich 30 1-Aus-3-Multiplexer zwischen
die Übertragungsfreigabetore und die Multiplizierer eingeschaltet.
Diese schalten im Dreierzyklus die entsprechend
verzögerten Signale an die Stufen des Multiplizierers
durch. Als Adressensteuerzähler können beispielsweise
die in den Fig. 6 und 7 dargestellten
Schaltungsanordnungen eingesetzt werden. Die Taktfrequenz erhöht
sich von 25 auf 75 kHz (vgl. Fig. 5).
Fig. 9 zeigt einen Senderichtungsbildner, bei dem
abweichend von der Schaltungsanordnung gemäß Fig. 4
statt der Subtrahierer jetzt 30 Vor/Rückwärtszähler Z 1
bis Z 30 verwendet werden. Die Arbeitsweise ist ähnlich
wie die der Schaltungsanordnung gemäß Fig. 8. Zu Beginn
eines Richtdiagramms wird der Einschreibadressenzähler
ZE auf Null gesetzt und die Zähler Z 1 bis Z 30 auf die
Verzögerungszahlen aus dem Verzögerungszeitspeicher SV
eingestellt. Mit der Taktfrequenz f A wird das Sendesignal
gesteuert über den Einschreibadressenzähler ZE
in den Signalspeicher SS eingeschrieben. Gleichzeitig
beginnen die Zähler Z 1 bis Z 30 vom gesetzten Zählerstand
rückwärts zu zählen. Während dieser Zeit sperren
die zugehörigen Übertragungsfreigabetore T und liefern
nur Nullen an die Multiplizierer. Am Ende des Rückwärtszählens
schaltet der jeweilige Zähler auf Vorwärtsbetrieb
und öffnet die Übertragungsfreigabetore. Diese lassen
jedoch gesteuert durch die Richtdiagrammbildungsfrequenz nur jeden
zwölften Wert hindurch. Die Zähler Z zählen wie der Einschreibadressenzähler
ZE von 0 bis 511 und beginnen dann
wieder von vorn. Damit ist gewährleistet, daß die Ausleseadressen
für die Schreiblesespeichereinheiten des
Signalspeichers SS um die notwendigen Verzögerungszeiten
hinter den Einschreibadressen herlaufen. Auch dieser
Senderichtungsbildner kann für die gleichzeitige Aussendung
mehrerer Richtdiagramme erweitert werden. Dazu wird
ähnlich wie zuvor an Hand von Fig. 8 erläutert die
vielfache Anzahl an Vor/Rückwärtszählern, Signalspeichereinheiten
und Übertragungsfreigabetoren, sowie der Einsatz
von 30 Multiplexern erforderlich.
Bei der Schaltungsanordnung gemäß Fig. 10 ist anstelle
eines besonderen Sendesignalgenerators SG der gesamte
Sendesignalverlauf von beispielsweise 300 ms Dauer
im Signalspeicher SS abgelegt. Seine Speichereinheiten
(RAM oder ROM) müssen eine entsprechende Speichertiefe
von beispielsweise 90 000×8 Bit für 300 ms aufweisen,
wenn die Signalabtastfrequenz f A =300 kHz entspricht. Bei Verwendung
eines Schreiblesespeichers kann der Signalverlauf aus einer Richtdiagramm-Bibliothek
über den Steuerrechner in den Signalspeicher eingeschrieben
werden. Da hier im Vergleich zur Schaltung gemäß Fig. 4
die entsprechend verzögerten Signalwerte nicht aus 30
Speichereinheiten, sondern aus einem einzigen Schreiblesespeicher
ausgelesen werden, muß dies mit dem dreißigfachen
der Richtdiagrammbildungsfrequenz, also mit 30×25 kHz=750 kHz
erfolgen. Die einzelnen verzögerten Signalwerte
für die einzelnen Wandler einer Wandlergruppe werden
seriell aus dem Signalspeicher ausgelesen und mit Hilfe
eines Demultiplexers DMX im 30er-Zyklus an die Multiplizierer
durchgeschaltet. Die durch das serielle Auslesen bedingten
Zeitverzögerungen um jeweils τ = 1/750 kHz = 1,3 µs
werden durch die nachgeschalteten Verzögerungsglieder
VG ausgeglichen. Diese können entfallen, wenn die
Verzögerungen zumindest teilweise durch entsprechende
Adressenkorrektur d. h. durch Änderung der Verzögerungszahl
im Verzögerungszeitspeicher SV kompensiert werden.
Dies ist allerdings nur mit einer Auflösung von 3, µs
entsprechend der Abtastfrequenz f A von 300 kHz möglich.
Gesteuert durch den mit der Diagrammfolgefrequenz
f P fortgeschalteten Adressensteuerzähler ZA übergibt
der Verzögerungszeitspeicher SV zu Beginn jedes neuen
Richtdiagramms die 30 den zu diesem Diagramm beitragenden
Wandlern zugeordneten Verzögerungszahlen parallel an
einen Zwischenspeicher SZ, der beispielsweise als umlaufendes
Schieberegister mit einer Speichertiefe von
30 Worten ausgebildet ist. Die vom Zwischenspeicher SZ
im 30er-Zyklus abgegebenen Verzögerungszahlen werden
von der vom Ausleseadressenzähler ZAA erzeugten
Zahl subtrahiert. Das Ergebnis bildet die jeweilige
Ausleseadresse für die richtig verzögerten Signalwerte
im Signalspeicher SS. Man benötigt nur einen Subtrahierer
SU. Die Taktfrequenz von 750 kHz für Schieberegister,
Subtrahierer, Signalspeicher und Demultiplexer
läßt sich mit bekannten Bauteilen realisieren.
Der Zwischenspeicher kann entfallen, wenn man für die
Adressenauswahl des Verzögerungszeitspeichers einen
getrennten Adressensteuerzähler verwendet, dessen Aufbau
demjenigen von Fig. 6 ähnelt. Unterschiedlich ist, daß
sein Multiplizierer jetzt mit 30 multipliziert und der
Multiplexer statt 3 nunmehr 30 Eingänge aufweist. Dementsprechend
wird er mit 750 kHz fortgeschaltet.
Die Schaltungsanordnung gemäß Fig. 10 kann ebenfalls
für die gleichzeitige Aussendung mehrerer Richtdiagramme
erweitert werden. Im Fall von drei Richtdiagrammen erhöhen
sich die Taktfrequenzen von 25 kHz auf 75 kHz bzw.
von 750 kHz auf 2,25 MHz, und das umlaufende
Schieberegister im Zwischenspeicher muß die
dreifache Länge aufweisen. Die an den Multiplizierer
angeschlossenen Baugruppen sind in der gleichen Weise
abzuwandeln, wie dies zuvor beim Übergang der Schaltungsanordnung
von Fig. 4 auf Fig. 5 erläutert wurde.
Während in den bisher beschriebenen Schaltungsanordnungen
der Multiplizierer MPL aus einer der maximalen Anzahl der
Wandler pro Wandlergruppe entsprechenden Anzahl von
parallel arbeitenden Multiplizierstufen zusammengesetzt
waren, wird bei der Schaltungsanordnung gemäß Fig. 11
nur ein einziger Multiplizierer MPL verwendet, der die
einzelnen Multiplikationen seriell abarbeitet. Der
Demultiplexer DMX sowie die Verzögerungsglieder VG
auf der Ausgangsseite des Multiplizierers angeordnet.
Außerdem wird ein hier als umlaufendes Schieberegister
ausgebildeter Zwischenspeicher SR zwischen Koeffizientenspeicher
SK und Multiplizierer MPL eingeschaltet, der die
gleiche Funktion hat, wie der in Fig. 10 vorgesehene
Zwischenspeicher SZ. Er kann entfallen, wenn ein entsprechend
abgewandelter Adressensteuerzähler benutzt wird.
Auch hier ist eine Erweiterung für die gleichzeitige
Aussendung mehrerer Richtdiagramme möglich.
Die Schaltungsanordnung nach Fig. 10 kann wie in Fig. 12
dargestellt abgewandelt werden, wenn wie in Fig. 4
ein Sendesignalgenerator SG eingesetzt wird.
Der in Fig. 10 an den Subtrahierer SU angeschlossene
Ausleseadressenzähler ZAA entfällt, und statt dessen ist
wie in Fig. 4 an den Signalspeicher ein Einschreibadressenzähler
ZE angeschlossen. Der Signalspeicher enthält
nur einen Schreiblesespeicher RAM, in den die
Signale aus dem Sendesignalgenerator eingeschrieben und
ausgelesen werden. Das serielle Auslesen der zu den
30 Wandlern der Wandlergruppe zugehörigen und entsprechend
verzögerten Signalwerte erfordert die dreißigfache
Taktfrequenz beispielsweise 750 kHz. Weiterhin werden wie
in Fig. 10 ein Demultiplexer DMX sowie Verzögerungsglieder
VG zum Ausgleich der durch das serielle Auslesen
bedingten Zeitverzögerungen notwendig. Diese können
gegebenenfalls entfallen, wenn für eine entsprechende
Adressenkorrektur im Verzögerungszeitspeicher SV gesorgt
ist. Man benötigt nur einen Subtrahierer sowie
einen als umlaufendes Schieberegister ausgebildeten
Zwischenspeicher. Letzterer kann entfallen, wenn ein entsprechend
abgewandelter Adressensteuerzähler eingesetzt
wird. Die Schaltungsanordnung läßt sich in der zuvor
beschriebenen Weise für die gleichzeitige Aussendung
mehrerer Richtdiagramme oder die Verwendung eines einzigen
Multiplizierers abwandeln.
Aus der Beschreibung zahlreicher Ausführungsbeispiele
und Varianten ergibt sich, daß über die gezeigten Ausführungsbeispiele
hinaus, die Erfindung in vielfältiger
Weise den jeweiligen Anforderungen entsprechend schaltungsmäßig
ausgestaltet werden kann, wobei herkömmliche
Baugruppen Verwendung finden. Da mehrere wesentliche
Bestandteile der Schaltungsanordnung sowohl bei Sendebetrieb
als auch bei Empfangsbetrieb eingesetzt werden,
besteht darüber hinaus die Möglichkeit der Doppelausnutzung
dieser Baugruppen.
So kann man ferner die zu einem Sende- oder Empfangskanal
gehörenden A/D-Umsetzer, Verstärker, Multiplexer,
Speichereinheiten usw. zu einer integrierten Schaltungsbaugruppe
zusammenfassen. Auf diese Weise ergibt sich
eine Modulbauweise, die sich durch den Einsatz zusätzlicher
Baugruppen leicht an unterschiedliche Anforderungen
anpassen läßt. Das "Abschalten" bestimmter
Wandler erfolgt in einfacher Weise dadurch, daß man
ihren Signalen einen Koeffizienten Null zuordnet.
Claims (20)
1. Peileinrichtung, insbesondere akustische Unterwasser-Peileinrichtung
mit einer Vielzahl nebeneinander, vorzugsweise längs
einer gekrümmten Kontur angeordneter Wandler, von denen jeweils
mehrere zur Bildung eines einer ausgewählten Peilrichtung
zugeordneten Richtdiagramms zu einer Gruppe zusammengefaßt
sind und wobei zur Kompensation der Laufzeitunterschiede
einer sich in Peilrichtung ausbreitenden Wellenfront
gegenüber den einzelnen Wandlern der Gruppe ihre
elektrischen Signale einer Signalverarbeitungseinrichtung
zugeführt werden, gekennzeichnet
durch die folgenden Merkmale für
Empfangsbetrieb:
- a) Die Empfangssignale der Wandler (W) einer Gruppe (z. B. W 1 bis W 30; W 31 bis W 60 usw.) werden im Rhythmus einer Abtastfrequenz (f A ) abgetastet und digitalisiert und die Digitalsignale in einen Signalspeicher (SS) eingegeben, der eine der maximalen Anzahl der Wandler einer Gruppe entsprechende Anzahl von Speicherzeilen (S 1 . . . S 30) sowie eine dem Produkt aus Abtastfrequenz (f A ) und maximaler Laufzeitdifferenz ( τ max ) entsprechende Mindestspeichertiefe aufweist;
- b) ein Koeffizientenspeicher (SK) weist eine der maximalen Anzahl der Wandler einer Gruppe entsprechende Anzahl von Speicherzeilen sowie eine der Anzahl der zu bildenden Richtdiagramme entsprechende Speichertiefe auf und enthält mit den im Signalspeicher (SS) gespeicherten Signalwerten zu multiplizierende Staffelungskoeffizienten (A i, k );
- c) eine Abrufsteuerung (ZA, SV, SU) ruft im Rhythmus einer Taktfrequenz (f T ), welche dem Produkt aus Anzahl der Richtstrahlen und Folgefrequenz der Richtdiagrammerzeugung entspricht, aus jeder Zeile des Signalspeichers die von den einzelnen Wandlern einer Gruppe stammenden Signale (x i ) und aus dem Koeffizientenspeicher die zugehörigen Staffelungskoeffizienten (A i, k ) ab und führt sie parallel einem Multiplizierer (MPL) zu;
- d) an die den einzelnen Wandlern einer Gruppe zugeordneten Ausgänge des Multiplizierers sind die einzelnen Stufen eines Kettenaddierers (ADD) angeschlossen, der die den einzelnen Richtdiagrammen entsprechenden Signalwerte seriell ausgibt.
2. Peileinrichtung nach Anspruch 1, gekennzeichnet
durch folgende Merkmale:
- e) es ist eine der maximalen Anzahl von Wandlern pro Gruppe entsprechende Zahl von Multiplexern (MUX) vorgesehen, von denen jeder eine dem Quotienten aus Gesamtzahl der Wandler und Anzahl der Wandler pro Gruppe entsprechende, auf die nächste ganze Zahl aufgerundete Höchstzahl von Eingängen aufweist;
- f) die Ausgänge mehrerer (z. B. 1, 31, 61, 91) nicht zu einer Gruppe (z. B. 1 bis 30; 31 bis 60 usw.) gehörender Wandler (W) sind an die Eingänge je eines der Multiplexer angeschlossen;
- g) der Multiplexer verbindet den Eingang eines nachgeschalteten A/D-Umsetzers (A/D) nacheinander und periodisch mit den Eingängen des Multiplexers;
- h) die Speichertiefe des Signalspeichers (SS) entspricht dem Produkt aus Mindestspeichertiefe und Anzahl der Multiplexereingänge (Fig. 2).
3. Peileinrichtung nach Anspruch 1, gekennzeichnet
durch folgende Merkmale:
- i) jeder Wandler ist über einen A/D-Umsetzer an eine Speichereinheit (RAM) des Signalspeichers (SS) angeschlossen;
- j) dem Signalspeicher (SS) ist eine der maximalen Anzahl von Wandlern je Gruppe entsprechende Anzahl von Multiplexern (MUX) nachgeschaltet, von denen jeder eine dem Quotienten aus Gesamtzahl der Wandler und Anzahl der Wandler pro Gruppe entsprechende, auf die nächste ganze Zahl aufgerundete Höchstzahl von Eingängen sowie einen an den Multiplizierer (MPL) angeschlossenen Ausgang aufweist (Fig. 3).
4. Peileinrichtung nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß zwischen die
Ausgänge des Multiplizierers (MPL) und die Eingänge
des Kettenaddierers (ADD) eine Verzögerungsschaltung
(VZ) mit abgestufter Verzögerungszeit eingeschaltet
ist, wobei die Verzögerungszeiten jeweils um ein
Vielfaches des Reziprokwertes der Taktfrequenz (f T )
zunehmen.
5. Peileinrichtung, insbesondere akustische Unterwasser-Peileinrichtung
mit einer Vielzahl nebeneinander, vorzugsweise
längs einer gekrümmten Kontur angeordneter Wandler,
von denen jeweils mehrere zur Bildung eines einer ausgewählten
Peilrichtung zugeordneten Richtdiagramms
zu einer Gruppe zusammengefaßt sind und wobei zur
Kompensation der Laufzeitunterschiede einer sich in
Peilrichtung ausbreitenden Wellenfront gegenüber den
einzelnen Wandlern der Gruppe ihre elektrischen
Signale einer Signalverarbeitungseinrichtung zugeführt
werden, gekennzeichnet durch
die folgenden Merkmale für Sendebetrieb:
- k) die digitalen Ausgangssignale eines Sendesignalgenerators (SG) werden im Rhythmus einer Abtastfrequenz in einen Signalspeicher (SS) eingegeben, der eine der Anzahl der Wandler einer Gruppe entsprechende Anzahl von Speichereinheiten (S 1 . . . S 30) sowie eine dem Produkt aus Abtastfrequenz (f A ) und maximaler Laufzeitdifferenz ( τ max ) entsprechende Mindestspeichertiefe aufweist;
- l) ein Koeffizientenspeicher (SK) weist eine der maximalen Anzahl der Wandler einer Gruppe entsprechende Anzahl von Speicherzeilen sowie eine der Anzahl der zu bildenden Richtdiagramme entsprechende Speichertiefe auf und enthält mit den im Signalspeicher (SS) gespeicherten Signalwerten zu multiplizierende Staffelungskoeffizienten (A i, k );
- m) eine Abrufsteuerung (ZA, SV, SU) ruft im Rhythmus einer Taktfrequenz, welche dem Produkt aus Anzahl der gleichzeitig auszusendenden Richtstrahlen und der Richtdiagrammbildungsfrequenz (f D ) entspricht, aus jeder Zeile des Signalspeichers die den einzelnen Wandlern der Gruppe zuzuleitenden Signale (x i ) und aus dem Koeffizientenspeicher (SK) die zugehörigen Staffelungskoeffizienten (A i, k ) ab und führt sie parallel einem Multiplizierer (MPL) zu;
- n) an die den einzelnen Wandlern einer Gruppe zugeordneten Ausgänge des Multiplizierers ist mindestens je ein D/A-Umsetzer angeschlossen, der jeweils über einen Leistungsverstärker (LV) den zugehörigen Sendewandler (W) der Gruppe speist (Fig. 4 und 5).
6. Peileinrichtung nach Anspruch 5, dadurch
gekennzeichnet, daß zwischen die
Leistungsverstärker (LV) und die Sendewandler (W)
eine der maximalen Anzahl der Wandler pro Gruppe entsprechende
Anzahl steuerbarer Leistungsschalter (SCH)
eingeschaltet ist, von denen jeder eine dem Quotienten
aus Gesamtzahl der Wandler und maximaler Anzahl der
Wandler pro Gruppe entsprechende, auf die nächste
ganze Zahl aufgerundete Höchstzahl von Ausgängen aufweist
(Fig. 4).
7. Peileinrichtung nach Anspruch 5, dadurch
gekennzeichnet, daß zwischen die Ausgänge
des Multiplizierers (MPL) und die D/A-Umsetzer
eine der maximalen Anzahl der Wandler pro Gruppe entsprechende
Anzahl von Demultiplexern (DEMUX) eingeschaltet
ist, von denen jeder eine dem Quotienten
aus Gesamtzahl der Wandler und maximaler Anzahl der
Wandler pro Gruppe entsprechende, auf die nächste
ganze Zahl aufgerundete Höchstzahl von Ausgängen aufweist,
an die je ein D/A-Umsetzer angeschlossen ist
(Fig. 5).
8. Peileinrichtung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß
die Abrufsteuerung aus einem Adressensteuerzähler
(ZA), einem Verzögerungszeitspeicher (SV) für den
laufzeitkorrigierten Aufruf der Speicherplätze des
Signalspeichers sowie einem Subtrahierer (SU) oder
Addierer besteht, dem als erste Eingangsgröße die
Ausgangsgrößen des Verzögerungszeitspeichers (SV)
und als zweite Eingangsgröße eine aus der Einschreibzähladresse
für den Signalspeicher abgeleitete Größe
zugeführt werden.
9. Peileinrichtung nach einem der Ansprüche 5 bis 8,
dadurch gekennzeichnet, daß
zwischen die Abrufsteuerung einerseits und die
steuerbaren Leistungsschalter (SCH) bzw. die Demultiplexer
(DEMUX) andererseits ein Wandlerwahlspeicher
(SW) eingeschaltet ist.
10. Peileinrichtung nach Anspruch 5, 6, 7 oder 9, dadurch
gekennzeichnet, daß der
Signalspeicher aus einer zumindest der maximalen Anzahl
von Wandlern (W) pro Gruppe entsprechenden Anzahl
von FIFO-Speichereinheiten besteht und zwischen
einen Adressensteuerzähler (ZA) und den Signalspeicher
(SS) ein Verzögerungszeitspeicher (SV) für den laufzeitkorrigierten
Aufruf der Speicherplätze des
Signalspeichers sowie ein Abwärtszähler (Z) eingeschaltet
sind, dessen einzelne Zählereinheiten (Z i )
auf die Verzögerungszeiten des Verzögerungszeitspeichers
(SV) gesetzt werden und dem der Einschreibtakt
für den Signalspeicher zugeführt wird (Fig. 8).
11. Peileinrichtung nach Anspruch 5, 6, 7 oder 9, dadurch
gekennzeichnet, daß der
Signalspeicher (SS) aus einer zumindest der maximalen
Anzahl von Wandlern (W) pro Gruppe entsprechenden
Anzahl von Speichereinheiten (RAM) besteht und
zwischen einen Adressensteuerzähler (ZA) und den
Signalspeicher (SS) ein Verzögerungszeitspeicher (SV)
für den laufzeitkorrigierten Aufruf der Speicherplätze
des Signalspeichers sowie ein nachgeschalteter
Vor/Rückwärtszähler (Z) eingeschaltet sind, dessen
Ausgangssignale ferner einer der maximalen Anzahl von
Wandlern pro Gruppe entsprechenden Anzahl von Freigabetorschaltungen
(T) zugeführt sind, die zwischen
die Speichereinheiten des Signalspeichers (SS) und
den Multiplizierer (MPL) eingeschaltet sind (Fig. 9).
12. Peileinrichtung, insbesondere akustische Unterwasser-Peileinrichtung
mit einer Vielzahl nebeneinander, vorzugsweise
längs einer gekrümmten Kontur angeordneter
Wandler, von denen jeweils mehrere zur Bildung eines
einer ausgewählten Peilrichtung zugeordneten Richtdiagramms
zu einer Gruppe zusammengefaßt sind und wobei
zur Kompensation der Laufzeitunterschiede einer
sich in Peilrichtung ausbreitenden Wellenfront gegenüber
den einzelnen Wandlern der Gruppe ihre elektrischen
Signale einer Signalverarbeitungseinrichtung
zugeführt werden, gekennzeichnet
durch folgende Merkmale für Sendebetrieb:
- o) der Signalspeicher (SS) weist eine den gesamten Sendeimpuls aufnehmende Speichertiefe auf;
- p) ein Koeffizientenspeicher (SK) weist eine der maximalen Anzahl der Wandler einer Gruppe entsprechende Anzahl von Speicherzeilen sowie eine der Anzahl der zu bildenden Richtdiagramme entsprechende Speichertiefe auf und enthält mit den im Signalspeicher (SS) gespeicherten Signalwerten zu multiplizierende Staffelungskoeffizienten (A i, k );
- q) eine Abrufsteuerung (ZA, SV, SU, SZ, ZAA) für den für alle Wandler einer Gruppe erforderlichen, laufzeitkorrigierten, seriellen Aufruf der Speicherplätze des Signalspeichers (SS) besteht aus einem Adressensteuerzähler (ZA), einem nachgeschalteten Verzögerungszeitspeicher (SV), einem Zwischenspeicher (SZ) und einem auf diesen folgenden Subtrahierer (SU) oder Addierer, der aus den vom Zwischenspeicher (SZ) zugeführten Verzögerungszahlen und den von einem Ausleseadressenzähler (ZAA) zugeleiteten Zahlen die Ausleseadresse für den Signalspeicher (SS) erzeugt;
- r) die Abrufsteuerung ruft im Rhythmus einer Taktfrequenz aus dem Signalspeicher (SS) die den einzelnen Wandlern der Gruppe zuzuleitenden Signale ab und überträgt sie über einen Demultiplexer (DMX) sowie Verzögerungsglieder (VG) parallel an den Multiplizierer (MPL), welchem zugleich aus dem Koeffizientenspeicher (SK) die zugehörigen Staffelungskoeffizienten (A i, k ) zugeleitet werden;
- s) an die den einzelnen Wandlern einer Gruppe zugeordneten Ausgänge des Multiplizierers ist mindestens je ein D/A-Umsetzer angeschlossen, der jeweils über einen Leistungsverstärker (LV) den zugehörigen Sendewandler (W) der Gruppe speist (Fig. 10).
13. Peileinrichtung nach Anspruch 12, dadurch
gekennzeichnet, daß zwischen die
Leistungsverstärker (LV) und die Sendewandler (W) eine
der maximalen Anzahl der Wandler pro Gruppe entsprechende
Anzahl steuerbarer Leistungsschalter (SCH)
eingeschaltet ist, von denen jeder eine dem
Quotienten aus Gesamtzahl der Wandler und maximaler
Anzahl der Wandler pro Gruppe entsprechende, auf die
nächste ganze Zahl aufgerundete Höchstzahl von Ausgängen aufweist.
14. Peileinrichtung nach Anspruch 12, dadurch
gekennzeichnet, daß zwischen die Ausgänge
des Multiplizierers (MPL) und die D/A-Umsetzer
eine der maximalen Anzahl der Wandler pro Gruppe
entsprechende Anzahl von Demultiplexern (DEMUX) eingeschaltet
ist, von denen jeder eine dem Quotienten
aus Gesamtzahl der Wandler und maximaler Anzahl der
Wandler pro Gruppe entsprechende auf die nächste
ganze Zahl aufgerundete Höchstzahl von Ausgängen
aufweist, an die je ein D/A-Umsetzer angeschlossen
ist.
15. Peileinrichtung nach einem der Ansprüche 1 bis 14,
dadurch gekennzeichnet, daß
der Multiplizierer (MPL) eine der maximalen Anzahl
der Wandler pro Gruppe entsprechende Zahl von
parallel arbeitenden Multiplizierstufen (A i ) aufweist.
16. Peileinrichtung nach Anspruch 12, 13, oder 14, dadurch
gekennzeichnet, daß
unter Wegfall des dem Multiplizierer vorgeschalteten Demultiplexers und der nachfolgenden Verzögerungsglieder ein einziger seriell die Signalwerte und die Koeffizientenwerte abarbeitender Multiplizierer vorgesehen ist;
zwischen Koeffizientenspeicher (SK) und Multiplizierer (MPL) ein Zwischenspeicher (SR) eingeschaltet ist;
an den Ausgang des Multiplizierers ein Demultiplexer (DMX) mit einer der Anzahl der Wandler pro Gruppe entsprechenden Anzahl von Ausgängen angeschlossen ist;
und diese über Verzögerungsglieder (VG) an die den Wandlern vorgeschalteten D/A-Umsetzer oder Demultiplexer (DEMUX) angeschlossen sind (Fig. 11).
unter Wegfall des dem Multiplizierer vorgeschalteten Demultiplexers und der nachfolgenden Verzögerungsglieder ein einziger seriell die Signalwerte und die Koeffizientenwerte abarbeitender Multiplizierer vorgesehen ist;
zwischen Koeffizientenspeicher (SK) und Multiplizierer (MPL) ein Zwischenspeicher (SR) eingeschaltet ist;
an den Ausgang des Multiplizierers ein Demultiplexer (DMX) mit einer der Anzahl der Wandler pro Gruppe entsprechenden Anzahl von Ausgängen angeschlossen ist;
und diese über Verzögerungsglieder (VG) an die den Wandlern vorgeschalteten D/A-Umsetzer oder Demultiplexer (DEMUX) angeschlossen sind (Fig. 11).
17. Peileinrichtung nach einem der Ansprüche 12 bis 15,
dadurch gekennzeichnet, daß
unter Wegfall des Ausleseadressenzählers der Signalspeicher
(SS) eine der maximalen Laufzeitdifferenz
entsprechende Speichertiefe aufweist, ein Sendesignalgenerator
(SG) digitale Ausgangssignale
an den Signalspeicher liefert und das
Ausgangssignal eines Einschreibadressenzählers (ZE)
einerseits das Einschreiben des digitalen Sendegeneratorsignals
in den Signalspeicher (SS) steuert und andererseits
zusammen mit den Verzögerungszahlen aus dem
Zwischenspeicher (SZ) zur Bildung der Ausleseadresse
für den Signalspeicher (SS) dem Subtrahierer (SU) zugeführt
wird (Fig. 12).
18. Peileinrichtung nach Anspruch 17, dadurch
gekennzeichnet, daß unter Wegfall des dem
Multiplizierer vorgeschalteten Demultiplexers und der nachfolgenden
Verzögerungsglieder ein einziger seriell die
Signalwerte und die Koeffizientenwerte abarbeitender
Multiplizierer vorgesehen ist; zwischen Koeffizientenspeicher
(SK) und Multiplizierer (MPL) ein Zwischenspeicher
(SR) eingeschaltet ist; an den Ausgang des Multiplizierers
ein Demultiplexer (DMX) mit einer der Anzahl der
Wandler pro Gruppe entsprechenden Anzahl von Ausgängen angeschlossen
ist; und diese über Verzögerungsglieder (VG)
an die den Wandlern vorgeschalteten D/A-Umsetzer oder Demultiplexer
(DEMUX) angeschlossen sind.
19. Peileinrichtung nach einem der Ansprüche 12 bis 18,
dadurch gekennzeichnet, daß
zwischen die Abrufsteuerung einerseits und die steuerbaren
Leistungsschalter (SCH) bzw. die Demultiplexer
(DEMUX) andererseits ein Wandlerwahlspeicher (SW)
eingeschaltet ist.
20. Peileinrichtung nach einem der Ansprüche 1 bis 19,
gekennzeichnet durch einen einem
Rechner (RE) zugeordneten Diagrammspeicher (SD) für
vorgegebene Verzögerungszahlgruppen, Koeffizientengruppen
und Wandlerwahlgruppen, wobei über den Rechner
ausgewählte Verzögerungszahl-, Koeffizienten- und
Wandlerwahlgruppen in den Verzögerungszeitspeicher
(SV) bzw. den Koeffizientenspeicher (SK) bzw. den
Wandlerwahlspeicher (SW) umladbar sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19823218833 DE3218833A1 (de) | 1982-05-19 | 1982-05-19 | Peileinrichtung, insbesondere akustische unterwasser-peileinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19823218833 DE3218833A1 (de) | 1982-05-19 | 1982-05-19 | Peileinrichtung, insbesondere akustische unterwasser-peileinrichtung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3218833A1 true DE3218833A1 (de) | 1989-12-28 |
DE3218833C2 DE3218833C2 (de) | 1992-01-09 |
Family
ID=6163993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19823218833 Granted DE3218833A1 (de) | 1982-05-19 | 1982-05-19 | Peileinrichtung, insbesondere akustische unterwasser-peileinrichtung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3218833A1 (de) |
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- 1982-05-19 DE DE19823218833 patent/DE3218833A1/de active Granted
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DE3218833C2 (de) | 1992-01-09 |
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