DE2022551A1 - Verfahren zur Herstellung eines pn-UEbergangs in Planartechnologie - Google Patents
Verfahren zur Herstellung eines pn-UEbergangs in PlanartechnologieInfo
- Publication number
- DE2022551A1 DE2022551A1 DE19702022551 DE2022551A DE2022551A1 DE 2022551 A1 DE2022551 A1 DE 2022551A1 DE 19702022551 DE19702022551 DE 19702022551 DE 2022551 A DE2022551 A DE 2022551A DE 2022551 A1 DE2022551 A1 DE 2022551A1
- Authority
- DE
- Germany
- Prior art keywords
- trenches
- semiconductor layer
- conductivity type
- layer
- dopant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 38
- 230000000873 masking effect Effects 0.000 claims description 18
- 239000002019 doping agent Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910017604 nitric acid Inorganic materials 0.000 claims description 2
- 230000035515 penetration Effects 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 241000167857 Bourreria Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000010985 leather Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Description
SIEMENS AKTIENGESELLSCHAFT ' München 2, den 8,-Mäi
Berlin und München Witteisbacherplatz 2
YPA 70/1005
Verfahren zur Herstellung eines pn-Übergangs in Planar-
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem unter einer maskierenden. Schicht
endenden pn-übergang in einer Halbleiterschicht des einen Leitungstyps. ■ .
Bei einem bekannten Verfahren zur Herstellung eines Transistors
in Planartechnologie wird auf eine Halbleiterscheibe des einen
Leitungstyps epitaktisches Halbleitermaterial des anderen Leitungstyps abgeschieden. Die Zone des einen Leitungstyps dient
als Kollektor, die Zone des anderen Leitungstyps als Basis»
Nach Anwendung der üblichen Fototechnikwird durch eine Maske
in die Basis eine als Emitter dienende Zone des einen Leitungstyps eindif fundiert, so daß beispielsweise ein npn-Transistor
entsteht.
Zur elektrischen Isolation von anderen, auf derselben Scheibe
angeordneten Bauelementen wird durch Diffusion um den Transistor ein Isolationsrahmen hergestellt. Dieses .Verfahren ist besonders bei Leistüngstransistoren mit dicken epitaktischen Schichten umständlich und bringt viele Nachteile mit sich.
Diese Nachteile können in einer starken Rückdiffusion liegen,
wodurch die Dicke und der V/iderstand der epitaktischen Schicht
geändert werden. Weiterhin sind lange Diffusionszeiten bei Hohen Temperaturen erforderlich. Dadurch wird dieses Verfahreil
einmal aufwendig, zum anderen wird die Lebensdauer der Minoritätsladungsträger in der epitaktischen Schicht abgesenkt. Auch
tritt eine störende Eindiffusion von Fremdstoffen auf.
VPA 9/110/0060 Kot/Dx
109848/1619
BAD OkIGlNAl. *
BAD OkIGlNAl. *
Bei Transistoren in Mesatechnologie endet der pn-übergang zwischen
Kollektor und Basis nicht unter der Oxidschicht. Schlechte Sperreigenschaften des Kollektor-Basis-Übergangs sind die
Folge.
Demgegenüber will die vorliegende Erfindung ein einfaches Verfahren
zur Herstellung planarer Bauelemente angeben, die von benachbarten Bauelementen mechanisch getrennt sind, und bei denen
die ι ii-Über^änge unter, der Oxidschicht enden. Insbesondere
soll das Verfahren zur Herstellung von Leistungstransistoren geeignet sein.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß in die Halbleiterschicht Gräben bis mindestens nahe zu einer unter der
einen Halbleiterschicht des einen Leitungstyps vorgesehenen weiteren
Halbleiterschicht des anderen Leitungstyps eingebracht werden, daß von diesen Gräben aus Dotierstoff des anderen Leitungstyps
in die den Gräben benachbarten Bereiche eindiffundiert wird, derart, daß der pn-übergang zwischen der Halbleiterschicht
des einen Leitungstyps und der weiteren Halbleiterschicht unter der maskierenden Schicht endet.
Bei den nach diesem Verfahren hergestellten Bauelementen enden die pn-Übergänge im Gegensatz zu dem bekannten Mesa-Transistor
unter der schützenden Oxidschicht, die die elektrischen Eigenschaften günstig beeinflußt. Die elektrische Isolation des Bauelements
ist gewährleistet, Kurzschlüsse oder nachteilige Auswirkungen des Isolationsrahmens können nicht auftreten.
Es ist zweckmäßig, die Gräben mindestens so tief einzuätzen, daß die Summe aus deren Tiefe und aus der Eindringtiefe des Dotierstoffs
gleich ist der Dicke der einen Halbleiterschicht. ' Denn nur dadurch wird gewährleistet, daß der pn-übergang untur
die maskierende Schicht umgebogen wird.
Eine Weiterbildung der Erfindung besteht darin, daß gleichzeitig mit der Dotierung der den Gräben benachbarten Bereiche die
eine Halbleiterschicht durch Fenster in der mit den gewünschten
/110/0060 10 9 8 4 β Λ. 1.6 1 9
BAD
Strukturen versehenen maskierenden Schicht mit dem Dotierstoff des anderen leitungstyps teilweise dotiert v/ird (Dmitterdiffusion)
.·Damit wird beispielsweise eine einfache und schnelle Herstellung
eines !Transistors ermöglicht. Der Basis-Kollektor-Übergang
des Transistors endet unter der Oxidschicht.
Die Verwendung von Phosphor als Dotierstoff des anderen Leitungstyps
(η-leitend) hat sich "beispielsweise für die Herstellung eines npn-Transistors als vorteilhaft erwiesen. Bor ist
als Dotierstoff geeignet, wenn ein pnp-Transistor gewünscht ist.
Zum Ätzen der Gräben ist ein Gemisch aus Salpetersäure und Flußsäure zweckmäßig.
Weitere Merkmale und Einzelheiten ergeben sich aus der nachfolgenden
Beschreibung eines Ausführungsbeispiels anhand der Figuren 1 - 4-, in denen die Herstellung eines npn-Leistungstransi-rr
stors in Schnitten dargestellt ist.
In den Figuren 1-4 werden für sich entsprechende Teile die gleichen Besugszeichen verwendet.
Auf ein η -leitendes Silicium-Halbleitersubstrat 1 wird eine
hoherohmige p-leitende Silicium-Halbleiterschicht 3 epitaktisch
aufgebracht. Das Halbleitersubstrat I dient bei dem fertigen Bauelement als Kollektor, die Halbleiterschicht 3 als Basis.
Die Halbleiterschicht 3 wird nit einer maskierenden Schicht 5
versehen, in die mit Hilfe <?.er Fototechnik Gräben 7,9 eingebracht
werden (Fig. 1), so daß ein nicht mit der maskierenden Schicht 5 bedecktes Raster au:r der Halbleiterschicht 3 entsteht.
Die maskierende Schicht 5 besteht aus einem thermisch erzeugten
Oxid, zum Beispiel aus Siliciumdioxid.
Die derart strukturierte Schicht 5 c'ient als Maske für den nachfolgenden
Ätapx'ozeß, durch den die Gräben 7,9 bis zum Substrat
1 vertieft werden (Fig. 2). Als At:-:Eittel wird ein Gemisch aus
SaIpetersäur3 und Flunsäure vsi'wenoet, dessen Ätzrate für Silicium
um ein Vielfaches grüßer ist als für Siliciumdioxid. Dadurch wird gewährleistet, daß einerseits die p-lcitenue HaIb-
-',■■ O/-.1G iV-.-.r- 109848/1619 __ , __
BAD
lederschicht 3 durchtrennt wird, daß aber andererseits eine
für die später durchzuführende IDmitterdiffusion ausreichende
maskierende Schicht 5 zurückbleibt.
Mit Hilfe eines weiteren fotolithografischen Prozesses wird das 2mitterfenster 11 in der maskierenden Schicht 5 freigelegt. Dann
wird Phosphor durch das Fenster 11 in die Halbleiterschicht 3 eindiffundiert, so daß eine Emitterzone 13 entsteht. Gleichzeitig
diffundiert der Phosphor auch von den Gräben 7,9 in die Bereiche der p-leitenden Halbleiterschicht 3, die den Gräben
7,9 benachbart sind. Schließlich findet hier eine Umdotierung
statt, so daß η-leitende Zonen 17,19 entstehen, die mit dem η-leitenden Halbleitersubstrat 1 zusammenhängen, was in der Figur
3 durch gestrichelte Linien 21 und eine engere Schraffur
der Zonen 17,19 angedeutet wurde'. Der pn-übergang zwischen Basis und Kollektor endet damit unter der maskierenden Schicht 5,
da die Zonen 17,19 wegen ihrer gleichen Dotierung dem Kollektor zuzurechnen sind. Während dieses Diffusionsvdrganges bildet sich
auf der Oberfläche der Anordnung eine Phosphorglasschicht 23. Gleichzeitig entstehen in den Gräben 7,9 und im Emitterfenster
11 zwischen der Phosphorglasschicht 23 und dem Halbleitermaterial
Siliciumdioxidschichten 24, 25, 29.
In die maskierende Schicht 5 werden Kontaktfenster 27,28 und in
die Siliciumdioxidschicht 29 ein Kontaktfenster 30 mit Hilfe der üblic'ien Fobotechnik eingebracht. Gleichzeitig wird die Siliciumdioxidschicht
24 am Boden der Gräben 7,9 durchgeätzt. Die Fenster 27, 28, 30 werden mit Kontaktmetall 37, 38, 40 gefüllt.
Dies kann mit Hilfe der Maskierungstechnik oder durch ganzflächige Bedampfung unter Anwendung der Fototechnik oder galvanisch
geschehen.
Schließlich wird das Halbleiters\ibstrat in den Gräben 7,9, deren
Boden schon zuvor von der Siliciumdioxidschicht freigelegt wurde, durch Ätzen oder mechanisch durchtrennt, was in der Figur 3
durch strichpunktierte Linien 35 angedeutet wurde.
VPA 9/110/0060 ' _5_
109848/1619
BAD ORIGINAL
Die Gräben 7»9 erfüllen also bei diesem Verfahren in vorteilhafter
Weise gleichzeitig zwei Funktionen; Einmal dienen sie
zur Bildung der Zonen17,19»die den Basis-Kollektor-Übergang
unter der maskierenden Schicht 5 enden lassen. Zum anderen ermöglichen
sie eine einfache Durchtrennung des'Halbleitersubstrats
1 längs der Linien 55 zur Bildung einzelner Bauelemente.
8 Patentansprüche
4 Figuren
4 Figuren
VPA 9/110/0060
109848/1619
Claims (8)
- Verfahren zur Herstellung eines Halbleiterbauelements mit
einem unter einer maskierenden Schicht endenden pn-übergang in einer Halbleiterschicht des einen Leitungstyps,
dadurch gekennzeichnet, daß in die Halbleiterschicht Gräben bis mindestens nahe zu einer unter der einen Halbleiterschicht des einen Leitungstyps vorgesehenen weiteren Halbleiterschicht des anderen Leitungstyps eingebracht werden, daß von diesen Gräben aus Dotierstoff des anderen Leitungstyps in die den Gräben benachbarten Bereiche eindiffundiert v/ird, derart, daß der pn-übergang zwischen der Halbleiterschicht des einen Leitungstyps und der weiteren Halbleiterschicht unter der maskierenden
Schiclit endet. - 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Gräben mindestens so tief eingeätzt werden, daß die Summe aus deren Tiefe und aus der
Eindringtiefe des Dotierstoffs des anderen Leitungstyps in die Halbleiterschicht des einen Leitungstyps gleich ist der Schichtdicke der Halbleiterschicht des einen Leitungstyps. - 3. Verfahren nach Anspruch 1:=, dadurch gekennzeichnet, daß gleichzeitig mit der Dotierung der den Gräben benachbarten Bereiche die eine Halbleiterschicht durch ein Fenster in der mit den gewünschten Strukturen versehenen maskierenden Schicht mit dem Dotierstoff des anderen Leitungstyps teilweise dotiert v/ird.
- 4. Verfahren nach einem oder mehreren der Ansprüche 1-3,
dadurch gekennzeichnet, daß als
Dotierstoff des anderen Leitungstyps Phosphor verwendet
wird.VPA 9/110/0060 -7 - - 5· Verfahren nach einem oder mehreren der Ansprüche 1-3» d a du rc h g e k e tin ζ eich η e t , daß als Dotierstoff des anderen Leitungstyps Bor verwendet wird.
- 6. Verfahren zur Herstellung eines Leistungstransistors nach • einem oder mehreren der Ansprüche 1 -5, d a du r c h' g e k e η η ζ e i c h η e t , daß die eine Halbleiterschieht als Basis und die weitere Halbleiterschicht als Kollektor verwendet wird, daß nach Ätzung der Gräben durch die strukturierte maskierende Schicht die Emitterdiffusion, und gleichzeitig mit demselben Dotierstoff die Diffusion der den Gräben benachbarten Bereiche durchgeführt wird, derart, daß der Basis-Kollektor-Übergang unter der maskierenden Schicht endet, wobei sich während dieser Diffusion in den Penstern der maskierenden Schicht und in den Gräben eine Oxidschicht bildet, daß nach Öffnung der Kontaktfenster die gewünschten Metallisierungen vorgenommen werden, und daß schließlich die weitere Halbleiterschicht des anderen Leitungstyps in den Gräben mechanisch oder durch Ätzen durehtrennt wird. -
- 7. Verfahren nach einem oder mehreren der Ansprüche 1 - 3 und 6, dadurch ge k e η η ζ eic h η e t ,. v daß die eine Harbleiterschicht auf ein Halbleitersubstrat epitaktisch abgeschieden wird.
- 8. Verfahren nach einem der Ansprüche 1 - 7, d a d u r c hg e k e η η ζ ei c h η e t , daß zum Ätzen der Gräben ein Gemisch von Salpetersäure mit Flußsäure verwendet wird.Leerseite
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19702022551 DE2022551A1 (de) | 1970-05-08 | 1970-05-08 | Verfahren zur Herstellung eines pn-UEbergangs in Planartechnologie |
| CH510471A CH521668A (de) | 1970-05-08 | 1971-04-07 | Verfahren zur Herstellung eines Halbleiterbauelements |
| AT348471A AT334978B (de) | 1970-05-08 | 1971-04-22 | Verfahren zur herstellung mehrerer halbleiterbauelemente |
| GB1366571A GB1309228A (en) | 1970-05-08 | 1971-05-07 | Production of semiconductor components |
| FR7116553A FR2088436B1 (de) | 1970-05-08 | 1971-05-07 | |
| NL7106312A NL7106312A (de) | 1970-05-08 | 1971-05-07 | |
| SE605571A SE360217B (de) | 1970-05-08 | 1971-05-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19702022551 DE2022551A1 (de) | 1970-05-08 | 1970-05-08 | Verfahren zur Herstellung eines pn-UEbergangs in Planartechnologie |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2022551A1 true DE2022551A1 (de) | 1971-11-25 |
Family
ID=5770606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19702022551 Pending DE2022551A1 (de) | 1970-05-08 | 1970-05-08 | Verfahren zur Herstellung eines pn-UEbergangs in Planartechnologie |
Country Status (7)
| Country | Link |
|---|---|
| AT (1) | AT334978B (de) |
| CH (1) | CH521668A (de) |
| DE (1) | DE2022551A1 (de) |
| FR (1) | FR2088436B1 (de) |
| GB (1) | GB1309228A (de) |
| NL (1) | NL7106312A (de) |
| SE (1) | SE360217B (de) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116487413B (zh) * | 2023-04-13 | 2024-04-12 | 锦州辽晶电子科技股份有限公司 | 一种低放大倍数变化率的功率晶体管及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3328651A (en) * | 1963-10-29 | 1967-06-27 | Sylvania Electric Prod | Semiconductor switching device and method of manufacture |
| US3491434A (en) * | 1965-01-28 | 1970-01-27 | Texas Instruments Inc | Junction isolation diffusion |
-
1970
- 1970-05-08 DE DE19702022551 patent/DE2022551A1/de active Pending
-
1971
- 1971-04-07 CH CH510471A patent/CH521668A/de not_active IP Right Cessation
- 1971-04-22 AT AT348471A patent/AT334978B/de not_active IP Right Cessation
- 1971-05-07 FR FR7116553A patent/FR2088436B1/fr not_active Expired
- 1971-05-07 GB GB1366571A patent/GB1309228A/en not_active Expired
- 1971-05-07 NL NL7106312A patent/NL7106312A/xx unknown
- 1971-05-10 SE SE605571A patent/SE360217B/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FR2088436B1 (de) | 1976-05-28 |
| CH521668A (de) | 1972-04-15 |
| AT334978B (de) | 1977-02-10 |
| SE360217B (de) | 1973-09-17 |
| GB1309228A (en) | 1973-03-07 |
| FR2088436A1 (de) | 1972-01-07 |
| NL7106312A (de) | 1971-11-10 |
| ATA348471A (de) | 1976-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE1614283C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
| DE1764464C3 (de) | Verfahren zur Herstellung eines lateralen Transistors | |
| EP0071665B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor | |
| DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
| DE1295093B (de) | Halbleiterbauelement mit mindestens zwei Zonen entgegengesetzten Leitungstyps | |
| DE2655400A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
| DE2441432B2 (de) | Verfahren zur Herstellung eines VMOS-Transistors | |
| DE2032201A1 (de) | Integnerbare Planarstruktur eines Transistors, insbesondere fur integrier te Schaltungen verwendbarer Schottky Sperr schicht Transistor | |
| DE1764155C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes aus einem Siliciumkörper | |
| DE1959895A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
| DE2133979C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
| DE2109352C2 (de) | Verfahren zum Herstellen eines lateralen bipolaren Halbleiter-Bauelements | |
| DE1964979B2 (de) | Halbleiterbauelement mit wenigstens einem lateralen transistor und verfahren zu seiner herstellung | |
| DE1764570B2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit zueinander komplementären NPN- und PNP-Transistoren | |
| DE1297762B (de) | Sperrschicht-Feldeffekttransistor | |
| DE1964837B2 (de) | Verfahren zur Herstellung einer lichtemittierenden Halbleiterdiode | |
| DE1644028A1 (de) | Verfahren zum Eindiffundieren von Stoerstellen in einen begrenzten Bereich eines Halbleiterkoerpers | |
| DE2364753A1 (de) | Halbleitervorrichtung | |
| DE1439758A1 (de) | Verfahren zur Herstellung passivierter Transistoren mit nichtdiffundierter Basiszone in einem Halbleiterkoerper | |
| DE2039091A1 (de) | Transistor mit minimaler Seiteninjektion in einem monolithischen Halbleiterkoerper und Verfahren zur Herstellung dieses Transistors | |
| DE1802849B2 (de) | Verfahren zum herstellen einer monolithischen schaltung | |
| DE1803026C3 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
| DE2022551A1 (de) | Verfahren zur Herstellung eines pn-UEbergangs in Planartechnologie | |
| DE2403816A1 (de) | Halbleiteranordnung und verfahren zur herstellung einer derartigen anordnung | |
| DE1464305B2 (de) | Verfahren zum Herstellen von Halbleiterbauelementen sowie nach diesem Verfahren hergestellte Bauelemente |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OHJ | Non-payment of the annual fee |