DE19844451A1 - Sperrschicht und Herstellungsverfahren dafür - Google Patents
Sperrschicht und Herstellungsverfahren dafürInfo
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Description
Die Erfindung betrifft eine Sperrschicht und ein
Herstellungsverfahren dafür, mit der die Haftung zwischen einer
elektrischen Verbindungsschicht und einer elektrischen Schicht
verbessert wird.
Mit der zunehmenden Integration von integrierten Schaltungen
erhöht sich entsprechend die Anzahl der für die elektrischen
Verbindungen der Bauelemente erforderlichen Metallverbindungen.
Dies gilt insbesondere für die Herstellung von VLSI-
Schaltkreisen im tiefen Submikrometerbereich. Eine wichtige und
wünschenswerte Eigenschaft von Metallverbindungen ist die gute
Leitfähigkeit, auch dann, wenn die Kontaktfläche sehr klein
ist. Zur Zeit wird zum Ausbilden von Metallverbindungen am
häufigsten Aluminium verwendet. Kupfer jedoch hat einen
kleineren Widerstand und einen höheren Schmelzpunkt. Da sich
der Grad der Integration weiter erhöht, hat Kupfer daher das
Potential, in der kommenden Generation Aluminum als Material
zum Ausbilden von Verbindungen zu ersetzen, ungeachtet der noch
immer existierenden oder vorhersehbaren Probleme, die mit der
Anwendung von Kupfer verbunden sind.
Fig. 1 zeigt einen Querschnitt einer herkömmlichen
Sperrschichtstruktur. Wie aus Fig. 1 ersichtlich, wird bei dem
herkömmlichen Verfahren zur Ausbildung einer Sperrschicht
zuerst eine leitende Schicht 11, beispielsweise eine
Metalleitungsstruktur, auf einem Halbleitersubstrat 10
ausgebildet. Danach wird eine dielektrische Schicht 12 auf der
leitenden Schicht 11 und dem Substrat 10 ausgebildet. Die
dielektrische Schicht 12 kann durch Verwenden eines
dielektrischen Materials mit geringer Permittivität ausgebildet
werden. Anschließend wird eine Öffnung 14 in der dielektrischen
Schicht 12 ausgebildet und diese Öffnung 14 wird mit einem
Material mit sehr guter Leitfähigkeit, beispielsweise Wolfram,
Kupfer oder Aluminium, gefüllt. Im allgemeinen wird eine
Sperrschicht auf den die Öffnung 14 begrenzenden Seitenflächen
der dielektrischen Schicht 12 und auf der durch die Öffnung 14
freigelegte Oberfläche der leitenden Schicht 11 ausgebildet.
Der Grund für die Ausbildung der Sperrschicht 13 ist, die
Haftung des leitenden Materials an den die Öffnung 14
begrenzenden Seitenwänden der dielektrischen Schicht 12 zu
erhöhen und eine Diffusion des leitenden Materials in die
dielektrische Schicht zu verhindern. Die zur Zeit allgemein
verwendeten Materialien für eine Sperrschicht weisen
Titan/Titannitrid (Ti/TiN), Wolframnitrid (WN), Tantal (Ta) und
Tantalnitrid (TaN) auf.
Fig. 2 zeigt einen Querschnitt einer herkömmlichen
Sperrschichtstruktur, welche durch einen Damaszener-Prozeß
(damascene) ausgebildet wird. Wie aus Fig. 2 ersichtlich, wird
bei diesem herkömmlichen Verfahren zur Ausbildung einer
Sperrschichtstruktur zuerst eine leitende Schicht 21 auf einem
Halbleitersubstrat 20 ausgebildet. Die leitende Schicht 21 kann
beispielsweise eine erste Metalleitungsstruktur sein. Danach
wird eine dielektrische Schicht 22 auf der leitenden Schicht 21
und dem Substrat 20 ausgebildet. Die dielektrische Schicht kann
durch Verwenden eines dielektrischen Materials mit geringer
Permittivität ausgebildet werden. Anschließend werden
nacheinander eine zweite Öffnung 24 und eine in diese mündende
erste Öffnung 23 in der dielektrischen Schicht 22 ausgebildet.
Dann wird eine Sperrschicht 25 auf den die erste Öffnung 23 und
zweite Öffnung 24 begrenzenden Seitenflächen der dielektrischen
Schicht 22 ausgebildet. Die am häufigsten verwendeten
Materialien für die Sperrschicht weisen Titan/Titannitrid
(Ti/TiN), Wolframnitrid (WN), Tantal (Ta) und Tantalnitrid
(TaN) auf. Der Grund für die Ausbildung der Sperrschicht 25
ist, die Haftung des darauf ausgebildeten leitenden Materials
zu erhöhen und eine Diffusion des leitenden Materials in die
dielektrische Schicht zu verhindern. Im nächsten Schritt wird
eine leitende Schicht 26 in den Öffnungen 23 und 24 sowie auf
der dielektrischen Schicht 22 ausgebildet. Die leitende Schicht
26 kann durch Verwenden eines Materials, welches eine gute
elektrische Leitfähigkeit aufweist, beispielsweise Wolfram,
Kupfer oder Aluminium, ausgebildet werden. Abschließend wird
die leitende Schicht 26 durch chemisch-mechanisches Polieren
(CMP) geglättet, um den Damaszener-Herstellungsprozeß zu
vervollständigen. Der Vorteil beim Verwenden des Damaszener-
Prozesses ist, daß eine elektrische Verbindung und eine zweite
Metalleitungsstruktur im selben Prozeßschritt ausgebildet
werden können. Beispielsweise wird die elektrische Verbindung
in der ersten Öffnung 23 ausgebildet und die zweite
Metalleitungsstruktur in der zweiten Öffnung 24 ausgebildet.
Jedoch weisen die oben beschriebenen herkömmlichen Verfahren
zum Herstellen einer Sperrschicht Mängel auf. Erstens, wenn
Kupfer (zukünftiger Trend) als Material zum Auffüllen der
Öffnung verwendet wird, kann eine Sperrschicht, welche unter
Verwenden des herkömmlichen Materials und Verfahrens
hergestellt wurde, die Diffusion nicht verhindern, da die
zwischen dem Kupfer und dem dielektrischen Material
auftretenden Diffusionen sehr stark sind. Für die dielektrische
Schicht wird häufig organisches dielektrisches Material mit
geringer Permittivität verwendet. Die Haftung zwischen diesem
Material und dem herkömmlichen Sperrschichtmaterial ist jedoch
schlecht, weil das dielektrische Material mit geringer
Permittivität eine hohe Feuchtigkeitsabsorptionsfähigkeit
(moisture absorption capacity) hat. Dies gilt insbesondere für
organische dielektrische Materialen mit geringer Permittivität.
Daher verbleibt ein Feuchtigkeitsfilm auf der Oberfläche der
dielektrischen Schicht. Daher weist die dielektrische Schicht
eine schlechte Haftung mit der Sperrschicht und der darauf
ausgebildeten leitenden Schicht auf.
Im Lichte der oben beschriebenen Verfahren, ist es erforderlich
ein Verfahren zum Herstellen einer Sperrschicht
bereit zustellen, welche die oben angegebenen Probleme nicht
hat.
Durch die Erfindung werden eine Sperrschicht und ein
Herstellungsverfahren dafür bereitgestellt, bei der die Haftung
zwischen einer dielektrischen Schicht mit geringer
Permittivität und der Sperrschicht erhöht wird und die
Fähigkeit der Sperrschicht, die Diffusion des leitenden
Materials in die dielektrische Schicht zu verhindern,
verbessert wird. Zusätzlich wird die Oberfläche der
dielektrischen Schicht mit geringer Permittivität durch die
erfindungsgemäße Sperrschicht geschützt und dadurch die Wirkung
dieser Oberfläche als Feuchtigkeitsabsorptionsoberfläche
(moisture absorption surface) minimiert.
Um dies zu erreichen, wird erfindungsgemäß eine
Sperrschichtstruktur bereitgestellt, welche ein
Halbleitersubstrat, auf dem eine leitende Schicht ausgebildet
ist, und eine auf der leitenden Schicht und dem
Halbleitersubstrat ausgebildete dielektrische Schicht aufweist.
Die dielektrische Schicht hat eine Öffnung, welche die leitende
Schicht freilegt, und kann beispielsweise eine dielektrische
Schicht mit geringer Permittivität sein. Eine erste
Sperrschicht ist an den die Öffnung begrenzenden Seitenflächen
der dielektrischen Schicht und an deren Oberfläche ausgebildet;
diese erste Sperrschicht kann eine Silizium oder dotiertes
Siliziumaufweisende Schicht sein. Eine zweite Sperrschicht ist
auf der ersten Sperrschicht ausgebildet. Diese zweite
Sperrschicht kann eine Titan/Titannitridschicht (Ti/TiN), eine
Wolframnitridschicht (WN), eine Tantalschicht (Ta) oder eine
Tantalnitridschicht (TaN) sein.
Erfindungsgemäß wird ferner ein Verfahren zum Herstellen einer
Sperrschicht bereitgestellt. Bei diesem erfindungsgemäßen
Verfahren wird zuerst ein Halbleitersubstrat mit einer darauf
ausgebildeten leitenden Schicht bereitgestellt. Danach wird
eine dielektrische Schicht, beispielsweise eine organische
dielektrische Schicht mit geringer Permittivität, auf der
leitenden Schicht und dem Halbleitersubstrat ausgebildet.
Anschließend wird eine Öffnung, welche die leitende Schicht
freilegt, in der dielektrischen Schicht ausgebildet. Danach
wird eine erste Sperrschicht auf den die Öffnung begrenzenden
Seitenflächen und an deren Oberfläche ausgebildet. Die erste
Sperrschicht kann eine Silizium oder dotiertes Silizium
aufweisende Schicht sein, welche durch ein plasmaunterstütztes
CVD-Verfahren (plasma enhanced chemical vapour deposition,
PECVD), ein Tiefdruck-CVD-Verfahren (low pressure chemical
vapour deposition, LPCVD), ein Elektronenstrahl-
Verdampfungsverfahren oder ein Sputter-Verfahren ausgebildet
werden kann. Abschließend wird eine zweite Sperrschicht auf der
ersten Sperrschicht ausgebildet. Die zweite Sperrschicht kann
eine Titan/Titannitridschicht (Ti/TiN), eine
Wolframnitridschicht (WN), eine Tantalschicht (Ta) oder eine
Tantalnitridschicht (TaN) sein.
Die Erfindung wird anhand bevorzugter Ausführungsformen mit
Hilfe der Zeichnung näher erläutert.
In der Zeichnung zeigen,
Fig. 1 einen Querschnitt einer herkömmlichen
Sperrschichtstruktur;
Fig. 2 einen Querschnitt einer herkömmlichen
Sperrschichtstruktur, welche durch einen Damaszener-Prozeß
hergestellt wird;
Fig. 3A bis 3D einen Querschnitt einer Sperrschicht nach
einer ersten bevorzugten Ausführungsform der Erfindung, wobei
die Herstellungsschritte zum Ausbilden einer Sperrschicht auf
einer eine Öffnung begrenzenden Oberfläche dargestellt sind.
Fig. 4A bis 4D einen Querschnitt einer Sperrschicht nach
einer zweiten bevorzugten Ausführungsform der Erfindung, wobei
die Herstellungsschritte zum Ausbilden einer Sperrschicht unter
Verwenden eines Damaszener-Prozeß dargestellt sind.
Die Erfindung wird anhand der Zeichnung näher erläutert. Wo es
möglich ist, beziehen sich die gleichen Referenznummern in der
Zeichnung und der Beschreibung auf gleiche oder ähnliche Teile
der erfindungsgemäßen Sperrschichtstruktur.
Fig. 3A bis 3D zeigen einen Querschnitt einer Sperrschicht
nach einer ersten bevorzugten Ausführungsform der Erfindung,
wobei die Herstellungsschritte zum Ausbilden einer Sperrschicht
auf einer eine Öffnung begrenzenden Oberfläche der
dielektrischen Schicht dargestellt sind.
Wie aus Fig. 3A ersichtlich, wird zuerst ein
Halbleitersubstrat 30 mit einer darauf ausgebildeten leitenden
Schicht 31 bereitgestellt. Die leitende Schicht 31 kann
beispielsweise ein Source/Drainbereich eines Transistors oder
eine Metalleitungsstruktur sein. Danach wird eine dielektrische
Schicht 32 auf der leitenden Schicht 31 und dem
Halbleitersubstrat 30 ausgebildet. Die dielektrische Schicht 32
kann beispielsweise eine organische dielektrische Schicht mit
geringer Permittivität oder eine Oxidschicht sein. Anschließend
wird die dielektrische Schicht 32 derart strukturiert, daß
darin eine Öffnung 33, welche die leitende Schicht 31 freilegt,
ausgebildet wird.
Wie aus Fig. 3B ersichtlich, werden das freigelegte
Halbleitersubstrat 30 und die freigelegte dielektrische Schicht
32 unter Verwenden eines Trocken- oder Naßreinigungsverfahrens
gereinigt. Danach wird eine Plasmabehandlung durchgeführt, um
das freigelegte Halbleitersubstrat 30 und die freigelegte
dielektrische Schicht 32 zu reinigen. Die Plasmabehandlung kann
unter Verwenden von plasmaaufweisendem Argon (Ar), Wasserstoff
(H2) oder Argon/Wasserstoff ausgeführt werden. Anschließend
wird eine dünne erste Sperrschicht 34 auf den die Öffnung 33
begrenzenden Seitenflächen der dielektrischen Schicht 32 und an
deren Oberfläche sowie bevorzugt auf der durch die Öffnung
freigelegte Oberfläche der leitenden Schicht 31 ausgebildet.
Die erste Sperrschicht 34 wird vorzugsweise mit einer
Schichtdicke kleiner als 300 Å aufgetragen und ist eine
dotierte Siliziumschicht oder eine mit Silizium dotierte
Schicht. Die erste Sperrschicht 34 kann unter Verwenden eines
plasmaunterstützten CVD-Verfahrens (PECVD), eines Tiefdruck-
CVD-Verfahrens (LPCVD), eines Elektronenstrahl-
Verdampfungsverfahrens oder eines Sputter-Verfahrens
ausgebildet werden. Dabei ist die Haftung zwischen der ersten
Sperrschicht 34 und der organischen dielektrischen Schicht mit
geringer Permittivität sehr gut und die erste Sperrschicht kann
ferner die Feuchtigkeitsabsorption der organischen
dielektrischen Schicht verringern.
Wie aus Fig. 3C ersichtlich, wird eine zweite Sperrschicht 35
auf der ersten Sperrschicht 34 ausgebildet. Die zweite
Sperrschicht 35 kann beispielsweise eine
Titan/Titannitridschicht (Ti/TiN), eine Wolframnitridschicht
(WN), eine Tantalschicht (Ta) oder eine Tantalnitridschicht
(TaN) sein und wird durch ein CVD-Verfahren ausgebildet.
Wie aus Fig. 3D ersichtlich, wird abschließend ein leitendes
Material, beispielsweise Wolfram, Kupfer oder Aluminium, auf
der dielektrischen Schicht 32 ausgebildet und in die Öffnung 33
gefüllt. Danach wird die leitende Schicht unter Verwenden eines
chemisch-mechanischen Polierprozesses (CMP) poliert, um die
dielektrische Schicht 32 freizulegen. Dadurch wird die
Verbindungsstruktur 36 ausgebildet.
Fig. 4A bis 4D zeigen einen Querschnitt einer Sperrschicht
nach einer zweiten bevorzugten Ausführungsform der Erfindung,
wobei die Herstellungsschritte zum Ausbilden einer Sperrschicht
unter Verwenden eines Damaszener-Prozesses dargestellt sind.
Wie aus Fig. 4A ersichtlich, wird zuerst ein
Halbleitersubstrat 40 mit einer darauf ausgebildeten leitenden
Schicht 41 bereitgestellt. Die leitende Schicht 41 kann
beispielsweise ein Source/Drainbereich eines Transistors oder
eine Metalleitungsstruktur sein. Dann wird eine dielektrische
Schicht 42 auf der leitenden Schicht 41 und dem
Halbleitersubstrat 40 ausgebildet. Die dielektrische Schicht 42
kann beispielsweise eine organische dielektrische Schicht mit
geringer Permittivität oder eine Oxidschicht sein. Anschließend
wird die dielektrische Schicht 42 derart strukturiert, daß eine
erste Öffnung 44 in der dielektrischen Schicht ausgebildet
wird, wobei die Tiefe der ersten Öffnung 44 kleiner als die
Schichtdicke der dielektrischen Schicht 42 ist. Danach wird die
dielektrische Schicht 42 derart selektiv weitergeätzt, daß eine
in die erste Öffnung mündende zweite Öffnung 43, welche die
leitende Schicht 41 freilegt, unterhalb der ersten Öffnung 44
ausgebildet wird, wobei der Durchmesser der zweiten Öffnung 43
kleiner als der Durchmesser der ersten Öffnung 44 ist.
Wie aus Fig. 4B ersichtlich, werden das freigelegte
Halbleitersubstrat 40 und die freigelegte dielektrische Schicht
42 unter Verwenden eines Trocken- oder Naßreinigungsverfahrens
gereinigt. Danach wird eine Plasmabehandlung durchgeführt, um
das freigelegte Halbleitersubstrat 40 und die freigelegte
dielektrische Schicht 42 zu reinigen. Die Plasmabehandlung kann
unter Verwenden von plasmaaufweisendem Argon (Ar), Wasserstoff
(H2) oder Argon/Wasserstoff ausgeführt werden. Anschließend
wird eine erste Sperrschicht 45 auf den die erste Öffnung 44
und die zweite Öffnung 43 begrenzenden Seitenflächen und an
deren Oberfläche ausgebildet. Die erste Sperrschicht 45 wird
vorzugsweise mit einer Schichtdicke kleiner als 300 Å
aufgetragen und ist eine dotierte Siliziumschicht oder eine mit
Silizium dotierte Schicht. Die erste Sperrschicht 45 kann unter
Verwenden eines plasmaunterstützten CVD-Verfahrens (PECVD),
eines Tiefdruck-CVD-Verfahrens (LPCVD), eines Elektronenstrahl-
Verdampfungsverfahrens oder eines Sputter-Verfahrens
ausgebildet werden. Die erste Sperrschicht 45 kann die Haftung
mit einer organischen dielektrischen Schicht mit geringer
Permittivität erhöhen und die Feuchtigkeitsabsorption der
organischen dielektrischen Schicht verringern.
Wie aus Fig. 4C ersichtlich, wird eine zweite Sperrschicht 46
auf der ersten Sperrschicht 45 ausgebildet. Die zweite
Sperrschicht 46 kann beispielsweise eine
Titan/Titannitridschicht (Ti/TiN), eine Wolframnitridschicht
(WN), eine Tantalschicht (Ta) oder eine Tantalnitridschicht
(TaN) sein und wird durch ein CVD-Verfahren ausgebildet.
Wie aus Fig. 4D ersichtlich, wird abschließend ein leitendes
Material wie Wolfram, Kupfer oder Aluminium auf der
dielektrischen Schicht 42 ausgebildet und in die erste Öffnung
44 sowie die zweite Öffnung 43 gefüllt. Danach wird die
leitende Schicht unter Verwenden eines chemisch-mechanischen
Polierprozesses (CMP) poliert, um die dielektrische Schicht 42
freizulegen. Dadurch wird die Verbindungsstruktur, welche durch
ein Damaszener-Prozeß ausgebildet wird, festgelegt. Die
Verwendung des Damaszener-Prozeß ist vorteilhaft, da zum
Ausbilden einer Verbindung und einer zweiten
Metalleitungsstruktur derselbe Prozeßschritt verwendet wird.
Beispielsweise wird eine elektrische Verbindungsstruktur in der
zweiten Öffnung 43 ausgebildet, während eine zweite
Metalleitungsstruktur in der ersten Öffnung 44 ausgebildet
wird.
Zusammenfassend weist das erfindungsgemäße Verfahren zum
Ausbilden einer Sperrschicht die folgende Eigenschaften auf:
- 1. Die erste Sperrschicht 34, beispielsweise eine dotierte Siliziumschicht kann die Haftung mit der organischen dielektrischen Schicht 32 mit geringer Permittivität erhöhen.
- 2. Die erste Sperrschicht 34 kann die Oberfläche der organischen dielektrischen Schicht 32 mit geringer Permittivität schützen. Daher wird Feuchtigkeit in der dielektrischen Schicht 32 minimiert.
- 3. Die erfindungsgemäße erste Sperrschicht 34 kann die Spannung zwischen der dielektrischen Schicht 32 und der anschließend aufgebrachten Metallschicht 36 reduzieren.
- 4. Die erste Sperrschicht 34 kann zusammen mit der zweiten Sperrschicht 35 die Diffusion des Materials der anschließend aufgebrachten Metallschicht 36 in die dielektrische Schicht 32 wirksam verhindern.
Claims (30)
1. Sperrschichtstruktur mit:
einem Halbleitersubstrat (30) mit einer darauf ausgebildeten leitenden Schicht (31);
einer auf der leitenden Schicht (31) und dem Halbleitersubstrat (30) ausgebildeten dielektrischen Schicht (32), wobei die dielektrische Schicht (32) eine Öffnung (33) aufweist, welche die leitende Schicht (31) freilegt;
einer Silizium aufweisenden ersten Sperrschicht (34) auf den die Öffnung (33) begrenzenden Seitenflächen der dielektrischen Schicht (32) und an deren Oberfläche; und
einer zweiten Sperrschicht (35) auf der ersten Sperrschicht (34).
einem Halbleitersubstrat (30) mit einer darauf ausgebildeten leitenden Schicht (31);
einer auf der leitenden Schicht (31) und dem Halbleitersubstrat (30) ausgebildeten dielektrischen Schicht (32), wobei die dielektrische Schicht (32) eine Öffnung (33) aufweist, welche die leitende Schicht (31) freilegt;
einer Silizium aufweisenden ersten Sperrschicht (34) auf den die Öffnung (33) begrenzenden Seitenflächen der dielektrischen Schicht (32) und an deren Oberfläche; und
einer zweiten Sperrschicht (35) auf der ersten Sperrschicht (34).
2. Sperrschichtstruktur nach Anspruch 1, bei der die leitende
Schicht (31) einen Source/Drainbereich eines Transistors
aufweist.
3. Sperrschichtstruktur nach Anspruch 1, bei der die leitende
Schicht (31) eine Metalleitungsstruktur aufweist.
4. Sperrschichtstruktur nach Anspruch 1, bei der die
dielektrische Schicht (32) aus einem dielektrische Material mit
geringer Permittivität ist.
5. Sperrschichtstruktur nach Anspruch 1, bei der die erste
Sperrschicht (34) eine dotierte Siliziumschicht ist.
6. Sperrschichtstruktur nach Anspruch 1, bei der die erste
Sperrschicht (34) eine Schichtdicke von weniger als 300 Å hat.
7. Sperrschichtstruktur nach Anspruch l, bei der die zweite
Sperrschicht (35) eine Titan/Titannitrid (Ti/TiN)
Verbindungsschicht ist.
8. Sperrschichtstruktur nach Anspruch 1, bei der die zweite
Sperrschicht (35) eine Wolframnitridschicht (WN) ist.
9. Sperrschichtstruktur nach Anspruch 1, bei der die zweite
Sperrschicht (35) eine Tantalschicht (Ta) ist.
10. Sperrschichtstruktur nach Anspruch 1, bei der die zweite
Sperrschicht (35) eine Tantalnitridschicht (TaN) ist.
11. Verfahren zum Ausbilden einer Sperrschichtstruktur mit:
Bereitstellen eines Halbleitersubstrats (30) mit einer darauf ausgebildeten leitenden Schicht (31);
Ausbilden einer dielektrischen Schicht (32) auf der leitenden Schicht (31) und dem Halbleitersubstrat (30) und darauf folgendem Ausbilden einer Öffnung (33) in der dielektrischen Schicht (32), um die leitende Schicht (31) freizulegen;
Ausbilden einer Silizium aufweisenden ersten Sperrschicht (34) auf den die Öffnung (33) begrenzenden Seitenflächen der dielektrischen Schicht (32) und an deren Oberfläche; und
Ausbilden einer zweiten Sperrschicht (35) auf der ersten Sperrschicht (34).
Bereitstellen eines Halbleitersubstrats (30) mit einer darauf ausgebildeten leitenden Schicht (31);
Ausbilden einer dielektrischen Schicht (32) auf der leitenden Schicht (31) und dem Halbleitersubstrat (30) und darauf folgendem Ausbilden einer Öffnung (33) in der dielektrischen Schicht (32), um die leitende Schicht (31) freizulegen;
Ausbilden einer Silizium aufweisenden ersten Sperrschicht (34) auf den die Öffnung (33) begrenzenden Seitenflächen der dielektrischen Schicht (32) und an deren Oberfläche; und
Ausbilden einer zweiten Sperrschicht (35) auf der ersten Sperrschicht (34).
12. Verfahren nach Anspruch 11, bei dem die leitende Schicht
(32) einen Source/Drainbereich eines Transistors aufweist.
13. Verfahren nach Anspruch 11, bei dem die leitende Schicht
(32) eine Metallschichtstruktur aufweist.
14. Verfahren nach Anspruch 11, bei dem der Schritt zum
Ausbilden der zweiten Sperrschicht (35) das Aufbringen von
Titan (Ti) und danach Titannitrid (TiN) aufweist, um eine
Titan/Titannitrid-Verbindungsschicht auszubilden.
15. Verfahren nach Anspruch 11, bei dem der Schritt zum
Ausbilden der zweiten Sperrschicht (35) das Aufbringen von
Wolframnitrid (WN) aufweist.
16. Verfahren nach Anspruch 11, bei dem der Schritt zum
Ausbilden der zweiten Sperrschicht (35) das Aufbringen von
Tantal (Ta) aufweist.
17. Verfahren nach Anspruch 11, bei dem der Schritt zum
Ausbilden der zweiten Sperrschicht (35) das Aufbringen von
Tantalnitrid (TaN) aufweist.
18. Verfahren nach Anspruch 11, bei dem nach dem Schritt zum
Ausbilden der zweiten Sperrschicht (35) auf der ersten
Sperrschicht (34) ein leitendes Material in die Öffnung (33)
eingebracht wird und danach ein chemisch-mechanischer
Poliervorgang (CMP) durchgeführt wird.
19. Verfahren nach Anspruch 18, bei dem das zum Ausbilden der
leitenden Schicht (31) verwendete Material aus einer Gruppe
ausgewählt wird, welche Wolfram, Kupfer und Aluminium aufweist.
20. Verfahren zum Ausbilden einer Sperrschicht, welches einen
Damaszener-Prozeß anwendet, mit:
Bereitstellen eines Halbleitersubstrats (40) mit einer darauf ausgebildeten leitenden Schicht (41);
Ausbilden einer dielektrischen Schicht (42) auf der leitenden Schicht (41) und dem Halbleitersubstrat (40) und nachfolgendem Ausbilden einer ersten Öffnung (44) in der dielektrischen Schicht (42), wobei die Tiefe der ersten Öffnung (44) kleiner als die Schichtdicke der dielektrischen Schicht (42) ist;
Ausbilden einer zweiten Öffnung (43), welche die leitende Schicht (41) freilegt, durch selektives Weiterätzen an dem Boden der ersten Öffnung (44) nach unten, wobei der Durchmesser der zweiten Öffnung (43) kleiner als der Durchmesser der ersten Öffnung (44) ist;
Ausbilden einer Silizium aufweisenden ersten Sperrschicht (45) auf den die erste Öffnung (44) und die zweite Öffnung (43) begrenzenden Seitenflächen der dielektrischen Schicht (32) und an deren Oberfläche; und
Ausbilden einer zweiten Sperrschicht (46) auf der ersten Sperrschicht (45).
Bereitstellen eines Halbleitersubstrats (40) mit einer darauf ausgebildeten leitenden Schicht (41);
Ausbilden einer dielektrischen Schicht (42) auf der leitenden Schicht (41) und dem Halbleitersubstrat (40) und nachfolgendem Ausbilden einer ersten Öffnung (44) in der dielektrischen Schicht (42), wobei die Tiefe der ersten Öffnung (44) kleiner als die Schichtdicke der dielektrischen Schicht (42) ist;
Ausbilden einer zweiten Öffnung (43), welche die leitende Schicht (41) freilegt, durch selektives Weiterätzen an dem Boden der ersten Öffnung (44) nach unten, wobei der Durchmesser der zweiten Öffnung (43) kleiner als der Durchmesser der ersten Öffnung (44) ist;
Ausbilden einer Silizium aufweisenden ersten Sperrschicht (45) auf den die erste Öffnung (44) und die zweite Öffnung (43) begrenzenden Seitenflächen der dielektrischen Schicht (32) und an deren Oberfläche; und
Ausbilden einer zweiten Sperrschicht (46) auf der ersten Sperrschicht (45).
21. Verfahren nach Anspruch 11 oder 20 bei dem der Schritt zum
Ausbilden der dielektrischen Schicht (32, 42) das Auftragen
eines Dielektrikum mit geringer Permittivität aufweist.
22. Verfahren nach Anspruch 11 oder 20, bei dem der Schritt zum
Ausbilden der ersten Sperrschicht (34, 45) das Auftragen von
dotiertem Silizium aufweist.
23. Verfahren nach Anspruch 11 oder 20, bei dem die erste
Sperrschicht (34, 45) eine Schichtdicke von weniger als 300 Å
hat.
24. Verfahren nach Anspruch 11 oder 20, bei dem der Schritt zum
Ausbilden der ersten Sperrschicht (34, 45) ein
plasmaunterstütztes CVD-Verfahren aufweist.
25. Verfahren nach Anspruch 11 oder 20, bei dem der Schritt zum
Ausbilden der ersten Sperrschicht (34, 45) ein Tiefdruck-CVD-
Verfahren aufweist.
26. Verfahren nach Anspruch 11 oder 20, bei dem der Schritt zum
Ausbilden der ersten Sperrschicht (34, 45) ein
Elektronenstrahl-Verdampfungsverfahren aufweist.
27. Verfahren nach Anspruch 11 oder 20, bei dem der Schritt zum
Ausbilden der ersten Sperrschicht (34, 45) ein Sputter-
Verfahren aufweist.
28. Verfahren nach Anspruch 20, bei dem das Material zum
Ausbilden der zweiten Sperrschicht (46) aus einer ersten Gruppe
ausgewählt wird, welche Titan/Titannitrid (Ti/TiN),
Wolframnitrid (WN), Tantal (Ta) und Tantalnitrid (TaN)
aufweist.
29. Verfahren nach Anspruch 20, bei dem nach dem Schritt zum
Ausbilden der zweiten Sperrschicht (46) auf der ersten
Sperrschicht (45) ein leitendes Material in die erste Öffnung
(44) und die zweite Öffnung (43) eingebracht wird und
darauf folgend ein chemisch-mechanischer Poliervorgang (CMP)
durchgeführt wird.
30. Verfahren nach Anspruch 29, bei dem das Material zum
Ausbilden der leitenden Schicht (41) aus einer zweiten Gruppe
ausgewählt wird, welche Wolfram, Kupfer und Aluminium aufweist.
Applications Claiming Priority (3)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10134900A1 (de) * | 2001-07-18 | 2003-02-06 | Infineon Technologies Ag | Haltevorrichtung mit Diffusionssperrschicht für Halbleitereinrichtungen |
DE102005052001A1 (de) * | 2005-10-31 | 2007-05-03 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einem Kontaktpfropfen auf Kupferbasis und ein Verfahren zur Herstellung desselben |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW374948B (en) * | 1998-07-28 | 1999-11-21 | United Microelectronics Corp | Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows |
US6265779B1 (en) * | 1998-08-11 | 2001-07-24 | International Business Machines Corporation | Method and material for integration of fuorine-containing low-k dielectrics |
US6559050B1 (en) | 1998-09-29 | 2003-05-06 | Texas Instruments Incorporated | Process for high thermal stable contact formation in manufacturing sub-quarter-micron CMOS devices |
JP4095731B2 (ja) | 1998-11-09 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体装置の製造方法及び半導体装置 |
TW400619B (en) * | 1999-03-05 | 2000-08-01 | United Microelectronics Corp | The manufacture method of dual damascene structure |
US6410457B1 (en) * | 1999-09-01 | 2002-06-25 | Applied Materials, Inc. | Method for improving barrier layer adhesion to HDP-FSG thin films |
KR20010053894A (ko) * | 1999-12-02 | 2001-07-02 | 박종섭 | 반도체소자의 배리어층 형성방법 |
ATE352869T1 (de) * | 2000-03-20 | 2007-02-15 | Koninkl Philips Electronics Nv | Halbleitervorrichtung und verfahren zu deren herstellung |
US6444136B1 (en) * | 2000-04-25 | 2002-09-03 | Newport Fab, Llc | Fabrication of improved low-k dielectric structures |
US6297158B1 (en) | 2000-05-31 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Stress management of barrier metal for resolving CU line corrosion |
US6528432B1 (en) * | 2000-12-05 | 2003-03-04 | Advanced Micro Devices, Inc. | H2-or H2/N2-plasma treatment to prevent organic ILD degradation |
US6689684B1 (en) * | 2001-02-15 | 2004-02-10 | Advanced Micro Devices, Inc. | Cu damascene interconnections using barrier/capping layer |
US7087997B2 (en) | 2001-03-12 | 2006-08-08 | International Business Machines Corporation | Copper to aluminum interlayer interconnect using stud and via liner |
US6879046B2 (en) | 2001-06-28 | 2005-04-12 | Agere Systems Inc. | Split barrier layer including nitrogen-containing portion and oxygen-containing portion |
KR100458768B1 (ko) * | 2002-12-09 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
US7262133B2 (en) * | 2003-01-07 | 2007-08-28 | Applied Materials, Inc. | Enhancement of copper line reliability using thin ALD tan film to cap the copper line |
CN1317745C (zh) * | 2003-06-13 | 2007-05-23 | 联华电子股份有限公司 | 形成阻障层的方法与结构 |
KR100699859B1 (ko) * | 2005-08-11 | 2007-03-27 | 삼성전자주식회사 | 반도체 설비의 캘리브레이션용 기준 웨이퍼 |
KR100652317B1 (ko) * | 2005-08-11 | 2006-11-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 패드 제조 방법 |
DE102007046851B4 (de) | 2007-09-29 | 2019-01-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zum Ausbilden einer Halbleiterstruktur |
JP2012114233A (ja) * | 2010-11-24 | 2012-06-14 | Ulvac Japan Ltd | 半導体装置の製造方法 |
DE102010063294B4 (de) * | 2010-12-16 | 2019-07-11 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen |
US9466524B2 (en) * | 2012-01-31 | 2016-10-11 | Applied Materials, Inc. | Method of depositing metals using high frequency plasma |
CN108063117B (zh) * | 2016-11-09 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
TW201840903A (zh) * | 2016-11-20 | 2018-11-16 | 美商應用材料股份有限公司 | 選擇性沉積無腐蝕金屬觸點之方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
JP2548957B2 (ja) * | 1987-11-05 | 1996-10-30 | 富士通株式会社 | 半導体記憶装置の製造方法 |
JPH0430516A (ja) * | 1990-05-28 | 1992-02-03 | Canon Inc | 半導体装置及びその製造方法 |
DE69127347T2 (de) * | 1990-11-29 | 1998-02-05 | At & T Corp | Verfahren zur Herstellung eines Kontakts für integrierte Schaltungen |
CA2041730C (en) * | 1991-05-02 | 2001-08-21 | Luc Ouellet | Stabilization of the interface between aluminum and titanium nitride |
US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
JP3413876B2 (ja) * | 1992-07-08 | 2003-06-09 | セイコーエプソン株式会社 | 半導体装置 |
KR0138305B1 (ko) * | 1994-11-30 | 1998-06-01 | 김광호 | 반도체소자 배선형성방법 |
EP0799903A3 (de) * | 1996-04-05 | 1999-11-17 | Applied Materials, Inc. | Verfahren zum Sputtern eines Metalls auf ein Substrat und Vorrichtung zur Behandlung von Halbleitern |
US5744376A (en) * | 1996-04-08 | 1998-04-28 | Chartered Semiconductor Manufacturing Pte, Ltd | Method of manufacturing copper interconnect with top barrier layer |
US5814557A (en) * | 1996-05-20 | 1998-09-29 | Motorola, Inc. | Method of forming an interconnect structure |
KR100250744B1 (ko) * | 1996-06-21 | 2000-05-01 | 김영환 | 반도체 소자의 폴리사이드층 형성 방법 |
US6080645A (en) * | 1996-10-29 | 2000-06-27 | Micron Technology, Inc. | Method of making a doped silicon diffusion barrier region |
US5989623A (en) * | 1997-08-19 | 1999-11-23 | Applied Materials, Inc. | Dual damascene metallization |
-
1998
- 1998-03-31 US US09/052,608 patent/US6025264A/en not_active Expired - Lifetime
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- 1998-09-28 NL NL1010203A patent/NL1010203C2/nl active Search and Examination
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10134900A1 (de) * | 2001-07-18 | 2003-02-06 | Infineon Technologies Ag | Haltevorrichtung mit Diffusionssperrschicht für Halbleitereinrichtungen |
DE10134900B4 (de) * | 2001-07-18 | 2007-03-15 | Infineon Technologies Ag | Haltevorrichtung mit Diffusionssperrschicht für Halbleitereinrichtungen |
DE102005052001A1 (de) * | 2005-10-31 | 2007-05-03 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einem Kontaktpfropfen auf Kupferbasis und ein Verfahren zur Herstellung desselben |
DE102005052001B4 (de) * | 2005-10-31 | 2015-04-30 | Advanced Micro Devices, Inc. | Halbleiterbauelement mit einem Kontaktpfropfen auf Kupferbasis und ein Verfahren zur Herstellung desselben |
Also Published As
Publication number | Publication date |
---|---|
GB9819997D0 (en) | 1998-11-04 |
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