DE19814869C2 - Herstellungsverfahren für selbstausgerichtete lokale interne Verbindungen und Kontakte - Google Patents

Herstellungsverfahren für selbstausgerichtete lokale interne Verbindungen und Kontakte

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Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für einen Halbleiter, und insbesondere eine Technik für selbstausgerichtete lokale interne Verbindungen und Kontakte (SALIC), durch welche ein Vorgang zur Herstellung selbstausgerichteter und randloser Kontakte und ebenso ein Vorgang zur Herstellung lokaler interner Verbindungen miteinander vereinigt werden. Mit steigender Integrationsdichte von Bauteilen bei integrierten Schaltungen (IC) nimmt der Widerstand von Source/Drainbereichen bei den Bauteilen von Metalloxidhalbleitertransistoren (MOS- Transistoren) gleichzeitig zu. Da der Widerstand des Source/Drainbereichs etwa ebenso groß ist wie der Widerstand eines Kanals des MOS-Transistors, wird ein Vorgang mit selbstausgerichtetem Silizid (SALICIDE) dazu verwendet, den Flächenwiderstand der Source/Drainbereiche zu verringern, um insgesamt flache Übergänge zwischen der Metallschicht und dem MOS-Transistor aufrecht zu erhalten. Der Salicid-Vorgang wird momentan bei dem Herstellungsvorgang für Halbleiterbauelemente mit Integration auf sehr hohem Niveau (VLSI-Halbleiterbauelemente) verwendet.
Darüber hinaus wird ein Doppelgate, beispielsweise ein N+/P+- Polydoppelgate, bei dem Element in einem weit unter dem Mikrometermaßstab liegenden Verfahren verwendet, wenn es erforderlich ist, die Dichte integrierter Schaltungen zu erhöhen, und die Abmessungen der Bauteile zu verringern. Für eine bessere Leistung wird eine Schicht aus Wolframsilizid (WSix) zur Abdeckung der dotierten Polygateschicht der Bauteile verwendet, da gleichzeitig ein Polysilizidgate durch Ausbildung der Wolframsilizidschicht und der Polygateschicht ausgebildet wird.
In den Fig. 1A bis 1D ist ein herkömmliches Herstellungsverfahren für selbstausgerichtetes Silizid dargestellt. In Fig. 1A ist zunächst ein Siliziumsubstrat 10 vorhanden, welches flache Grabenisolierbereiche 11, eine Gateoxidschicht 12a, und eine Poly-Gateschicht 13a aufweist. Der flache Grabenisolierbereich 11 wird in mehreren Schritten hergestellt. Zuerst werden flache Gräben in dem Substrat 10 hergestellt. Dann werden die flachen Gräben beispielsweise mit Siliziumdioxid gefüllt. Schließlich wird der flache Grabenisolierbereich 11 durch ein anisotropes Trockenätzverfahren hergestellt. Ein aktiver Bereich 9 für ein Transistorbauteil wird daraufhin zwischen jeweils zwei flachen Grabenisolierbereichen 11 ausgebildet.
Die Gateoxidschicht 12a besteht beispielsweise aus Siliziumdioxid. Die Poly-Gateschicht 13a wird beispielsweise durch das Verfahren der Gasphasenabscheidung unter niedrigem Druck hergestellt. Die Dicke der Poly-Gateschicht 13a beträgt etwa 200 bis 350 nm.
Wie aus Fig. 1B hervorgeht, ist die Poly-Gateschicht 13a mit einer Wolframsilizidschicht 14a abgedeckt. Die Wolframsilizidschicht 14a kann durch ein Verfahren wie Gasphasenabscheidung unter niedrigem Druck (LPCVD) hergestellt werden, bei welchem die Reaktion durch beispielsweise eine Gasmischung aus Wolframhexafluorid (WF6) und Silan bei einer Temperatur von etwa 300 bis 400°C durchgeführt wird. Die Dicke der Wolframsilizidschicht 14a beträgt etwa 40 bis 80 nm. Daraufhin wird eine Siliziumnitridschicht 15a durch Ablagerung über der Wolframsilizidschicht 14a hergestellt. Das Verfahren zur Herstellung der Siliziumnitridschicht 15a ist beispielsweise das Verfahren der Gasphasenabscheidung bei niedrigem Druck.
Wie aus Fig. 1C hervorgeht, wird der Aufbau einer Gateelektrode 13' dann oberhalb des Substrats 10 durch ein herkömmliches Verfahren hergestellt, also mittels Photolithographie und Ätzung, wodurch die Gateoxidschicht 12a, die Poly-Gateschicht 13a, die Wolframsilizidschicht 14a und das Siliziumnitrid 15a ausgebildet werden. Die Gateelektrode 13' weist ein Gateoxid 12b auf, eine Poly- Gateschicht 13b, eine Wolframsilizidschicht 14b, und ein Siliziumnitrid 15b.
Wie in Fig. 1D gezeigt wird ein Abstandsstück 16 um die Seitenwand der Gateelektrode 13' herum ausgebildet. Dann wird das selbstausgerichtete Silizid 17 auf einem Abschnitt der Oberfläche des Substrats 10 hergestellt. Das selbstausgerichtete Silizid 17 kann so hergestellt werden, dass zuerst eine Titanschicht durch Sputtern über dem Silizium 10 hergestellt wird. Dann wird das Silizid 17 in der Grenzfläche der Titanschicht und der freiliegenden Teile des Substrats 10 durch ein Verfahren wie beispielsweise schnelle thermische Oxidation ausgebildet.
Wenn andererseits die Integrationsdichte des Halbleiterbauelements zunimmt, kann die Oberfläche des Chips nicht ausreichend große Bereiche für interne Verbindungen innerhalb des Geräts zur Verfügung stellen. Um mit den ansteigenden Anforderungen an interne Verbindungen im Inneren fertig zu werden, werden interne Verbindungen mit mehr als zwei Metallschichten momentan bei dem Entwurf integrierter Schaltungen verwendet, insbesondere bei komplizierten IC- Erzeugnissen, wie beispielsweise einem Mikroprozessor. Es werden sogar vier oder fünf Metallschichten für interne Verbindungen der Bauteile in dem Mikroprozessor vorgesehen.
In den Fig. 2A bis 2D ist ein herkömmliches Herstellungsverfahren für lokale interne Verbindungen in lokalen Bereichen in dem Halbleiterbauelement gezeigt. Fig. 2A zeigt ein Substrat 20, wobei das Substrat 20 einen flachen Grabenisolierbereich 21 zur Festlegung der Speicherzellen aufweist. Weiterhin ist das Substrat 20 mit einer Gateoxidschicht 22, einer ersten Gateelektrode 23 und einer zweiten Gateelektrode 24 abgedeckt, die oberhalb der Gateoxidschicht 22 vorgesehen ist, und sind Abstandsstücke 25 um die Seitenwände der ersten Gateelektrode 23 und der zweiten Gateelektrode 24 herum vorgesehen. Die erste Gateelektrode 23 und die zweite Gateelektrode 24 werden beispielsweise aus Polysilizium hergestellt, welches mit Verunreinigungen dotiert ist. Das Abstandsstück 25 besteht beispielsweise aus Siliziumdioxid.
Gemäß Fig. 2B wird daraufhin ein Verfahren zur Herstellung selbstausgerichteten Silizids (SALICIDE) verwendet. Vor dem Einsatz des Silizid-Verfahrens wird der freiliegende Abschnitt der Gateoxidschicht 22 entfernt. Das Verfahren umfasst die Schritte, beispielsweise zuerst eine Metallschicht über der ersten Gateelektrode 23, der zweiten Gateelektrode 24, und einer Gateoxidschicht 22 abzulagern. Die Metallschicht ist beispielsweise eine Titanschicht, die durch ein Magnetron-Gleichspannungs-Sputterverfahren abgelagert wird. Die Dicke der Metallschicht beträgt vorzugsweise etwa 20 bis 100 nm. Daraufhin reagiert die Titanschicht mit der Oberfläche der ersten Gateelektrode 23, mit der zweiten Gateelektrode 24 und des freiliegenden Abschnitts des Substrats 20, um so das Silizid 26 unter hoher Temperatur herzustellen. Das Silizid ist beispielsweise Titansilizid (TiSi2).
Wie aus Fig. 2C hervorgeht, wird eine Titannitridschicht 27a durch Ablagerung mittels reaktiven Sputterns über dem Substrat 20 so abgelagert, dass sie die erste Gateelektrode 23, die zweite Gateelektrode 24 und das Abstandsstück 25 abdeckt. Bei dem Verfahren der Ablagerung mittels reaktivem Sputtern wird das Titan als Metalltarget verwendet. Ionen, die durch Beschuß gesputtert werden, reagieren mit dem Stickstoff des Plasmas, wenn eine Füllung mit Argon und Stickstoff erfolgt, so dass Titannitrid (TiN) hergestellt wird. Dann wird eine Photolackschicht 28 über dem Substrat 20 hergestellt, wobei die Photolackschicht 28 so ausgebildet ist, dass sie Teile des Substrats 20 abdeckt. Beispielsweise liegen, wie aus Fig. 2C hervorgeht, der Abschnitt der Titannitridschicht 27a auf der Oberfläche der ersten Gateelektrode 23 sowie die Hälfte der zweiten Gateelektrode 24 frei.
Wie in Fig. 2D gezeigt ist, wird das freiliegende Titannitrid 27a, welches nicht von der Photolackschicht 28 abgedeckt ist, weggeätzt, und die übrigbleibende Titannitridschicht 27b wird ausgebildet. Daraufhin wird in dem folgenden Herstellungsvorgang die lokale interne Verbindung dadurch durchgeführt, dass die Photolackschicht 28 entfernt wird. Anschließend kann von Fachleuten auf diesem Gebiet die Fertigstellung des Halbleiterbauelementes einfach durchgeführt werden.
Es ist allerdings bei der LOGIC-Technik schwierig, gleichzeitig die selbstausgerichteten, begrenzungsfreien Kontakte und die lokalen internen Verbindungen (LI) herzustellen. Darüber hinaus muß dies mit den Doppelgateherstellungsmodulen des LOGIC-Selbstausrichtungs- Titansilizids-Verfahrens (SALICIDE) und der N+/P+- Polyverfahren verträglich sein. Bei dem herkömmlichen Herstellungsverfahren wurde dies nicht erzielt, infolge von Schwierigkeiten beim Einbauen des Salicidverfahrens und der LI in die grundlegenden Verfahren für Logiksalicid und N+/P+- Polysiliziumverfahren.
Die DE 42 19 529 A1 beschreibt ein Verfahren zur Herstellung von CMOS-Bauelementen mit lokalen internen Verbindungen, bei dem zunächst ein Standard-CMOS-Prozess bis zum p+-Diffusion durchgeführt wird, dann eine Schicht aus hitzebeständigem Metall aufgesputtert wird, eine erste Temperung zur Ausbildung einer Metallsilicidschicht erfolgt, die nicht umgesetzte Metallschicht selektiv geätzt wird, eine zweite Temperung erfolgt, eine weitere Schicht aus hitzbeständigem Metall und darüber eine Schicht aus amorphen Alpha-Silizium aufgesputtert werden, mit einem Photolithographieprozess die Siliziumschicht strukturiert wird, der Photolack entfernt wird, und eine Temperung zur Ausbildung von Metallsilicidschichten erfolgt, die verbliebene Metallschicht weggeätzt wird, und noch eine Temperung erfolgt, und schließlich der Standard-CMOS-Prozess weitergeführt wird.
Ein Ziel der vorliegenden Erfindung besteht daher in der Bereitstellung eines Verfahrens, bei welchem selbstausgerichtete, randlose Kontakte und lokale interne Verbindungen von Halbleiterbauelementen in einem vereinigten Verfahren hergestellt werden.
Ein weiteres Ziel der vorliegenden Erfindung besteht daher in der Bereitstellung eines Verfahrens, welches mit dem LOGIC- selbstausgerichtetem Titansilizid (SALICIDE)-Modul und mit dem N+/P+-Poly-Doppelgate-Verfahrensmodul verträglich ist. Die vorliegende Erfindung stellt daher ein Verfahren zur Herstellung selbstausgerichteter lokaler interner Verbindungen und Kontakte (SALIC) für eine Logiktechnologie zur Verfügung, bei welchem die selbstausgerichteten, randlosen Kontakte und die lokalen internen Verbindungen (LI) gleichzeitig hergestellt werden können.
Gemäß den voranstehenden und weiterer Ziele der vorliegenden Erfindung wird ein Herstellungsverfahren für selbstausgerichtete, randlose Kontakte und lokale interne Verbindungen gemäß Patentanspruch 1 zur Verfügung gestellt. Das Verfahren umfasst die Bereitstellung eines Substrats, welches mehrere flache Grabenisolierschichten aufweist, wobei die flachen Grabenisolierschichten dazu verwendet werden, zumindest einen lokalen Bereich für interne Verbindungen und einen aktiven Bereich festzulegen.
Daraufhin werden eine erste Gateelektrode und eine zweite Gateelektrode jeweils auf dem Bereich für lokale interne Verbindungen und dem aktiven Bereich ausgebildet. Die erste Gateelektrode und die zweite Gateelektrode weisen jeweils eine Gateoxidschicht auf, eine Polysiliziumschicht oberhalb der Gateoxidschicht, eine Silizidschicht, und eine erste Isolierschicht.
Daraufhin werden mehrere Source/Drainbereiche in dem Substrat durch Ionenimplantierung hergestellt, unter Verwendung der ersten Gateelektrode und der zweiten Gateelektrode als Masken. Ein erstes Abstandsstück und ein zweites Abstandsstück werden um die erste Gateelektrode und die zweite Gateelektrode herum ausgebildet. Dann werden ein Abschnitt der ersten Gateelektrode und ein Abschnitt des ersten Abstandsstücks weggeätzt, um einen Abschnitt der Silizidschicht der ersten Gateelektrode freizulegen. Daraufhin wird der freiliegende Abschnitt der Gateoxidschicht entfernt.
Dann wird eine selbstausgerichtete Silizidschicht auf der freiliegenden Oberfläche des Source/Drainbereiches ausgebildet. Daraufhin werden eine zweite Isolierschicht und eine dielektrische Schicht über der zweiten. Isolierschicht hergestellt. Die zweite Isolierschicht und die dielektrische Schicht weisen eine erste Öffnung oberhalb des lokalen Bereichs für interne Verbindungen sowie eine zweite Öffnung oberhalb des aktiven Bereiches auf. Die erste Öffnung wird dazu verwendet, Abschnitte der ersten Gateelektrode, der Silizidschicht, des ersten Abstandsstücks, und der selbstausgerichteten Silizidschicht auf der Oberfläche des Source/Drainbereiches um die erste Elektrode herum freizulegen. Die zweite Öffnung wird dazu verwendet, Abschnitte der zweiten Gateelektrode, des zweiten Abstandsstücks, und der selbstausgerichteten Silizidschicht auf der Oberfläche des Source/Drainbereiches um die zweite Elektrode herum freizulegen.
Durch das voranstehend geschilderte Verfahren werden selbstausgerichtete, randlose Kontakte und lokale interne Verbindungen von Halbleiterbauelementen in einem vereinigten Verfahren hergestellt. Das Verfahren ist verträglich mit den LOGIC-Selbstausrichtungs-Titansilizids-Verfahrensmodulen (SALICIDE-Verfahrensmodulen) und mit den N+/P+-Poly- Doppelgate-Verfahrensmodulen. Die vorliegende Erfindung stellt daher ein Verfahren zur Herstellung selbstausgerichteter lokaler interner Verbindungen und Kontakte (SALIC-Verfahren) für eine Logiktechnik zur Verfügung, die dazu dient, gleichzeitig die selbstausgerichteten, randlosen Kontakte und lokale interne Verbindungen (LI) auszubilden.
Ausführungsbeispiele der Erfindung werden nachstehend erläutert, unter Bezugnahme auf die beigefügten Zeichnungen.
Es zeigt:
Fig. 1A-1D Querschnittsansichten ausgewählter Verfahrensstufen eines herkömmlichen Verfahrens, welches bei der Herstellung selbstausgerichteten Silizids verwendet wird;
Fig. 2A-2D Querschnittsansichten ausgewählter Verfahrensstufen eines herkömmlichen Verfahrens, welches bei der Herstellung lokaler interner Verbindungen eingesetzt wird; und
Fig. 3A-3H Querschnittsansichten ausgewählter Verfahrensstufen gemäß einer bevorzugten Ausführungsform der Erfindung.
Die vorliegende Erfindung stellt ein neues Verfahren zur Verfügung, bei welchem selbstausgerichtete, randlose Kontakte und lokale interne Verbindungen von Halbleiterbauelementen in einem vereinigten Vorgang hergestellt werden. Das Verfahren ist mit dem LOGIC-Selbstausrichtungs-Titansilizidmodul (SALICIDE) und mit dem N+/P+-Poly-Doppelgate-Verfahrensmodul kompatibel. Die vorliegende Erfindung stellt daher ein Verfahren zur Selbstausrichtung lokaler interner Verbindungen und Kontakte (SALIC) für eine Logiktechnik zur Verfügung, bei welcher selbstausgerichtete, randlose Kontakte sowie lokale interne Verbindungen (LI) gleichzeitig hergestellt werden.
In den Fig. 3A bis 3H sind Querschnittsansichten dargestellt, welche ausgewählte Verfahrensstufen eines Vorgangs gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigen, wobei ein Verfahren zur Herstellung selbstausgerichteter lokaler interner Verbindungen und Kontakt (SALIC) eingeführt wird. In Fig. 3A ist ein Substrat 30 dargestellt, mit darin vorgesehenen flachen Grabenisolierbereichen 31. Die flachen Grabenisolierbereiche 31 sind beispielsweise mit Siliziumdioxid (SiO2) gefüllt. Aktive Bereiche und Bereiche für lokale interne Verbindungen des Halbleiterbauelementes sind zwischen den flachen Grabenisolierbereichen 31 vorgesehen, beispielsweise der aktive Bereich 9' und der Bereich 9" für lokale interne Verbindungen, die in Fig. 3A gezeigt sind. Daraufhin werden hintereinander oberhalb des Substrats 30 eine Gateoxidschicht 32, eine Polysiliziumschicht, beispielsweise eine N+/P+-Poly-Doppelgateschicht 33, eine Silizidschicht, beispielsweise eine TiSi2-Schicht 34, und eine Isolierschicht, beispielsweise eine Siliziumnitridschicht 35 hergestellt.
Wie aus Fig. 3B hervorgeht, wird die Stapelanordnung aus der N+/P+-Poly-Doppelgateschicht 33, der TiSi2-Schicht 34, und der Siliziumnitridschicht 35 durch einen herkömmlichen Photolithographie- und Ätzvorgang hergestellt, um Gateelektroden auszubilden, beispielsweise eine erste Gateelektrode 3a oberhalb des Bereichs 9" für lokale interne Verbindungen und die zweite Gateelektrode 3b oberhalb des aktiven Bereiches 9'. Die erste Gateelektrode 3a weist eine N+/P+-Doppelgateschicht 33a auf, eine TiSi2-Schicht 34, und eine Siliziumnitridschicht 35a. Die zweite Gateelektrode 3b weist eine N+/P+-Doppelgateschicht 33b auf, eine TiSi2-Schicht 34b, sowie eine Siliziumnitridschicht 35b. Die erste Gateelektrode 3a und die zweite Gateelektrode 3b werden jeweils als die Gateanordnung zur gleichzeitigen Ausbildung der lokalen internen Verbindungen und für das selbstausgerichtete Silizid in unterschiedlichen Bereichen dieses Halbleiterelementes angesehen.
Wie aus Fig. 3C hervorgeht, werden Source/Drainbereiche 36 in dem Substrat 30 neben Bereichen unterhalb der ersten Gateelektrode 3a und der zweiten Gateelektrode 3b hergestellt, und zwar durch Ionenimplantierung. Daraufhin werden Abstandsstücke um die Seitenwand der Gateelektroden herum ausgebildet. Wie aus Fig. 3C hervorgeht, werden erste Abstandsstücke 37a und 37b, und zweite Abstandsstücke 37c und 37d jeweils um die erste Gateelektrode 3a bzw. die zweite Gateelektrode 3b herum ausgebildet. Die Abstandsstücke 37a, 37b sowie 37c, 37d bestehen beispielsweise aus Siliziumnitrid.
Gemäß Fig. 3D wird eine Photolackschicht 38a über dem Substrat 30 hergestellt. Die Photolackschicht 38a weist eine erste Öffnung 39 auf, bei welcher die erste Öffnung einen Anteil entsprechend etwa der halben Oberfläche der Siliziumnitridschicht 35a, des Abstandsstücks 37a, und eines Anteils der Gateoxidschicht 32 freilegt. Die Öffnung 39 legt einen Abschnitt des Bereichs 9" für lokale interne Verbindungen frei, und wird zur Erläuterung des Herstellungsverfahrens für die lokalen internen Verbindungen in dem Halbleiterbauelement verwendet.
Dann werden die freiliegende Siliziumnitridschicht 35a und der horizontale Anteil des freigelegten Abstandsstücks 37a neben der Siliziumnitridschicht 35a beispielsweise durch einen anisotropen Ätzvorgang weggeätzt, unter Verwendung der Gateoxidschicht 32 als Ätzstoppschicht und der TiSi2-Schicht 34a als Endpunkt der Ätzung. Gemäß Fig. 3E werden Siliziumnitrid 35c und das Abstandsstück 37e durch den voranstehend geschilderten Ätzvorgang ausgebildet. Dann wird die Photolackschicht 38a entfernt. Die freiliegenden Abschnitte der Gateoxidschicht 32 werden beispielsweise durch ein Nassätzverfahren entfernt, so dass eine Gateoxidschicht 32a ausgebildet wird.
In Fig. 3F wird daraufhin ein herkömmlicher Vorgang zur Ausbildung des selbstausgerichteten Silizids dazu verwendet, die Silizide 42a, 42b und 42c herzustellen, die in der Oberfläche der Source/Drainbereiche vorgesehen sind. Die Silizide 42, 42b und 42c werden beispielsweise aus TiSi2 hergestellt. Dann wird eine zweite Isolierschicht über dem Substrat 30 abgelagert, beispielsweise eine Siliziumnitridschicht 44, die oberhalb des Substrats vorgesehen ist. Die Siliziumnitridschicht 44 wird als Sperrschicht verwendet, um zu verhindern, dass das Halbleiterbauelement durch Beschädigungen beeinträchtigt wird, die durch das Plasma hervorgerufen werden, welches bei dem darauffolgenden Vorgang eingesetzt wird.
Daraufhin wird eine dielektrische Zwischenschicht 43 (ILD- Schicht) über dem Substrat 30 ausgebildet, um die Siliziumnitridschicht 44 abzudecken. Dann wird eine Photolackschicht 38b über der ILD-Schicht 43 hergestellt. Die Photolackschicht 38b weist eine zweite Öffnung 40 und eine dritte Öffnung 41 auf. Die zweite Öffnung 40 und die dritte Öffnung 41 liegen jeweils oberhalb des aktiven Bereichs und des lokalen Bereichs für interne Verbindungen.
Gemäß Fig. 3G wird die gesamte ILD-Schicht 43 oberhalb des Substrats 30 in eine ILD-Schicht 43a dadurch umgewandelt, dass die freiliegende ILD-Schicht 43 unter Verwendung der Siliziumnitridschicht 44 als Ätzstoppschicht weggeätzt wird.
Die ILD-Schicht 43a weist eine Öffnung 40a und eine Öffnung 41a auf. Die Öffnung 40a legt daher einen Abschnitt der Siliziumnitridschicht 35c, einen Abschnitt der TiSi2-Schicht 34a, das Abstandsstück 37e, und einen Abschnitt des Silizids 42a frei. Die Öffnung 41a legt daher einen randlosen Kontaktbereich 41' frei. Der randlose Kontaktbereich 41' umfasst einen Abschnitt des flachen Grabenisolierbereiches 31, einen Abschnitt der Siliziumnitridschicht 35b, und einen Abschnitt des Siliziums 42b. Daraufhin wird die Photolackschicht 38b entfernt.
Wie voranstehend geschildert wird die Öffnung 40a zur Ausbildung der lokalen internen Verbindungen verwendet, und wird die Öffnung 41a zur Ausbildung des selbstausgerichteten und randlosen Kontaktes eingesetzt.
Wie in Fig. 3H gezeigt, wird eine Sperr/Klebstoffschicht 45 über dem Substrat 30 abgelagert. Die freiliegenden Abschnitte, also freiliegende Abschnitte der Siliziumnitridschicht 35c, der TiSi2-Schicht 34a, des Abstandsstücks 37e und des Siliziums 42a in der Öffnung 40a, sowie Abschnitte des flachen Grabenisolierbereiches 31, der Siliziumnitridschicht 35b, und des Silizids 42b in der Öffnung 41a werden von der Sperr/Klebstoffschicht 45 abgedeckt. Die Seitenwände der Öffnung 40a und der Öffnung 41a werden ebenfalls von der Sperr/Klebstoffschicht 45 abgedeckt. Die Sperr/Klebstoffschicht 45 besteht beispielsweise aus Titan und Titannitrid.
Daraufhin wird eine Abdeck-Wolframschicht 46 über dem Substrat 30 hergestellt, um die Öffnungen 40a und 41a der ILD-Schicht 43a auszufüllen, damit die Sperr/Klebstoffschicht 45 abgedeckt wird. Die Abdeck-Wolframschicht 46 wird beispielsweise durch Gasphasenabscheidung hergestellt. Ein chemisch-mechanischer Poliervorgang (CMP) wird zu dem Zweck durchgeführt, die Sperr/Klebstoffschicht 45, die Wolframschicht 46 und die ILD-Schicht 43a einzuebnen. Eine Legierungsschicht, beispielsweise eine Al-Cu-Schicht 47, wird über dem Substrat 30 ausgebildet, also über der ILD-Schicht 43a und der Wolframschicht 46, um die mehrfachen internen Verbindungen in dem Halbleiterelement auszubilden. Die darauffolgenden Vorgänge zur Herstellung des Halbleiterelementes können nach einem herkömmlichen Verfahren durchgeführt werden.
Gemäß der voranstehend geschilderten bevorzugten Ausführungsform stellt die vorliegende Erfindung ein neues Verfahren zur Verfügung, bei welchem selbstausgerichtete, randlose Kontakte und lokale interne Verbindungen von Halbleitergeräten in einem vereinigten Verfahren hergestellt werden.
Durch den Einsatz des erfindungsgemäßen Verfahrens werden einige gewünschte Vorteile erzielt. Beispielsweise ist das Verfahren mit dem LOGIC-Selbstausrichtungs-Titansilizid- Verfahrensmodul (SALICIDE) und dem N+/P+-Poly-Doppelgate- Verfahrensmodul verträglich, sowie mit dem Selbstausrichtungs-Lokalinternverbindungs- und Kontaktverfahrens (SALIC), für eine Logiktechnik zur Ausbildung der selbstausgerichteten, randlosen Kontakte und der lokalen internen Verbindungen (LI) gleichzeitig, und verringert es die erforderliche Herstellungszeit, und erhöht den Herstellungswirkungsgrad.

Claims (11)

1. Herstellungsverfahren für selbstausgerichtete, randlose Kontakte und lokale interne Verbindungen, welches umfasst:
Bereitstellung eines Substrats (30), wobei das Substrat (30) mehrere flache Grabenisolierschichten (31) aufweist, die zur Festlegung zumindest eines Bereiches (9") für lokale interne Verbindungen und eines aktiven Bereichs (9') verwendet werden;
Ausbildung einer ersten Gateelektrode (3a) und einer zweiten Gateelektrode (3b) auf dem Bereich (9") für lokale interne Verbindungen und dem aktiven Bereich (9'), wobei die erste Gateelektrode (3a) und die zweite Gateelektrode (3b) jeweils eine Gateoxidschicht (32), eine Polysiliziumschicht (33a, 33b) oberhalb der Gateoxidschicht (32), eine Silizidschicht (34a, 34b)und eine erste Isolierschicht (35a, 35b) aufweisen;
Ausbildung mehrerer Source/Drainbereiche (36) in dem Substrat (30) durch Ionenimplantierung unter Verwendung der ersten Gateelektrode (3a) und der zweiten Gateelektrode (3b) als Masken;
Ausbildung eines ersten Abstandsstücks (37a, 37b) um die erste Gateelektrode (3a) und eines zweiten Abstandsstücks (37c, 37d) um die zweite Gateelektrode (3b) herum;
Wegätzen eines Abschnitts der ersten Gateelektrode (3a) und eines Abschnitts des ersten Abstandsstücks (37a, 37b) zum Freilegen eines Abschnitts der Silizidschicht (34a) der ersten Gateelektrode (3a);
Entfernen des freiliegenden Abschnitts der Gateoxidschicht (32);
Ausbildung einer selbstausgerichteten Silizidschicht (42a, 42b, 42c) auf der Oberfläche des Source/Drainbereiches (36); und
Ausbildung einer zweiten Isolierschicht (44) und einer dielektrischen Schicht (43) über der zweiten Isolierschicht (44), wobei die zweite Isolierschicht (44) und die dielektrische Schicht (43) eine erste Öffnung (40a) oberhalb des Bereichs (9") für lokale interne Verbindungen und eine zweite Öffnung (41a) oberhalb des aktiven Bereichs (9') aufweisen, wobei die erste Öffnung (40a) zum Freilegen von Abschnitten der ersten Gateelektrode (3a), der Silizidschicht (34a), des ersten Abstandsstückes (37a, 37b), und der selbstausgerichteten Silizidschicht (42a) auf der Oberfläche des Source/Drainbereichs (36) um die erste Gateelektrode (3a) herum verwendet wird, und die zweite Öffnung (41a) zum Freilegen von Abschnitten der zweiten Gateelektrode (3b), des zweiten Abstandsstücks (37c, 37d), und der selbstausgerichteten Silizidschicht (42b) auf der Oberfläche des Source/Drainbereichs (36) um die zweite Gateelektrode (3b) herum verwendet wird, wodurch der selbstausgerichtete, randlose Kontakt und die lokalen internen Verbindungen dort ausgebildet werden.
2. Verfahren nach Anspruch 1, wobei eine Sperr/Klebstoffschicht (45) auf Seitenwänden und Böden der ersten Öffnung (40a) und der zweiten Öffnung (41a) ausgebildet werden, und eine Abdeckschicht (46) über dem Substrat (30) ausgebildet wird, um die erste Öffnung (40a) und die zweite Öffnung (41a) zu füllen.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Sperr/Klebstoffschicht (45) eine Ti/TiN-Schicht ist.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Ti/TiN-Schicht durch Ablagerung ausgebildet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Abdeckschicht (46) aus Wolfram besteht.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Silizidschicht (34a, 34b) aus TiSi2 besteht.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Silizidschicht (34a, 34b) durch Ablagerung ausgebildet wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Isolierschicht (35a, 35b) und die zweite Isolierschicht (44) aus Siliziumdioxid bestehen.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das erste Abstandsstück (37a, 37b) und das zweite Abstandsstück (37c, 37d) aus Siliziumnitrid bestehen.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Entfernen der Gateoxidschicht (32) durch ein Nassätzverfahren erfolgt.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das selbstausgerichtete Silizid (42a, 42b, 42c) folgendermaßen ausgebildet wird:
Herstellung einer Metallschicht über dem Substrat (30);
Durchführung einer Reaktion der Metallschicht mit der freiliegenden Oberfläche des Source/Drainbereiches (36) bei einer vorbestimmten Temperatur zur Erzeugung des selbstausgerichteten Silizids (42a, 42b, 42c).
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