DE19680529B4 - Verfahren zur Herstellung von Hochdruck-Silicium-oxynitrid (Oxynitrid)-Gate-Dielektrika für Metalloxid Halbleiter (MOS)-Vorrichtungen mit polykristallinen P+-Silicium (Polysilicium)-Gate-Elektroden - Google Patents

Verfahren zur Herstellung von Hochdruck-Silicium-oxynitrid (Oxynitrid)-Gate-Dielektrika für Metalloxid Halbleiter (MOS)-Vorrichtungen mit polykristallinen P+-Silicium (Polysilicium)-Gate-Elektroden Download PDF

Info

Publication number
DE19680529B4
DE19680529B4 DE19680529T DE19680529T DE19680529B4 DE 19680529 B4 DE19680529 B4 DE 19680529B4 DE 19680529 T DE19680529 T DE 19680529T DE 19680529 T DE19680529 T DE 19680529T DE 19680529 B4 DE19680529 B4 DE 19680529B4
Authority
DE
Germany
Prior art keywords
dielectric
silicon substrate
gate
polysilicon
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19680529T
Other languages
English (en)
Other versions
DE19680529T1 (de
Inventor
Dirk J. Austin Wristers
H. Jim Austin Fulford
Dim L. Austin Kwong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE19680529T1 publication Critical patent/DE19680529T1/de
Application granted granted Critical
Publication of DE19680529B4 publication Critical patent/DE19680529B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/118—Oxide films
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Abstract

Verfahren zur Herstellung einer dielektrischen Schicht auf einem Silicium-Substrat, umfassend:
das Anordnen des Silicium-Substrats in einer Kammer, die eine stickstoff- und sauerstoff-tragende Umgebung enthält, welche Distickstoffoxid (N2O) und/oder Stickstoffoxid (NO) umfasst und grundsätzlich frei ist von Wasserstoffatomen;
das Ansteigen des Drucks in der Kammer an dem Silicium-Substrat auf ein Niveau von wenigstens 2,0 × 105 Pa, wobei eine dielektrische Schicht, umfassend Stickstoff und Sauerstoff, auf wenigstens einer Oberfläche des Silicium-Substrats gezüchtet wird und weiterhin das Ansteigen der Temperatur in der Kammer an dem Silicium-Substrat auf ein Niveau zwischen 650°C und < 900°C.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten Schaltung und insbesondere auf die Herstellung von Metalloxid-Halbleiter (MOS)-Vorrichtungen mit polykristallinen p+-Silicium (Polysilicium)-Gate-Elektroden.
  • 2. Beschreibung des Standes der Technik,
  • Ein Metalloxid-Halbleiter (MOS)-Transistor ist eine Majoritätsladungsträger-Vorrichtung, in der der Stromfluß in einem Leitungskanal, der zwischen einem Source-Bereich und einem Draingebiet durch ein elektrisches Potential (d. h. Spannung), das zwischen einer Gate-Elektrode und dem Substrat gebildet wird, moduliert wird. Eine Spannung, die zwischen der Gate- Elektrode und dem Substrat gebildet wird, die die Anzahl der Majoritätsladungsträger erhöht, die in den Kanalbereich direkt unter der Gate-Elektrode gezogen werden, ergibt eine Zunahme der Leitfähigkeit des Kanalbereichs. Um Majoritätsladungsträger in den Kanalbereich zu ziehen, muß die Spannung, die zwischen der Gate-Elektrode und dem Substrat gebildet wird, einen bestimmten Schwellenspannungspegel übersteigen. Dieser Schwellenspannungspegel hängt von einer Anzahl von Faktoren ab, einschließlich dem Material der Gate-Elektrode, dem Material des Gate-Isolators, der Dicke des Gate-Isolators und der Dotierungskonzentration in dem Kanalbereich.
  • Der Schwellenspannungspegel von MOS-Transistoren, die in einer digitalen integrierten Schaltung verwendet werden, beeinflußt viele Eigenschaften der Schaltung, einschließlich der maximalen Arbeitsgeschwindigkeit, der Verlustleistung und der Rauschfestigkeit. Eine Erniedrigung des Schwellenspannungspegels eines MOS-Transistors erhöht seine Stromtreibfähigkeit. Die Verwendung von MOS-Transistoren mit erhöhter Stromtreibfähigkeit kann die Geschwindigkeit von Übergängen der Logikpegel erhöhen. Niedrigere Schwellenspannungspegel sind daher für integrierte Hochgeschwindigkeits-Schaltungen erwünscht.
  • Wenn der Schwellenspannungspegel eines MOS-Transistors erniedrigt wird, kann jedoch die Menge des Schwellenstroms, der durch den Transistor fließt, auch zunehmen. Ein unterhalb des Schwellenwerts liegender Strom ist der Strom, der von der Source zum Drain-Pol fließt, wenn die Spannung zwischen der Gate-Elektrode und dem Substrat geringer ist als der Schwellenspannungspegel. Dies kann ein wichtiger Punkt bei Anwendungen sein, bei denen eine geringe Verlustleistung benötigt wird, und bei großen Schaltungen mit vielen MOS-Transistoren sein. Die Rauschfestigkeiten von Schaltungen, die MOS-Transistoren verwenden, nehmen typischerweise ab, wenn die Schwellenspannungspegel reduziert werden. Dieses Problem tritt verstärkt in Schaltungen auf, die bei hohen Rauschumgebungen arbeiten können. So werden Schwellenspannungspegel häufig unter Berücksichtigung der Arbeitsgeschwindigkeit, der Verlustleistung und der Rauschfestigkeit bestimmt. Im allgemeinen werden Schwellenspannungspegel von MOS-Transistoren so stark erniedrigt, wie es die beabsichtigte Anwendung erlaubt.
  • In Komplementär-MOS (CMOS)-Schaltungen senken MOS-Transistoren typischerweise den Laststrom ab, und p-Kanal-MOS-Transistoren führen typischerweise der Last Strom zu. Da es erwünscht ist, kapazitive Lasten sowohl schnell aufzuladen als auch zu entladen, werden die Schwellenspannungspegel von n-Kanal- und p-Kanal-MOS-Transistoren häufig soweit wie möglich reduziert.
  • Wie oben erwähnt wurde, hängt der Schwellenspannungspegel eines MOS-Transistors von einer Anzahl von Faktoren ab, einschließlich dem Material der Gate-Elektrode, dem Material des Gate-Isolators, der Dicke des Gate-Isolators und der Dotierungskonzentration in dem Kanalbereich. Um den Schwellenspannungspegel eines MOS-Transistors zu reduzieren, kann ein Gate-Elektroden-Material derartig ausgewählt werden, daß der Wert der Arbeitsfunktion des Gate-Elektroden-Materials dem Wert der Arbeitsfunktion des Substrats so ähnlich wie möglich wird. Das Material der Gate-Elektrode und die Dicke des Barunterliegendes Gate-Isolators können derartig ausgewählt werden, daß die elektrische Kapazität zwischen der Gate-Elektrode und dem Substrat so hoch wie möglich ist.
  • Stark dotiertes Polysilicium wird typischerweise als eine Gate-Elektrode in üblichen selbstjustierten MOS-Verfahren verwendet. Es haftet gut an Gate-Oxiden (d. h. Gate-Isolatoren) und kann den Umgebungen, die während der nachfolgenden selbstjustierten Verarbeitungsstufen erzeugt werden, widerstehen. Die Arbeitsfunktion von n+-Polysilicium ist für n-Kanal-MOS-Transistoren von CMOS-Schaltungen ideal. Unter Verwendung von n+-Polysilicium-Gate-Elektroden können n-Kanal-MOS-Transistoren mit Schwellenspannungen von weniger als +0,7 Volt für leicht reproduzierbare Pegelwerte der Kanal-Dotierungskonzentrationen und der Gate-Oxid-Dicke hergestellt werden.
  • Wenn das gleiche n+-Polysilicium für die Gate-Elektroden von p+-Kanal-MOS-Transistoren verwendet wird, liegen jedoch die sich ergebenden Schwellenspannungspegel weit über 0,7 Volt. In CMOS-Schaltungen würden derartige p-Kanal-Vorrichtungen eine geringere Stromtreibfähigkeit haben als ihre n-Kanal-Ergänzungen. Um die Größen der Schwellenspannungspegel von p-Kanal-MOS-Transistoren zu reduzieren, werden üblicherweise flache Bor-Implantationen in den Kanalbereichen gerade unterhalb der Gate-Elektroden von p-Kanal-MOS-Transistoren angeordnet. Die Oberflächen der Kanalbereiche von geringem p-Typ ergeben Schwellenspannungspegel von reduzierter Größe. Jedoch unterliegen derartige versenkte Kanal-Vorrichtungen leicher dem Punch through-Effekt. Wie nachstehend beschrieben wird, nimmt die Anfälligkeit von versenkten Kanal-Vorrichtungen gegenüber dem Punch through-Effekt zu, wenn die Dimensionen der Vorrichtung kleiner werden.
  • Das Punch through erfolgt, wenn die Spannung, die zwischen der Gate-Elektrode und dem Substrat gebildet wird, geringer ist als der Schwellenspannungspegel, und die Umkehr-Vorspannung im Draingebiet ausreichend groß ist, daß der Drainverarmungsbereich mit dem Source-Verarmungsbereich in dem darunterliegenden Oberflächenbereich unterhalb der Gate-Elektrode übereinstimmt. Wenn das Punch through erfolgt, fließen Majoritätsladungsträger von dem Source-Bereich zu dem Drainbereich ab und erzeugen unterhalb der Oberfläche ein Fließen von (Schwellen)-Strom. Kleine MOS-Transistoren mit kurzen Kanallängen zwischen dem Source- und dem Drainbereich sind gegenüber dem Punch through-Effekt besonders anfällig. Die Verwendung von Bor zum Einstellen der Schwellenspannungspegel von p- Kanal-MOS-Transistoren ist aufgrund der Tatsache, daß größere Bormengen erforderlich sind, weniger angezeigt, wenn dünnere Gate-Isolatoren verwendet werden. Wenn der aktive Kanalbereich tiefer in das Substrat hineingedrückt wird, verschlimmert sich das Punch through-Problem.
  • Ein anderer Weg zur Erniedrigung der Schwellenspannungspegel von p-Kanal-MOS-Vorrichtungen ist die Verwendung von p+-Polysilicium für die Gate-Elektroden von p-Kanal-Vorrichtungen. Bor vom p-Typ kann in das Polysilicium der Gate-Elektrode zu dem gleichen Zeitpunkt eingeführt werden, wenn die Source- und Drainbereiche einer p-Kanal-Vorrichtung gebildet werden. Eine Abnahme des Unterschieds der Arbeitsfunktionen der p+-Polysilicium-Gates und der Substrate ergibt eine Abnahme der Größen der Schwellenspannungspegel der p-Kanal-MOS-Vorrichtungen mit p+-Polysilicium-Gates. Die Größen der Schwellenspannungspegel von p-Kanal-MOS-Transistoren mit p+-Polysilicium-Gates betragen typischerweise 0,7 Volt oder weniger (ohne versenkte Kanal-Implantationen).
  • Bei der Verwendung von p+-Polysilicium-Gate-Elektroden tritt jedoch ein Problem auf, wenn dünne Oxidschichten als Gate-Isolatoren verwendet werden. Im Gegensatz zu den Phosphoratomen vom n-Typ, die zum Dotieren der n+-Polysilicium-Gate-Elektroden der n-Kanal-Vorrichtungen verwendet werden, sind Boratome vom p-Typ, die zum Dotieren der Polysilicium-Gate-Elektroden der p-Kanal-Vorrichtungen verwendet werden, sehr beweglich und neigen dazu, in dünne Gate-Oxidschichten einzudringen und selbst dieselben zu durchdringen. Die bei Nachimplantations-Ausheilungsvorgängen eingehaltenen Temperaturen erhöhen stark die Segregation und die Diffusion von Boratomen, die in dünne Gate-Oxide eindringen und dieselben durchdringen. Wenn genügend Boratome in die Gate-Oxidschicht einer p-Kanal-Vorrichtung eindringen oder dieselbe durchdringen, kann die Größe des Schwellenspannungspegels der sich ergebenden Vorrichtung unangemessen erniedrigt werden. Eine Erniedrigung des Schwellenspannungspegels kann in Abhängigkeit von der Variierbarkeit der Oxid-Dicke und den Borkonzentrations-Verschiebungen innerhalb der Diffusionskammer oder beim Implantationsvorgang auch eine Ungleichförmigkeit durch den Wafer bewirken.
  • Wenn die Geometrien der Vorrichtungen kleiner werden, um die Leistungsfähigkeit der Schaltung zu verbessern und die Packungsdichte zu erhöhen, fangen die MOS-Vorrichtungen an, viele Wirkungen zweiter Ordnung aufzuzeigen, einschließlich des Kurzkanal-Effekts und des Engkanal-Effekts. Kleine MOS-Vorrichtungen sind auch gegenüber dem Punch through-Effekt anfälliger. Da die eingebauten elektrischen Potentiale von Halbleitern auf die Geometrien angepaßt sind, nehmen Spannungsversorgungs-Pegel nicht proportional ab. Die sich ergebenden hohen elektrischen Feldstärken erzeugen eine erhöhte Anfälligkeit gegenüber ”Heißladungsträger-Effekten” und dem Einfangen von Hochenergie-Ladungsträgern innerhalb der Gate-Isolatoren.
  • Beim Bemühen der Minimierung der Segregation und der Wiederverteilung von Bor durch ein Gate-Oxid und in dem Kanalbereich einer p-Kanal-MOS-Vorrichtung, weisen viele Forscher auf die Vorteile der Verwendung von Stickstoffatomen als ein Sperrschichtmaterial hin. Die Nitridierung des Gate-Oxids nach der Bildung des Oxids scheint ermutigende Ergebnisse zu beinhalten. Thermisch nitridierte Oxide werden typischerweise gebildet, indem zuerst eine Gate-Oxidschicht gezüchtet wird, und dann eine thermische Nitridierungsarbeitsweise in einer stickstofftragenden Umgebung durchgeführt wird. Es wurde gezeigt, daß thermisch nitridierte Oxide MOS-Gate-Isolierschichten von hoher Qualität bilden. Thermisch nitridierte Oxide haben eine höhere Dielektrizitätskonstante als Oxide und sind gegenüber Heißladungsträger-Effekten stärker immun. Siehe Ito et al, ”Advances of Thermal Nitride and Nitroxid Gate Films in VLSI Process”, IEEE Transactions an Electron Devices, Band ED-29, Nr. 4, April 1982, Seite 498–502, und Woerlee et al., ”N2O Nitrided Gate Dielectric Technology for 0,25 Fm CMOS”, Int. Symp. VLSI Tech., 1993, Seite 105–108.
  • Die Verbesserung der Heißladungsträger-Zuverlässigkeit von thermisch nitridierten Oxiden wird hauptsächlich auf das Vorliegen von Stickstoff an der Grenzfläche zwischen einem Silicium-Substrat und einem Gate-Oxid (d. h. der Si/SiO2-Grenzfläche) zurückgeführt. Das Vorliegen von Stickstoff an der Si/SiO2-Grenzfläche reduziert die Bildung eines Grenzflächen-Zustandes, indem die Spannung an der Si/SiO2-Grenzfläche vermindert wird, und reduziert auch das Einfangen von Ladungsträgern, indem starke Si-N-Bindungen anstelle von schwächeren Si-H- und gespannten Si-O-Bindungen gebildet werden. Siehe Bhat et al., ”Electrical Properties and Reliability of MOSFET's with Thermal NO-Nitrided SiO2 Gate Dielectrics”, IEEE Transactions an Electron Devices”, Band 42, Nr. 5, Mai 1995, Seite 907–914.
  • Zum Einbau von Stickstoff in ein vorher existierendes Oxid (d. h. thermische Nitridierung) verwendet man allgemein zwei Typen von Source-Gasen: 1) Solche, die Ammoniak (NH3), und 2) solche, die Distickstoffoxid (N2O) und/oder Stickoxid (NO) umfassen. Thermisch nitridierte Oxide, die hohe Stickstoff-Konzentrationen an der Oberfläche und an der Si/SiO2-Grenzfläche aufweisen, können unter Verwendung von NH3 gebildet werden. Siehe Hori et al., ”Ultra-Thin Re-Oxidized Nitrided-Oxides Prepared By Rapid Thermal Processing”, IEDM Tech. Digest, 1987, Seite 570–573. Eine hohe Stickstoff-Konzentration an der Oberfläche eines derartigen thermisch nitridierten Oxids kann eine Diffusionssperrschicht gegenüber Boratomen bereitstellen, und eine hohe Konzentration von Stickstoffatomen an der Si/SiO2-Grenzfläche kann die Bestän digkeit des Dielektrikums gegenüber Heißladungsträger-Effekten erhöhen, wie oben beschrieben ist.
  • Thermische Nitridierung unter Verwendung von NH3 kann jedoch nicht ohne das unvermeidbare Einführen von Wasserstoffatomen in das Gate-Dielektrikum erfolgen. Es ist wohlbekannt, daß Wasserstoffatome leicht zu der Si/SiO2-Grenzfläche diffundieren und schwache Si-H-Bindungen bildet. Diese schwachen Si-H-Bindungen werden leicht durch heiße Elektronen gespalten, die in das Gate-Dielektrikum eingespritzt werden, wobei leere Elektronenzustände (oder Fallen) gebildet werden, die durch die eingespritzten Elektronen gefüllt werden können. Eingefangene Elektronen tragen zu der fixierten Oxidladung des Dielektrikums bei, und verursachen eine Verschiebung in dem Schwellenspannungspegel. Die Anzahl eingefangener Elektronen nimmt mit der Zeit zu, was die Leistungsfähigkeit der Vorrichtung verringert, bis die Leistungsfähigkeit der Vorrichtung unannehmbar wird.
  • Die schädlichen Wirkungen von Wasserstoff, der in thermisch nitridierte Oxide eingebaut wird, die unter Verwendung von NH3 hergestellt wurden, kann durch erneute Oxidation der thermisch nitridierten Oxide bei hohen Temperaturen in einer Sauerstoff-Umgebung reduziert werden. Bei diesem Verfahren ist jedoch die Stickstoff-Konzentration nahe der Oberfläche der thermisch nitridierten Oxide vermindert, während die Stickstoff-Konzentration nahe der Si-SiO2-Grenzfläche sich nicht merklich ändert. Siehe Hori et al., ”Ultra-Thin Re-Oxidized Nitrided-Oxides Prepared By Rapid Thermal Processing”, IEDM Tech. Digest, 1987, Seite 570–573. Unglücklicherweise können die sich ergebenden Stickstoff-Konzentrationen nahe der Oberfläche der wieder oxidierten, nitridierten Oxide nicht ausreichend sein, um das Eindringen von Bor in die Gate-Dielektrika zu blockieren. Zusätzlich dazu sind die erforderlichen, mehrfachen Hochtemperatur-Zyklen (d. h. Oxidation und Nitridierung) für Herstellungsverfahren der MOS-Vorrichtung im Submicron-Bereich unerwünscht.
  • In der US 5,407,870 A ist ein Verfahren zur Bildung von Siliciumoxynitrid durch Reaktion von Silicium mit N2O oder NO2 bei etwa 900–1500°C offenbart. Über den Druck werden keine Angaben gemacht.
  • Es wird postuliert, daß Verfahren, die die thermische Nitridierung von vorher existierenden Oxiden oder das Wachstum von Oxinitriden unter Verwendung von N2O und/oder NO bei Drücken von 1,0 Atmosphären und weniger anwenden, keine ausreichende Stickstoff-Konzentration an einer oberen Oberfläche (nahe der Grenzfläche zwischen einer mit Bor dotierten Polysilicium-Gate-Elektrode und dem Gate-Dielektrikum) erreichen kann, um zu verhindern, daß Boratome in der Polysilicium-Gate-Elektrode in das Gate-Dielektrikum eindringen.
  • Es wäre daher vorteilhaft, ein Verfahren zur Bildung eines Siliciumoxinitrid-Gate Dielektrikums für MOS-Vorrichtungen vom p-Typ bei einem Druck zu besitzen, der größer als 1,0 Atmosphären ist, welches: 1) Keine stickstofftragende Gas-Source wie NH3 verwendet, 2) ein Dielektrikum mit einer ausreichenden Konzentration von Stickstoffatomen an der oberen Oberfläche (nahe einer Grenzfläche zwischen einer mit Bor dotierten Polysilicium-Gate-Elektrode und dem Gate-Dielektrikum) ergibt, um zu verhindern, daß Boratome in der Polysilicium-Gate-Elektrode in das Gate-Dielektrikum eindringen, 3) ein Dielektrikum mit einer ausreichenden Konzentration von Stickstoffatomen an einer unteren Oberfläche (nahe einer Grenzfläche zwischen dem Gate-Dielektrikum und einem Siliciumsubstrat) ergibt, um die Anzahl von Hochenergie-Elektronen (d. h. heißen Elektronen), die eingespritzt werden und danach in dem Gate-Dielektrikum eingefangen werden, zu reduzieren, und 4) die zugefügten Stufen und Hochtemperatur-Zyklen vermeidet, welche mit der thermischen Nitridierung eines vorher existierenden Oxids verbunden sind.
  • Kurzbeschreibung der Erfindung
  • Die oben aufgeführten Probleme werden durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Unter Verwendung eines thermischen Hochdruck-Wachstumsverfahrens erzeugt das Verfahren der vorliegenden Erfindung eine Oxinitrid-Dielektrikumsschicht in einer Umgebung, die N2O und/oder NO einschließt. Ein MOS-Gate-Dielektrikum, das zwischen einer mit Bor dotierten Polysilicium-Gate-Elektrode und einem Silicium-Substrat angeordnet ist, wird aus einer derartigen Oxinitrid-Dielektrikumsschicht auf vorteilhafte Weise gebildet.
  • Ein MOS-Gate-Dielektrikum, das aus einer Oxinitrid-Dielektrikumsschicht gebildet wird, hat die folgenden Vorteile. Erstens hat die Oxinitrid-Dielektrikumsschicht eine ausreichende Konzentration an Stickstoffatomen nahe der Grenzfläche zwischen der mit Bor dotierten Polysilicium-Gate-Elektrode, um zu verhindern, daß Boratome in der mir Bor dotierten Polysilicium-Gate-Elektrode in das Gate-Dielektrikum eindringen. Zweitens hat die Oxinitrid-Dielektrikumsschicht eine ausreichende Konzentration von Stickstoffatomen nahe der Grenzfläche zwischen dem Gate-Dielektrikum und dem Silicium-Substrat, um die Anzahl heißer Elektronen, die in das Gate eingespritzt werden und danach in dem Gate eingefangen werden, zu reduzieren. Stickstoffatome an der Polysilicium-Gate-Dielektrikum-Oxinitrid-Grenzfläche blockieren auf physikalische Weise Baratome und verhindern, daß Baratome in der mit Bor dotierten Polysilicium-Gate-Elektrode in das Gate-Dielektrikum eindringen. Stickstoffatome, die an der Oxinitrid-Dielektrikum-Grenzfläche vorliegen, bilden starke Si-N-Bindungen und sind zur Gewährleistung, daß eingespritzte heiße Elektronen nicht auf einfache Weise in dem Gate-Dielektrikum eingefangen werden, dienlich.
  • Verfahren, bei denen die thermische Nitridierung von vorher existierenden Oxiden oder das Wachstum von Oxinitriden unter Verwendung von N2O und/oder NO bei Drücken von 1,0 × 105 Pa und darunter verwendet wird, können keine aureichende Stickstoff-Konzentration an der oberen Oberfläche (nahe einer Grenzfläche zwischen einer mit Bor dotierten Polysilicium-Gate-Elektrode und dem Gate-Dielektrikum) bereitstellen, um zu verhindern, daß Boratome in der Polysilicium-Gate-Elektrode in das Gate-Dielektrikum eindringen. Es wird postuliert, daß die Konzentration von Stickstoffatomen an der oberen Oberfläche eines Oxinitrid-Gate-Dielektrikums wenigstens 1,0 × 1021 Atome/cm3 betragen muß, um zu verhindern, daß Boratome in der Polysilicium-Gate-Elektrode und das Gate-Dielektrikum eindringen.
  • Allgemein gesprochen kann die vorliegende Oxinitrid-Schicht durch Einführen eines Silicium-Substrats in eine Kammer, die als stickstofftragendes Gas N2O, NO oder eine Kombination von sowohl N2O als auch NO enthält, thermisch gezüchtet werden. Die Temperatur und der Druck in der Kammer können dann erhöht werden. Eine Oxinitrid-Schicht wird erfindungsgemäß bei Temperaturen zwischen 650°C und < 900°C und bei Drücken von insbesonder 2,0 × 105 Pa bis 25,0 × 105 Pa (etwa 2,0 bis 25,0 Atmosphären) thermisch gezüchtet. Die sich ergebende Oxinitrid-Schicht kann unter Bildung eines MOS-Gate-Dielektrikums strukturiert werden. Die Konzentration der Stickstoffatome in dem Gate-Dielektrikum, das aus der Oxinitrid-Schicht gebildet wird, kann ziemlich konstant und ausreichend sein, um die oben beschriebenen Vorteile zu erreichen.
  • Kurze Beschreibung der Zeichnungen
  • Andere Aufgaben und Vorteile der Erfindung werden beim Lesen der folgenden ausführlichen Beschreibung und unter Bezugnahme auf die beigefügten Zeichnungen ersichtlich, in denen
  • die 1 eine partielle Querschnittsansicht eines Silicium-Substrats ist, das eine Siliciumnitrid-Schicht aufweist, die über einer Pad-Oxidschicht abgeschieden ist, die alle über einem aktiven Bereich der Vorrichtung zwischen den Feld-Oxidschicht-Öffnungen auf einer Vorderseitenoberfläche des Silicium-Substrats gebildet werden;
  • die 2 ein Silicium-Substrat der 1 zeigt, nachdem die Siliciumnitrid-Schicht und die Pad-Oxidschicht entfernt wurden;
  • die 3 das Silicium-Substrat der 2 zeigt, nachdem eine Silicium-Oxinitrid (Oxinitrid)-Schicht über der Vorderseitenoberfläche gezüchtet worden ist,
  • die 4 eine ausführliche Ansicht entlang der Ebene A der 3 ist, die eine im wesentlichen konstante Konzentration von Stickstoffatomen in der Oxinitrid-Schicht erläutert,
  • die 5 eine graphische Abbildung der Atom-Konzentrationen von Sauerstoff (O), Stickstoff (N) und Silicium (Si) gegenüber der Tiefe entlang einem Profil einer ersten Oxinitrid-Schicht ist, die gemäß der vorliegenden Erfindung gezüchtet wurde,
  • die 6 eine graphische Abbildung der Atom-Konzentrationen von Sauerstoff (O), Stickstoff (N) und Silicium (Si) gegenüber der Tiefe entlang einem Profil einer zweiten Oxinitrid-Schicht ist, die gemäß der vorliegenden Erfindung gezüchtet wurde,
  • die 7 das Silicium-Substrat der 3 zeigt, nachdem eine Polysilicium-Schicht über der Oxinitrid-Schicht abgeschieden wurde,
  • die 8 das Silicium-Substrat der 7 zeigt, nachdem eine Polysilicium-Schicht und die Oxinitrid-Schicht strukturiert wurden, um eine Polysilicium-Gate-Elektrode bzw. ein Gate-Dielektrikum zu bilden,
  • die 9 die Vorderseitenoberfläche des Silicium-Substrats der 8 zeigt, auf die eine relativ geringe Konzentration von Borionen vom p-Typ einwirken gelassen wurde,
  • die 10 das Silicium-Substrat der 9 zeigt, nachdem eine Oxid-Schicht über der Vorderseitenoberfläche gebildet worden ist,
  • die 11 das Silicium-Substrat der 10 zeigt, nachdem der größte Teil der Oxidschicht über der Vorderseitenoberfläche weggeätzt worden ist, wobei – benachbart zu der Polysilicium-Gate-Elektrode und dem Gate-Dielektrikum-Oxid-Seitenwände-Spacer zurückbleiben,
  • die 12 das Silicium-Substrat der 11 zeigt, auf das eine relativ hohe Konzentration von Borionen vom p-Typ einwirken gelassen wurde,
  • die 13 das Silicium-Substrat der 12 zeigt, nachdem eine Passivierungsschicht über der gesamten Vorderseitenoberfläche gebildet worden ist, und
  • die 14 eine ausführliche Ansicht entlang der Ebene B der 13 ist, die eine im wesentlichen konstante Konzentration von Stickstoffatomen in dem Gate-Dielektrikum erläutert, das zum Blockieren von Boratomen und/oder Einfangen von heißen Elektronen verwendet wird.
  • Ausführliche Beschreibung der Erfindung
  • Die 1–14 werden verwendet, um zu beschreiben, wie ein leicht dotierter Drain(LDD)-MOS-Transistor vom p-Typ mit einem Oxinitrid-Gate-Dielektrikum auf und in einer Vorderseitenoberfläche eines Silicium-Substrats gebildet werden kann. In der 1 sind die aktive Vorrichtung und die Feldbereiche definiert worden. Eine Siliciumnitrid-Schicht 14 auf einer Pad-Oxidschicht 16 verbleibt über einem aktiven Vorrichtungsbereich einer Vorderseitenoberfläche 12 eines Silicium-Substrats 10. Eine Feld-Oxidschicht 18 wurde über der Sauerstoffundurchlässigen Siliciumnitrid-Schicht 14, bei der Feldbereiche fehlen, gemäß einer wohldefinierten lokalen Oxidation von Silicium (LOCOS)-Techniken thermisch gezüchtet.
  • Die 2 zeigt das Silicium-Substrat nachdem die Siliciumnitrid-Schicht 14 und die Pad-Oxidschicht 16 von der Vorderseiten-Oberfläche 12 entfernt worden sind. Nachdem die Feld-Oxidschicht 18 gezüchtet wurde, werden die Siliciumnitrid-Schicht 14 und die Pad-Oxidschicht 16 unter Verwendung von z. B. eines trockenen Ätzverfahrens oder eines nassen chemischen Ätzens von bekanntem Ursprung entfernt. Eine Opfer-Oxidschicht (nicht gezeigt) kann in Abhängigkeit von den Verfahrenseinschränkungen gezüchtet und von der Vorderseiten-Oberfläche 12 zu diesem Zeitpunkt weggeätzt werden. Der Zweck einer derartigen Opfer-Oxidschicht ist es, alles restliche Nitrid zu entfernen.
  • Die 3 zeigt das Silicium-Substrat 10, nachdem eine Siliciumoxinitrid (Oxinitrid)-Schicht 20 über der Vorderseiten-Oberfläche 12 thermisch gezüchtet wurde. Die Oxinitrid-Schicht 20 wird unter erhöhter Temperatur und erhöhtem Druck in einer stickstofftragenden Atmosphäre gezüchtet. Die Oxinitrid-Schicht 20 wird thermisch gezüchtet, indem man das Silicium-Substrat 10 in einem Waferboat auf -Kante anordnet, und das Waferboat in einen Oxidationsofen gibt, der in einer Hochdruckkammer angeordnet wird. Der Oxidationsofen enthält als stickstofftragendes Gas N2O, NO oder eine Kombination von sowohl N2O als auch NO. Die Oxinitrid-Schicht 20 kann bei Temperaturen zwischen 650°C und < 900°C und Drücken von 2,0 × 105 Pa bis 10,0 × 105 Pa thermisch gezüchtet werden. Wie in der 4 gezeigt wird, ist die Konzentration der Stickstoffatome 22 in der sich ergebenden Oxinitrid-Schicht 20 nicht nur über die Vorderseiten-Oberfläche ziemlich gleichförmig, sondern, was wichtiger ist, durch die Querschnittsebene (oder das Profil) der Oxinitrid-Schicht 20 hindurch. Es wird postuliert, daß der der Druckkammer zugefügte Druck die Bildung von Si-N-Bndungen in der Masse der Oxinitrid-Schicht 20 thermodynamisch begünstigt, verglichen mit nur der Si/SiO2-Grenzfläche, wie bei der Bildung von Oxinitrid-Schichten bei Drücken von 1,0 × 105 Pa und weniger beobachtet wird. Wie nachstehend diskutiert werden wird, bildet atomarer Stickstoff Bindungen mit Silicium und Sauerstoff in gleichförmigen Intervallen in der Oxinitrid-Struktur. Diese regulären Bindungen begünstigen das Besetzen von Diffusionsbahnen, die normalerweise von nachstehend eingeführten Bor-Spezies eingenommen werden. Die Vorteile des Erhaltens einer gleichförmigen Stickstoffverteilung sind mannigfaltig, von denen einige die Kontrolle der Bor-Diffusion und das Einfangen heißer Elektronen darin sind.
  • Die 5 zeigt einen sekundären Ionenmassenspektroskopie (SIMS)-Plot von atomaren Sauerstoff (O)-, Stickstoff (N)- und Silicium (Si)-Konzentrationen einer Oxinitrid-Schicht, die auf einem Silicium-Substrat unter Verwendung des Verfahrens der vorliegenden Erfindung gezüchtet wurde. Atomare Konzentrationen werden von einer oberen Oberfläche der Oxinitrid-Schicht (0, 0 Å) zu einer Tiefe gezeigt, die die Dicke der Oxinitrid-Schicht (etwa 100 Å) übersteigt. Dieser Plot zeigt, daß die Konzentration der Sauerstoffatome nahe der Oberfläche der Oxinitrid-Schicht am höchsten ist, nahe einer unteren Oberfläche der Oxinitrid-Schicht (d. h. an der Dielektrikum-Substrat-Grenzfläche) stark abfällt und mit zunehmender Tiefe in das Silicium-Substrat weiterhin abnimmt. Die Konzentration der Siliciumatome in der Oxinitrid-Schicht und in dem Silicium-Substrat ist mit etwa 7,0 × 1020 Atomen/cm3 ziemlich gleichförmig. Die Konzentration der Stickstoffatome in der Oxinitrid-Schicht ist auch mit etwa 1,0 × 1021 Atomen/cm3 ziemlich gleichförmig. Die Konzentration der Stickstoffatome nimmt nahe der Dielektrikum-Substrat-Grenzfläche stark ab und stabilisiert sich bei einer Hintergrund-Konzentration von etwa 1,5 × 1019 Atomen/cm3 in dem Silicium-Substrat.
  • Die 6 zeigt einen sekundären Ionenmassenspektroskopie (SIMS)-Plot von atomaren Sauerstoff (O)-, Stickstoff (N)- und Silicium (Si)-Konzentrationen gegenüber der Tiefe von einer Oberfläche einer Oxinitrid-Schicht, die mit einer Dicke von 70 auf einem Silicium-Substrat unter Verwendung des Verfahrens der vorliegenden Erfindung gezüchtet wurde. Wie in der 5 ist die Konzentration der Sauerstoffatome nahe der Oberfläche am höchsten, nimmt nahe der Dielektrikum-Substrat-Grenzfläche stark ab und fällt weiterhin mit zunehmender Tiefe in das Silicium-Substrat ab. Die Konzentration der Siliciumatome in der Oxinitrid-Schicht und in dem Silicium-Substrat ist mit etwa 1,0 × 1021 Atomen/cm3 ziemlich gleichförmig. Die Konzentration der Stickstoffatome in der Oxinitrid-Schicht ist mit 3,0 × 1021 Atomen/cm3 auch ziemlich gleichförmig. Die Konzentration der Stickstoffatome nimmt nahe der Dielektrikum-Substrat-Grenzfläche stark ab und nimmt weiterhin mit zunehmender Tiefe in das Silicium-Substrat ab.
  • Die 7 zeigt das Silicium-Substrat 10, nachdem eine Polysiliciumschicht 24 über der Oxinitrid-Schicht 20 an der Vorderseitenoberfläche 12 abgeschieden wurde. Die Polysiliciumschicht 24 kann unter Verwendung des Verfahrens der chemischen Dampfabscheidung (CVD) abgeschieden werden.
  • Die 8 zeigt das Silicium-Substrat 10, nachdem eine Polysilicium-Schicht 24 und eine Oxinitrid-Schicht 20 selektiv geätzt wurden, um eine Polysilicium-Gate-Elektrode 26 bzw. ein Gate-Dielektrikum 28 zu bilden. Die Polysilicium-Schicht 24 und die Oxinitrid-Schicht 20 werden durch Maskieren der Gate-Strukturen mit polymerisiertem Photoresist und Ätzen der freigesetzten Teile der Polysilicium-Schicht 24 und der Oxinitrid-Schicht 20 strukturiert.
  • Die 9 zeigt das Silicium-Substrat 10, auf das eine relativ niedrige Konzentration von Borionen vom p-Typ 30 einwirken gelassen wurde. Borionen dringen in die Polysilicium-Gate-Elektrode 26 unter Bildung eines leicht dotierten Borbereichs 32 ein. Unter Verwendung der wohlbekannten selbstausrichtenden Technik dringen Boratome auch in das Silicium-Substrat 10 an der Vorderseiten-Oberfläche 12 ein und bilden leicht dotierte Source-Drain-Bereiche 34a und 34b. Auf das Silicium-Substrat 10 können dann unter Verwendung eines Diffusions- oder Ionen-Implantationsionsverfahrens Borionen vom p-Typ einwirken gelassen werden.
  • Die 10 zeigt das Silicium-Substrat 10, nachdem eine Oxidschicht 36 über der Vorderseiten-Oberfläche 12 gebildet wurde. Die Oxidschicht 36 kann unter Verwendung verschiedener CVD-Techniken abgeschieden werden.
  • Die 11 zeigt das Silicium-Substrat 10, nachdem eine Mehrzahl von Oxidschichten 36 weggeätzt worden ist, wobei nur die Oxid-Seitenwand-Spacer 38a und 38b benachbart zur Polysilicium-Gate-Elektrode 26 und dem Gate-Dielektrikum 28 verbleiben. Die Oxidschicht 36 kann unter Verwendung eines gerichteten trockenen Ätzverfahrens geätzt werden.
  • Die 12 zeigt das Silicium-Substrat 10, auf das eine relativ hohe Konzentration von Borionen vom p-Typ 40 einwirken gelassen wurde. Borionen dringen in die Polysilicium-Gate-Elektrode 26 ein und bilden einen stark mit Bor dotierten Borbereich 42. Borionen dringen auch in das Silicium-Substrat 10 an der Vorderseitenoberfläche 12 ein und bilden stark mit Bor dotierte Source-Drain-Gebiete 44a und 44b. Oxid-Seitenwand-Spacer 38a und 38b verhindern, daß Boratome in das Silicium-Substrat 10 in Bereichen direkt unter den Oxid-Seitenwand-Spacern 38a und 38b eindringen. Auf das Silicium-Substrat 10 können unter Verwendung eines Diffusions- oder Ionenimplantationsionsverfahrens Borionen vom p-Typ einwirken gelassen werden.
  • Die 13 zeigt das Silicium-Substrat 10 nachdem eine Passivierungsschicht 46 über der gesamten Vorderseitenoberfläche 12 des Silicium-Substrats 10 gebildet wurde, um Verunreinigungen und Feuchtigkeit vollständig auszuschließen. Die Passivierungsschicht ist vorzugsweise ein Dielektrikum wie ein Oxid, das selektiv entfernt werden kann, um eine Kontaktbildung zwischen den darüberliegenden Leitern (nicht gezeigt) und den Source-Drain-Bereichen zu erlauben.
  • Die 14 zeigt wie die ziemlich gleichförmige Konzentration von Stickstoffatomen in der Oxinitrid-Dielektrikumsschicht 14 der 13 befähig ist 1) zu verhindern, daß Boratome in der Polysilicium-Gate-Elektrode 26 in das Gate-Dielektrikum 28 eindringen können, und 2) verhindern, daß heiße Elektronen im Gate-Dielektrikum 28 eingefangen werden. Eine ausreichende Konzentration von Stickstoffatomen 48 im Gate-Dielektrikum 28 nahe der Grenzfläche zwischen der Polysilicium-Gate-Elektrode 26 und dem Gate-Dielektrikum 28 (d. h. der Polysilicium-Dielektrikum-Grenzfläche) trägt zur Gewährleistung bei, daß Boratome 50 in der darüberliegenden Polysilicium-Gate-Elektrode 26 durch Stickstoffatome 48 in dem Gate-Dielektrikum 28 physikalisch blockiert werden und nicht befähigt sind, in das Gate-Dielektrikum 28 einzudringen. Es wird postuliert, daß der Druck, der mit der Hochdruckkammer verbunden ist, die Bildung von Si-N-Bindungen in dem Hauptteil der Oxinitrid-Schicht 20 thermodynamisch begünstigt, verglichen mit nur der Si/SiO2-Grenzfläche, wie bei der Bildung von Oxinitrid-Schichten bei Drücken von 1,0 × 105 Pa und weniger beobachtet wird. Atomarer Stickstoff bildet so in der Oxinitrid-Struktur in gleichförmigen Intervallen Bindungen mit Silicium und Sauerstoff. Diese regulären Bindungen helfen bei der Besetzung von Diffusionsbahnen, die normalerweise anschließend durch eingeführte Bor-Spezies in dem Gate-Dielek trikum 28 eingenommen werden, das aus der Oxinitrid-Schicht 20 gebildet wird.
  • Stickstoffatome und Siliciumatome bilden starke Si-N-Bindungen an der Grenzfläche zwischen dem Silicium-Substrat 10 und dem Gate-Dielektrikum 28. Diese Bindungen lassen sich durch heiße Elektronen nicht leicht aufspalten, welche aus dem Kanalbereich in das Silicium-Substrat 10 direkt unterhalb der Polysilicium-Gate-Elektrode eingespritzt werden. So trägt eine ausreichende Konzentration von Stickstoffatomen 52, die in das Gate-Dielektrikum 28 nahe der Grenzfläche zwischen dem Silicium-Substrat 10 und dem Gate-Dielektrikum 28 (Dielektrikum-Substrat-Grenzfläche) eingebaut wurden, zur Gewährleistung bei, daß eingespritzte Elektronen 54 nicht leicht in dem Gate-Dielektrikum 28 eingefangen werden. Es wird postuliert, daß weniger heiße Elektronen eine ausreichende Energie haben, um die starken Si-N-Bindungen aufzuspalten, die nahe der Dielektrikum-Substrat-Grenzfläche vorliegen, und die Anzahl heißer Elektronen, die an aufgespaltenen Bindungsstellen in dem Dielektrikum eingefangen werden, reduziert werden.

Claims (8)

  1. Verfahren zur Herstellung einer dielektrischen Schicht auf einem Silicium-Substrat, umfassend: das Anordnen des Silicium-Substrats in einer Kammer, die eine stickstoff- und sauerstoff-tragende Umgebung enthält, welche Distickstoffoxid (N2O) und/oder Stickstoffoxid (NO) umfasst und grundsätzlich frei ist von Wasserstoffatomen; das Ansteigen des Drucks in der Kammer an dem Silicium-Substrat auf ein Niveau von wenigstens 2,0 × 105 Pa, wobei eine dielektrische Schicht, umfassend Stickstoff und Sauerstoff, auf wenigstens einer Oberfläche des Silicium-Substrats gezüchtet wird und weiterhin das Ansteigen der Temperatur in der Kammer an dem Silicium-Substrat auf ein Niveau zwischen 650°C und < 900°C.
  2. Verfahren gemäß Anspruch 1, worin der Druck in der Kammer an dem Silicium-Substrat auf ein Niveau zwischen 2,0 × 105 Pa und 25,0 × 105 Pa erhöht wird.
  3. Verfahren gemäß Anspruch 1 zur Bildung eines MOS-Transistors vom p-Typ an der Vorderseitenoberfläche eines Silicium-Substrats, weiterhin umfassend: das Erhöhen des Drucks in der Kammer an dem Silicium-Substrat auf ein Niveau zwischen 2,0 × 105 Pa und 25,0 × 105 Pa, wobei eine dielektrische Schicht, die Stickstoffatome aufweist, welche in im wesentlichen periodischen Intervallen durch ein Querschnittsprofil des Dielektrikums eingebaut werden, gezüchtet wird; das Abscheiden einer Polysiliciumschicht auf der dielektrischen Schicht; das Ätzen der Polysilicium-Schicht und der darunterliegenden dielektrischen Schicht, um eine Polysilicium-Gate-Elektrode auf einem Gate-Dielektrikum zu bilden; und das Dotieren der Polysilicium-Gate-Elektrode und der Source-Drain-Bereiche des Silicium-Substrats, die die Polysilicium-Gate-Elektrode und das Gate-Dielektrikum umgeben, mit Boratomen.
  4. Verfahren gemäß Anspruch 3, das weiterhin das Züchten einer dielektrischen Schicht umfaßt, die eine Spitzenkonzentration von Stickstoffatomen aufweist, die in das Dielektrikum mit einem erhöhten Niveau in der Nähe einer oberen Oberfläche des Dielektrikums nahe der Polysilicium-Schicht eingebaut werden.
  5. Verfahren gemäß Anspruch 3, das weiterhin das Züchten einer dielektrischen Schicht umfaßt, die eine Spitzenkonzentration von Stickstoffatomen aufweist, die in das Dielektrikum mit einem erhöhten Niveau in der Nähe einer unteren Oberfläche des Dielektrikums nahe des Silicium-Substrats eingebaut werden.
  6. Verfahren gemäß Anspruch 3, das weiterhin das Züchten einer dielektrischen Schicht umfaßt, die eine Spitzenkonzentration von Stickstoffatomen aufweist, die in das Dielektrikum mit einem erhöhten Niveau in der Nähe einer oberen und einer unteren Oberfläche des Dielektrikums nahe der Polysilicium-Schicht bzw. des Silicium-Substrats eingebaut werden.
  7. Verfahren gemäß Anspruch 3, worin die Konzentration der Stickstoffatome in dem Gate-Dielektrikum nahe der Grenzfläche zwischen der Polysilicium-Gate-Elektrode und dem Gate-Dielektrikum ausreichend ist, um zu verhindern, daß Boratome in der Polysilicium-Gate-Elektrode in das Gate-Dielektrikum eindringen.
  8. Verfahren gemäß Anspruch 3, worin die Konzentration der Stickstoffatome in dem Gate-Dielektrikum nahe der Grenzfläche zwischen dem Gate-Dielektrikum und dem Silicium-Substrat ausreichend ist, um die aus dem Silicium-Substrat in das Gate-Dielektrikum eingespritzte Anzahl hochenergetischer Elektronen, welche in dem Gate-Dielektrikum eingefangen werden, zu reduzieren.
DE19680529T 1995-06-06 1996-06-06 Verfahren zur Herstellung von Hochdruck-Silicium-oxynitrid (Oxynitrid)-Gate-Dielektrika für Metalloxid Halbleiter (MOS)-Vorrichtungen mit polykristallinen P+-Silicium (Polysilicium)-Gate-Elektroden Expired - Lifetime DE19680529B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/470,321 1995-06-06
US08/470,321 US5674788A (en) 1995-06-06 1995-06-06 Method of forming high pressure silicon oxynitride gate dielectrics
PCT/US1996/009216 WO1996039713A1 (en) 1995-06-06 1996-06-06 A method of forming high pressure silicon oxynitride (oxynitride) gate dielectrics for metal oxide semiconductor (mos) devices with p+ polycrystalline silicon (polysilicon) gate electrodes

Publications (2)

Publication Number Publication Date
DE19680529T1 DE19680529T1 (de) 1997-07-24
DE19680529B4 true DE19680529B4 (de) 2010-11-04

Family

ID=23867139

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19680529T Expired - Lifetime DE19680529B4 (de) 1995-06-06 1996-06-06 Verfahren zur Herstellung von Hochdruck-Silicium-oxynitrid (Oxynitrid)-Gate-Dielektrika für Metalloxid Halbleiter (MOS)-Vorrichtungen mit polykristallinen P+-Silicium (Polysilicium)-Gate-Elektroden

Country Status (3)

Country Link
US (1) US5674788A (de)
DE (1) DE19680529B4 (de)
WO (1) WO1996039713A1 (de)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780891A (en) * 1994-12-05 1998-07-14 Micron Technology, Inc. Nonvolatile floating gate memory with improved interploy dielectric
US6607946B1 (en) * 1996-05-22 2003-08-19 Micron Technology, Inc. Process for growing a dielectric layer on a silicon-containing surface using a mixture of N2O and O3
JPH09312393A (ja) 1996-05-22 1997-12-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3634086B2 (ja) 1996-08-13 2005-03-30 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置の作製方法
JP4014676B2 (ja) 1996-08-13 2007-11-28 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
US6319857B1 (en) * 1996-09-16 2001-11-20 Advanced Micro Devices, Inc. Method of fabricating stacked N-O-N ultrathin gate dielectric structures
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5904523A (en) * 1996-10-03 1999-05-18 Lucent Technologies Inc. Process for device fabrication in which a layer of oxynitride is formed at low temperatures
US6590230B1 (en) 1996-10-15 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW317012B (en) * 1996-10-19 1997-10-01 United Microelectronics Corp Process of improving semiconductor device degradation caused by hot carrier
US6118148A (en) * 1996-11-04 2000-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6362114B1 (en) * 1996-11-12 2002-03-26 Micron Technology, Inc. Semiconductor processing methods of forming an oxynitride film on a silicon substrate
AU5429998A (en) * 1996-12-03 1998-07-15 Scott Specialty Gases, Inc. Process for forming ultrathin oxynitride layers and thin layer devices containing ultrathin oxynitride layers
US5923983A (en) * 1996-12-23 1999-07-13 Advanced Micro Devices, Inc. Integrated circuit gate conductor having a gate dielectric which is substantially resistant to hot carrier effects
US5851888A (en) * 1997-01-15 1998-12-22 Advanced Micro Devices, Inc. Controlled oxide growth and highly selective etchback technique for forming ultra-thin oxide
US5877057A (en) * 1997-01-17 1999-03-02 Advanced Micro Devices, Inc. Method of forming ultra-thin oxides with low temperature oxidation
JP3949211B2 (ja) * 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
US5861335A (en) 1997-03-21 1999-01-19 Advanced Micro Devices, Inc. Semiconductor fabrication employing a post-implant anneal within a low temperature high pressure nitrogen ambient to improve channel and gate oxide reliability
JP3648015B2 (ja) * 1997-05-14 2005-05-18 株式会社ルネサステクノロジ 半導体装置
US5998270A (en) * 1997-05-15 1999-12-07 Advanced Micro Devices Formation of oxynitride and polysilicon layers in a single reaction chamber
US5920103A (en) * 1997-06-20 1999-07-06 Advanced Micro Devices, Inc. Asymmetrical transistor having a gate dielectric which is substantially resistant to hot carrier injection
US6207587B1 (en) * 1997-06-24 2001-03-27 Micron Technology, Inc. Method for forming a dielectric
JP4104701B2 (ja) 1997-06-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置
US5851893A (en) 1997-07-18 1998-12-22 Advanced Micro Devices, Inc. Method of making transistor having a gate dielectric which is substantially resistant to drain-side hot carrier injection
TW423163B (en) * 1997-07-18 2001-02-21 Sanyo Electric Co Non volatile semiconductor device and its manufacturing process
DE19731203A1 (de) * 1997-07-21 1999-02-11 Siemens Ag CMOS-Schaltung und Verfahren zu ihrer Herstellung
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6063665A (en) * 1997-12-08 2000-05-16 Advanced Micro Devices, Inc. Method for silicon surface control for shallow junction formation
US6399445B1 (en) * 1997-12-18 2002-06-04 Texas Instruments Incorporated Fabrication technique for controlled incorporation of nitrogen in gate dielectric
US6767794B2 (en) * 1998-01-05 2004-07-27 Advanced Micro Devices, Inc. Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance MOSFET
JP4236722B2 (ja) * 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6147011A (en) * 1998-02-28 2000-11-14 Micron Technology, Inc. Methods of forming dielectric layers and methods of forming capacitors
US6124620A (en) * 1998-05-14 2000-09-26 Advanced Micro Devices, Inc. Incorporating barrier atoms into a gate dielectric using gas cluster ion beam implantation
US6063666A (en) * 1998-06-16 2000-05-16 Advanced Micro Devices, Inc. RTCVD oxide and N2 O anneal for top oxide of ONO film
US6074917A (en) * 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6110779A (en) 1998-07-17 2000-08-29 Advanced Micro Devices, Inc. Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride
FR2783530B1 (fr) 1998-09-21 2001-08-31 Commissariat Energie Atomique Procede de preparation, par nitruration, d'un substrat de silicium pour la formation d'une couche isolante mince
US6030862A (en) * 1998-10-13 2000-02-29 Advanced Micro Devices, Inc. Dual gate oxide formation with minimal channel dopant diffusion
US6218251B1 (en) 1998-11-06 2001-04-17 Advanced Micro Devices, Inc. Asymmetrical IGFET devices with spacers formed by HDP techniques
US6228779B1 (en) 1998-11-06 2001-05-08 Novellus Systems, Inc. Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology
US6200862B1 (en) 1998-11-06 2001-03-13 Advanced Micro Devices, Inc. Mask for asymmetrical transistor formation with paired transistors
US6197644B1 (en) 1998-11-06 2001-03-06 Advanced Micro Devices, Inc. High density mosfet fabrication method with integrated device scaling
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
US6667232B2 (en) * 1998-12-08 2003-12-23 Intel Corporation Thin dielectric layers and non-thermal formation thereof
US6235590B1 (en) 1998-12-18 2001-05-22 Lsi Logic Corporation Fabrication of differential gate oxide thicknesses on a single integrated circuit chip
JP3361068B2 (ja) 1998-12-22 2003-01-07 株式会社東芝 半導体装置及びその製造方法
JP2000243960A (ja) * 1998-12-24 2000-09-08 Sharp Corp 絶縁ゲート型トランジスタとその製造方法
KR100455737B1 (ko) * 1998-12-30 2005-04-19 주식회사 하이닉스반도체 반도체소자의게이트산화막형성방법
US6274915B1 (en) 1999-01-05 2001-08-14 Advanced Micro Devices, Inc. Method of improving MOS device performance by controlling degree of depletion in the gate electrode
US6245616B1 (en) * 1999-01-06 2001-06-12 International Business Machines Corporation Method of forming oxynitride gate dielectric
KR100281135B1 (ko) * 1999-02-22 2001-02-01 김영환 반도체 소자의 게이트 산화막 형성 방법
US6309927B1 (en) 1999-03-05 2001-10-30 Advanced Micro Devices, Inc. Method of forming high K tantalum pentoxide Ta2O5 instead of ONO stacked films to increase coupling ratio and improve reliability for flash memory devices
US6162684A (en) * 1999-03-11 2000-12-19 Advanced Micro Devices, Inc. Ammonia annealed and wet oxidized LPCVD oxide to replace ono films for high integrated flash memory devices
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
JP2001093903A (ja) * 1999-09-24 2001-04-06 Toshiba Corp 半導体装置及びその製造方法
US6211045B1 (en) * 1999-11-30 2001-04-03 Vlsi Technology, Inc. Incorporation of nitrogen-based gas in polysilicon gate re-oxidation to improve hot carrier performance
JP2001210726A (ja) * 2000-01-24 2001-08-03 Hitachi Ltd 半導体装置及びその製造方法
US6724053B1 (en) 2000-02-23 2004-04-20 International Business Machines Corporation PMOSFET device with localized nitrogen sidewall implantation
US6750502B1 (en) 2000-03-21 2004-06-15 Micron Technology, Inc. Technique to quench electrical defects in aluminum oxide film
US6407008B1 (en) * 2000-05-05 2002-06-18 Integrated Device Technology, Inc. Method of forming an oxide layer
US6979619B1 (en) * 2000-06-15 2005-12-27 Advanced Micro Devices, Inc. Flash memory device and a method of fabrication thereof
US6833329B1 (en) 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6649543B1 (en) * 2000-06-22 2003-11-18 Micron Technology, Inc. Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices
US6686298B1 (en) 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6660657B1 (en) 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
TW455999B (en) * 2000-08-16 2001-09-21 Nat Science Council Method of raising the anti-penetration effects of boron for dual gate complementary metal oxide semiconductor transistors
US6521469B1 (en) 2000-09-25 2003-02-18 International Business Machines Corporation Line monitoring of negative bias temperature instabilities by hole injection methods
US6893979B2 (en) * 2001-03-15 2005-05-17 International Business Machines Corporation Method for improved plasma nitridation of ultra thin gate dielectrics
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
JP2002299469A (ja) * 2001-04-04 2002-10-11 Seiko Instruments Inc 半導体装置
US6949479B2 (en) 2001-06-13 2005-09-27 Micron Technology, Inc. Methods of forming transistor devices
US6878585B2 (en) 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6723599B2 (en) 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
US20030201504A1 (en) * 2002-04-24 2003-10-30 Silterra Method and apparatus for making nitrided gate oxide
JP2004111538A (ja) * 2002-09-17 2004-04-08 Fujitsu Ltd 半導体装置、半導体装置の製造方法と評価方法、及びプロセス条件評価方法
US20040183144A1 (en) * 2003-03-20 2004-09-23 Beaman Kevin L. Plasma nitridization for adjusting transistor threshold voltage
US7534731B2 (en) 2007-03-30 2009-05-19 Tokyo Electron Limited Method for growing a thin oxynitride film on a substrate
US7659214B2 (en) 2007-09-30 2010-02-09 Tokyo Electron Limited Method for growing an oxynitride film on a substrate
KR101889469B1 (ko) * 2011-10-31 2018-08-21 에스케이하이닉스 주식회사 고유전층 및 금속게이트를 갖는 반도체장치, ｃｍｏｓ 회로 및 그 제조 방법
US20130341692A1 (en) * 2012-06-22 2013-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Novel [N] Profile in Si-Ox Interface for CMOS Image Sensor Performance Improvement
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10566416B2 (en) 2017-08-21 2020-02-18 Microsemi Corporation Semiconductor device with improved field layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4282270A (en) * 1978-10-27 1981-08-04 Fujitsu Limited Method for forming an insulating film layer of silicon oxynitride on a semiconductor substrate surface
EP0481706A1 (de) * 1990-10-16 1992-04-22 Kawasaki Steel Corporation Erzeugungsmethode einer CVD-Silizium-Oxynitridschicht
DE4333160A1 (de) * 1993-09-29 1995-03-30 Siemens Ag Herstellverfahren für eine nitridierte Siliziumoxidschicht mit verringerter Temperaturbelastung
US5407870A (en) * 1993-06-07 1995-04-18 Motorola Inc. Process for fabricating a semiconductor device having a high reliability dielectric material

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710242A (en) * 1980-06-20 1982-01-19 Mitsubishi Electric Corp Manufacture of semiconductor device
US5420077A (en) * 1990-06-29 1995-05-30 Sharp Kabushiki Kaisha Method for forming a wiring layer
US5464792A (en) * 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
US5397720A (en) * 1994-01-07 1995-03-14 The Regents Of The University Of Texas System Method of making MOS transistor having improved oxynitride dielectric

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4282270A (en) * 1978-10-27 1981-08-04 Fujitsu Limited Method for forming an insulating film layer of silicon oxynitride on a semiconductor substrate surface
EP0481706A1 (de) * 1990-10-16 1992-04-22 Kawasaki Steel Corporation Erzeugungsmethode einer CVD-Silizium-Oxynitridschicht
US5407870A (en) * 1993-06-07 1995-04-18 Motorola Inc. Process for fabricating a semiconductor device having a high reliability dielectric material
DE4333160A1 (de) * 1993-09-29 1995-03-30 Siemens Ag Herstellverfahren für eine nitridierte Siliziumoxidschicht mit verringerter Temperaturbelastung

Also Published As

Publication number Publication date
WO1996039713A1 (en) 1996-12-12
DE19680529T1 (de) 1997-07-24
US5674788A (en) 1997-10-07

Similar Documents

Publication Publication Date Title
DE19680529B4 (de) Verfahren zur Herstellung von Hochdruck-Silicium-oxynitrid (Oxynitrid)-Gate-Dielektrika für Metalloxid Halbleiter (MOS)-Vorrichtungen mit polykristallinen P+-Silicium (Polysilicium)-Gate-Elektroden
KR100437651B1 (ko) 신뢰할 수 있는 초박막 옥시나이트라이드 형성 공정
US5464783A (en) Oxynitride-dioxide composite gate dielectric process for MOS manufacture
DE60319310T2 (de) Gatterdielektrikum und Verfahren
DE112004000146B4 (de) Verfahren zur Herstellung eines MOSFET-Bauelements mit zugspannungsverformtem Substrat
EP0838858B1 (de) Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
DE112014006222B4 (de) Verfahren zum Ausbilden von SONOS-Speichertransistoren und CMOS-Transistoren
DE4407250B4 (de) Verfahren zur Herstellung eines PMOS-Feleffekttransistors, in einem Halbleiterbauelement, PMOS-Feldeffekttransistor, Polysiliziumschicht in einem Halbleiterbauelement und Verfahren zu deren Herstellung
US5312766A (en) Method of providing lower contact resistance in MOS transistors
US4179311A (en) Method of stabilizing semiconductor device by converting doped poly-Si to polyoxides
DE4229574A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE19963674A1 (de) Oxynitrid-Gatterdielektrikum und Verfahren zur Formierung
DE102004048679B4 (de) Verfahren zum Herstellen eines Isolator-Dünnfilms sowie Verfahren zum Herstellen eines Halbleiterbauteils
IE57207B1 (en) A process for forming nitrided silicon dioxide layers for semiconductor integrated circuits
DE19639697C2 (de) Bipolar- oder MOS-Transistor mit vergrabener Diffusionsbarriere und Herstellungsverfahren dafür
DE112011104775B4 (de) Verfahren zur Herstellung eines Schottky-n-Kanal-Feldeffekttransistors auf Germaniumbasis
DE10031624A1 (de) Verfahren zur Herstellung eines Transistors mit erhöhten Source- und Drain-Bereichen
DE60311016T2 (de) Dielektrischer film mit hohem k, herstellungsverfahren dafür und diesbezügliches halbleiterbauelement
DE19642746A1 (de) Halbleitereinrichtung und ihr Herstellungsverfahren
DE19946437A1 (de) Ferroelektrischer Transistor
DE10255936B4 (de) Verfahren zur Herstellung einer Isolationsschicht und Verfahren zum Steuern einer Stickstoffkonzentration während der Herstellung der Isolationsschicht
US5296386A (en) Method of providing lower contact resistance in MOS transistor structures
DE10311316A1 (de) Halbleitereinrichtung mit einer Nitridschicht
DE10350354A1 (de) Orientierungs-unabhängige Oxidation von nitriertem Silizium
DE4445346A1 (de) Verfahren zur Herstellung eines Heteroübergang-Bipolartransistors

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R020 Patent grant now final

Effective date: 20110204

R071 Expiry of right