DE1942239C2 - Verfahren zur Herstellung eines Lateraltransistors - Google Patents

Verfahren zur Herstellung eines Lateraltransistors

Info

Publication number
DE1942239C2
DE1942239C2 DE1942239A DE1942239A DE1942239C2 DE 1942239 C2 DE1942239 C2 DE 1942239C2 DE 1942239 A DE1942239 A DE 1942239A DE 1942239 A DE1942239 A DE 1942239A DE 1942239 C2 DE1942239 C2 DE 1942239C2
Authority
DE
Germany
Prior art keywords
zones
emitter
base zone
metal
coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE1942239A
Other languages
English (en)
Other versions
DE1942239A1 (de
Inventor
David Virgil Santa Cruz Calif. Talbert
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE1942239A1 publication Critical patent/DE1942239A1/de
Application granted granted Critical
Publication of DE1942239C2 publication Critical patent/DE1942239C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/135Removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

55
Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Patentanspruchs I.
Ein solches Verfahren Ist bereits aus der US-PS 97 710 bekannt.
Nun werden mit solchen Verfahren hergestellte Lateraltranslstoren erhalten, die zwar eine Durchbruchsspannung über 30 V aufweisen, deren Stromverstafkungsfak; tor p jedoch nur zwischen 1 und 5 Hegt. Der Anwendungsbereich dieser Lateraltransistoren, die Im allgemeinen vom PNP-Typ sind. Ist deshalb sehr begrenzt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung der Im Oberbegriff des Patentanspruchs 1 angegebenen, bekannten Art mit dem Ziel weiterzuentwickeln, daß nach Ihm Laterallransistoren, Insbesondere vom PNP-Typ hergestellt werden können, die einen höheren Stromverstärkungsfaktor β als die bekannten Lateraltransistoren aufweisen. Das Verfahren soll sich weiterhin zur Anwendung bei der Herstellung von integrierten Halbleiterschaltungen eignen, auch wenn dabei höhere Temperaturen benutzt werden.
Diese Aufgabe wird nach vier Erfindung durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.
Vorteilhafte Ausgestaltungen des Verfahrens nach der Erfindung sind in den Patentansprüchen 2 bis 4 angegeben.
Das Verfahren nach der Erfindung wird im folgenden anhand der Zeichnungen mit Ausführungsbeispielen näher erläutert.
Fig. 1 zeigt den Aufbau eines nach dem Verfahren gemäß der Erfindung hergestellten Lateraltransistors;
Fig. 2 1st ein Querschnitt durch den Aufbau des Lateraltransistors nach Fig. 1;
Flg. 3 ist ein Fertigungsplan für die Herstellung von Lateraltransistoren nach der Erfindung, und die
Flg. 4 A und 4 B zeigen die Kennlinien von Lateraitranststoren, die nach bekannten Verfahren hergestellt worden sind.
In den Flg. 1 und 2 Ist ein Lateraltransistor dargestellt, der nach dem erfindungsgemäßen Verfahren hergestellt ist und einen Stromverstärkungsfaktor β im Bereich von 5 bis 500 aufweist. Sein Aufbau entspricht zum Teil dem von bekannten Lateraltransistoren, indem er ein N-IeI-tendes Slllzlumplättchen 10 aufweist. In welches eine erste P-Ieltende, etv/a ringförmige, als Kollektorzone dienende Zone 12 und eine zweite, ebenfalls P-Ieltende, kreisförmige als Emitterzone dienende Zone 14 elndiffundlert sind. Auf der Oberseite des Slliziumplättchens 10, das die Basiszone 10 bildet, befindet sich ein dünner Oxidüberzug aus SlO2, In dem, vorzugsweise durch Ätzen, Kontaktöffnungen 16,18 und 20 angebracht sind, welche zur Herstellung der ohmschen Kontakte durch die Leiterstreifen 22, 24 und 26 dienen.
Auf die Kontaktöffnungen 16,18 u,id 20 wird ein AIumlnlumbelag aufgedampft und In die In den Kontaktöffnungen freigelegten Bereiche der Halbleiterzonen elnleglert, um die ohmschen Kontakte an diesen Zonen zu bilden. Die Leiterstrelfen 22, 24 und 26 mitsamt Ihren Kontaktteilen werden anschließend durch Ätzen getrennt. Indem der unerwünschte Teil des Alumlniumbelags entfernt wird. Auf diese Welse wird ein PNP-Lateraltranslstor mit der Basiszone 10, der Kollektorzone 12 und der Emitterzone 13 erhalten.
Der Leiterstrelfen 24 Ist so großflächig bemessen, daß er den ringförmigen Teil 11 der Basiszone 10 zwischen der Emitterzone 14 und der Kollektorzone 12 Im wesentlichen vollständig bedeckt. Dies ist für den fertigen Transistor nicht unbedingt erforderlich, spielt jedoch eine wichtige Rolle während des nachstehend beschriebenen Herstellungsverfahrens. Die In der Zeichnung etwa krels- bzw. kreisringförmig dargestellte Emitter·· und Kollektorzone kann selbstverständlich auch eine andere Gestalt haben.
Das Verfahren nach der Erfindung, das zur Herstellung des In Flg. 1 und 2 dargestellten Lateraltransistors verwendet wird, stimmt In den ersten Verfahrensschritten mit den bekannten Verfahren Ubereln. Ebenso wie bei diesen wird zunächst ein Slllzlumpläuchen mit N-Dotlerungsmaterlal dotiert, um ein N-Ieltendes Slllzlumplättchen, das die Basiszone 10 bildet, herzustellen. Dann werden die Kollektorzone 12 und die Emitterzone 14 In
das Silizlumplättchen 10 elrcWTundlert, um die PN-ÜbergSnge zu bilden.
Während des Diffusionsverfahrens wird ein Oxidüberzug auf der Oberseite des Slllzlumplättchens geb'ldet, der aus Slllzlumdloxid (SlO2) besteht und dazu dient, die P- und die N-leitenden Bereiche abzudecken und sie vor Verschmutzung durch Fremdstoffe zu schützen. In dem SüiziamdlGxJdüberzug werden Kontakiöffnungen hergestellt, ohne daß dabei Jas Silizlumplättchen selbst In Mitleidenschaft gezogen wird.
Für die Kontaktierung des Sllizlumplättchens wird ein Metallfüm verwendet, im allgemeinen ein Film aus Gold, Aluminium, Titan, Platin, Nickel, Silber oder Chrom.
Sobald der Siliziumdioxidüberzug In den gewünschten Kontaktbereichen entfernt worden ist, wird ein Belag aus dem ausgewählten Metall auf die gesamte Oberseite des Siliziumplättchens aufgedampft, um in den Kontaktbereichen einen guten ohmschen Kontakt zu erhalten. Bis zu diesem Verfahrensschritt unterscheidet sich das Verfahren nach der Erfindung nicht von bekannten Verfahren. Während jedoch bei bekannten Verfahren der nächste Verfahrensschriu darin besteht, die nicht benötigten Teile des Metallbelags durch Ätzen zu entfernen und nur schmale Leiterstrelfen zu belassen, die zur Stromleitung zwischen den Leiteranschlußstellen und den Kontaktelektroden an der Basis-, der Emitter- und der Kollektorzone dienen, besteht bei einem Ausführungsbeispiel des Verfahrens nach der Erfindung der nächste Verfahrensschritt nach dem Aufdampfen des Metallbelags darin, den Metallbelag und das SlllziumpläUchen während einer ausreichend langen Zeitspanne auf eine unterhalb der eutektischen Temperatur des Metalls und des Siliziums liegenden Temperatur zu erhitzen, um bei der ausgewählten Temperatur die gewünschte Reaktion herbeizuführen. Beispielswelse können das Sillziumplättchen und der Melallbelag während 15 Minuten auf 5700C erhitzt werden.
Nach dem Erhitzen, das dazu ausreichen oder auch nicht ausreichen kann, um eine Legierung des Metalls mit dem Silizium herbeizuführen, wird ein solcher Teil des Metallbelags von der Oberseite des Siliziumplättchens durch Ätzen entfernt, daß nur die gewünschten
10
15
20
25 Lederstreifen 22. 24, 2fi übrigbleiben, an denen ein äußerer Anschluß erfolgen kann, in einigen Fällen kann ?<· in dieser Verfahrensstufe vorzuzichei. snln, '!as Sillziumplätlchen auf eine Temperatur zu erhitzen, ü.c ger'.rjgui ist "<is die Temperatur, welche zur Legierung des Metailbei&Bü ΐϊ«ΐ Jem Slllziumplüttchen erforderlich ist. In dlcjcm Falle folgt auf den leizten ÄtzschriU die Legierungsstufe (Fig. 3). Während dieser nachfolgenden Legierungsstufe werden dann gute ohmsche Kontakte zwischen dem Metallbelag und dem Slliziumplättchen gebildet. Das Ätzen kann auch vor dem Erhitzen stattfinden. In jedem Faii wird es ds!:ri so ausgeführt, daß der Metailbelag 28 den Teii 11 der Basiszone im wesentlichen bedeckt, der zwischen der Emitterzone 14 und der Kollektorzone 12 liegt.
Dadurch, daß der Metallbelag 28 über dem Teil 11 der N-leiienden Basiszone aufliegt, der die beiden P-leitenden Zonen trennt während der Hitzeeinwirkung, wird bei dem Verfahren nach der Erfindung ein höherer Stromverstärkungsfaktor β beim fertigen Lateraltransistor erreicht als bei den bekannten Verfahren, bei denen während des Erhitzens keine so große, mit ".etall bedeckte Fläche vorgesehen ist. in Fig. 4 Λ sind beispielsweise die Basisstrom/Kollektorstrom-Kennlinien eines nach einem bekannten Verfahren hergestellten Lateraltransistors dargestellt. In Fig. 4 B sind diesem die entsprechenden Kennlinien eines nach dem Verfahren gemäß der Erfindung hergestellten Lateraltransistors gegenübergestellt. Durch Vergleich der entsprechenden Kurven I und II der beiden Fig. 4 A und 4 B läßt sich die erhebliche Steigerung des Verstärkungsfaktors ersehen.
Der Grund für die Verbesserung der Vcrstärkunyjeigenschaften, die darauf zurückzuführen ist, daß die Basiszone während des Erhitzens mit einem Metallbeiag bedeckt Ist, läßt sich bis jetzt noch nicht angeben. Es wird jedoch angenommen, daß während des Erhitzens, das vor dem Entfernen des die Basiszone bedeckenden Metallbelags erfolgt, ein unbekannter Vorgang innerhalb des Oxidüberzugs unter dem Metallbelag oder in der benachbarten Grenzfläche des dotierten Siliriump!'ittchens auftritt. Die Auswirkung läßt sich vergleichen mit dem Gettern, durch das die letzten Gasreste in einem evakuierten System entfernt werden.
Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Verfahren zum Herstellen eine Lateraltransistors mit einem die Basiszone bildenden Sillzlum-Halblelterplättchens, eindiffundierter Emitter- und Kollektorzone und Kontafetelektroden an den Halbleiterzonen, bei dem auf dem Silizium-Halbleiterplättchen ein Oxidüberzug aufgebracht wird, in dem Oxidüberzug Kontaktöffnungen (16, 18, 20) über der Emitter- und !er !CoiieKlorzone (14 bzw. 12) und über einem Bereich der Basiszone (10) außerhalb des Teils (11) der Basiszone zwischen der Emitter- und der Kollektorzone (14 bzw. 12) angebracht werden, und ein Metallbelag (28) auf den Oxidüberzug und die In den Kontaktöffnungen (16, 18, 20) des Oxidüberzugs frelgeiegten Bereiche der Halbleiterzonen (10, 12,14) aufgebracht wird, dadurch gekennzeichnet, daß das beschichtete Silizium-Hiiui-üsrnlättchen, bei dem der Teil (11) der Basiszone (10) zwischen der Emitter- und der Koltektorzone (14 bzw. 12) vollständig oder angenähert vollständig von dem Oxidüberzug und dem Metallbeiag (28) bedeckt Ist, erhitzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das beschichtete Silizium-Halbleiterplättchen während einer Zeltspanne zwischen 15 und 30 Minuten auf eine Temperatur zwischen 550 und 570° C erhitzt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Erhitzen des beschichteten Sllizium-Halbleiterplättchens der Metallbelag (28) unter Belassung von 3 Leiterstrelfen (22, 24, 26), die als KontakteleMroden an den 3 Halbleiterzonen (10, 12, 14) und als deren ZuIeIt. .igen dienen, durch Ätzen entfernt wird, und danach die 3 Leiterstrelfen (22, 24, 26) über den freigelegt-. Bereichen der 3 Halbleiterzonen (10, 12, 14) In diese unter Bildung ■ ohmscher Kontakte einlegten werden.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Aufbringen des Metallbelags (28) und vor dem Erhitzen des beschichteten Slllzlum-Halblelterplättchens der Metallbelag (28) In dem Maße durch Ätzen entfernt wird, daß mindestens 3 elektrisch voneinander getrennte Metallgebiete verbleiben, von denen eines (24) den Teil (11) der Basiszone zwlsehen der Emitter- und der Kollektorzone (14 bzw. 12) vollständig oder angenähert vollständig bedeckt, und nach dem Erhitzen des beschichteten Slllzlum-Halbleiterplätlchens die Metallgelviete unter Belassung von 3 Leiterstrelfen (22, 24, 26), die als Kontaktelektroden an den 3 Halbleiterzonen (10, 12, 14) und als deren Zuleitungen dienen, durch Ätzen entfernt werden.
DE1942239A 1968-09-09 1969-08-20 Verfahren zur Herstellung eines Lateraltransistors Expired DE1942239C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US75834068A 1968-09-09 1968-09-09

Publications (2)

Publication Number Publication Date
DE1942239A1 DE1942239A1 (de) 1970-04-16
DE1942239C2 true DE1942239C2 (de) 1982-11-25

Family

ID=25051387

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1942239A Expired DE1942239C2 (de) 1968-09-09 1969-08-20 Verfahren zur Herstellung eines Lateraltransistors

Country Status (5)

Country Link
US (1) US3651565A (de)
JP (1) JPS5248463B1 (de)
DE (1) DE1942239C2 (de)
FR (1) FR2017597B1 (de)
GB (1) GB1246913A (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50154073A (de) * 1974-05-31 1975-12-11
NL176322C (nl) * 1976-02-24 1985-03-18 Philips Nv Halfgeleiderinrichting met beveiligingsschakeling.
JPS5478092A (en) * 1977-12-05 1979-06-21 Hitachi Ltd Lateral semiconductor device
IT1111981B (it) * 1979-02-13 1986-01-13 Ates Componenti Elettron Struttura di transistore v(br)ceo protetto per il caso di inversione delle polarita' di alimentazione e prodotto risultante
JPS6252966A (ja) * 1985-09-02 1987-03-07 Toshiba Corp 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1117927A (en) * 1914-04-13 1914-11-17 Christen U Thiesen Parcel-post envelop.
FR1258010A (fr) * 1959-06-30 1961-04-07 Fairchild Semiconductor Procédé de fabrication de transistors
US3320651A (en) * 1963-04-03 1967-05-23 Gen Motors Corp Method for making cadmium sulphide field effect transistor
US3197710A (en) * 1963-05-31 1965-07-27 Westinghouse Electric Corp Complementary transistor structure
US3472703A (en) * 1963-06-06 1969-10-14 Hitachi Ltd Method for producing semiconductor devices
DE1514082C3 (de) * 1964-02-13 1984-08-30 Kabushiki Kaisha Hitachi Seisakusho, Tokio/Tokyo Feldeffekt-Transistor
CA956038A (en) * 1964-08-20 1974-10-08 Roy W. Stiegler (Jr.) Semiconductor devices with field electrodes
US3445924A (en) * 1965-06-30 1969-05-27 Ibm Method for fabricating insulated-gate field effect transistors having controlled operating characteristics
US3382568A (en) * 1965-07-22 1968-05-14 Ibm Method for providing electrical connections to semiconductor devices
US3445734A (en) * 1965-12-22 1969-05-20 Ibm Single diffused surface transistor and method of making same
US3401319A (en) * 1966-03-08 1968-09-10 Gen Micro Electronics Inc Integrated latch circuit
US3508324A (en) * 1967-02-13 1970-04-28 Philco Ford Corp Method of making contacts to semiconductor devices
US3470609A (en) * 1967-08-18 1969-10-07 Conductron Corp Method of producing a control system

Also Published As

Publication number Publication date
DE1942239A1 (de) 1970-04-16
US3651565A (en) 1972-03-28
FR2017597B1 (de) 1974-09-20
FR2017597A1 (de) 1970-05-22
GB1246913A (en) 1971-09-22
JPS5248463B1 (de) 1977-12-09

Similar Documents

Publication Publication Date Title
DE1197548C2 (de) Verfahren zum herstellen von silizium-halbleiterbauelementen mit mehreren pn-uebergaengen
DE1282196B (de) Halbleiterbauelement mit einer Schutzvorrichtung fuer seine pn-UEbergaenge
DE1903961B2 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE2153103B2 (de) Verfahren zur Herstellung integrierter Schattungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung
DE1952578A1 (de) Verfahren zur Herstellung metallischer Kontakte auf Halbleiterkoerpern
DE2817258A1 (de) Verfahren zur herstellung einer isolierschicht-feldeffekttransistorstruktur
EP0142114B1 (de) Verfahren zum Herstellen einer Solarzelle
DE1959895A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE1942239C2 (de) Verfahren zur Herstellung eines Lateraltransistors
DE1489250A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE2501074A1 (de) Transistoreinrichtung und verfahren zu ihrer herstellung
EP0103653B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE2608813C3 (de) Niedrigsperrende Zenerdiode
DE1806980A1 (de) Halbleiter-Bauelement
DE2537327A1 (de) Halbleiterbauelement mit einem pn- uebergang gleichfoermiger stromdichteverteilung und verfahren zum herstellen eines solchen halbleiterbauelements
DE1292761B (de) Planar-Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2541161A1 (de) Verfahren zur herstellung monolithischer komplementaerer transistoren
DE1769271C3 (de) Verfahren zum Herstellen einer Festkörperschaltung
DE1789194B1 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE1090326B (de) Verfahren zur Herstellung eines Transistors mit drei Zonen aus verschiedenen Halbleitermaterialien abwechselnden Leitungstyps
DE2543079A1 (de) Verfahren zum herstellen von festkoerperkondensatoren
DE1639368B2 (de) Verfahren zum gleichzeitigen Herstellen ohmscher Kontakte zwischen Aluminium als Kontaktmetall und mehre ren Oberflachenzonen eines Halbleiter korpers aus Silizium
DE1639051B1 (de) Verfahren zum herstellen eines ohmschen kontakts an einem halbleiterkoerper
DE1614286C3 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
D2 Grant after examination
8363 Opposition against the patent
8331 Complete revocation